CN103383960A - 半导体装置及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体装置及其制造方法。在高电子移动度晶体管中，能够在维持着常关动作的情况下充分降低接通电阻，由此，能够实现包含高电子移动度晶体管的半导体装置的性能提升。在信道层(CH1)和电子供给层(ES1)之间，设置带隙比电子供给层(ES1)的带隙大的隔离层(SP1)。由此，因隔离层(SP1)的带隙较大而在信道层(CH1)和电子供给层(ES1)的界面附近形成高势垒(电子势垒)。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造技术，例如涉及应用于包含使用氮化物半导体的晶体管的半导体装置及其制造技术的有效的技术。
背景技术
日本特开平11-261053号公报(专利文献1)、日本特开2005-244072号公报(专利文献2)及日本特开2006-339561号公报(专利文献3)中例如记载了以下所示的技术。即，上述文献中记载了一种高电子移动度晶体管(HEMT：High electron mobility transistor)，具备：信道层；形成于信道层上的电子供给层；以与电子供给层直接接触的方式形成的一对源极电极及漏极电极。另外，该高电子移动度晶体管还具备被源极电极与漏极电极夹着而形成的p型覆盖层、和形成于p型覆盖层上的栅极电极。
专利文献1：日本特开平11-261053号公报
专利文献2：日本特开2005-244072号公报
专利文献3：日本特开2006-339561号公报
发明内容
上述高电子移动度晶体管中，因p型覆盖层所包含的受主的离子化而在p型覆盖层内生成负电荷。因此，能够使栅极电极下的信道层耗尽而进行常关(normally-off)动作。然而，发明人在上述高电子移动度晶体管中发现了以下课题。为了接通高电子移动度晶体管，向栅极电极施加正电压，增加在信道层和电子供给层的界面产生的二维电子气的载流子浓度后，电子从该二维电子气流向栅极电极，产生栅漏电流。因存在该栅漏电流，导致信道层内所蓄积的二维电子气的最大载流子浓度受到限制。二维电子气的最大载流子浓度受到限制意味着作为信道电流发挥作用的载流子的数量受到限制，由此，接通电阻的降低变得困难。即，上述高电子移动度晶体管中存在难以在维持着常关动作的情况下充分降低接通电阻的课题。
其他课题和新颖的特征将从本说明书的记述及附图得以明确。
在用于解决本申请中所公开的课题的手段中，如下简单说明代表性的概要。
根据一种实施方式，高电子移动度晶体管(场效应晶体管)在信道层和电子供给层之间具有隔离层，隔离层的带隙大于电子供给层的带隙。
根据一种实施方式，在高电子移动度晶体管中，能够在维持着常关动作的情况下充分降低接通电阻，由此，能够实现包含高电子移动度晶体管的半导体装置的性能提升。
附图说明
图1是表示相关技术的高电子移动度晶体管的结构的剖视图。
图2是表示在相关技术的高电子移动度晶体管中，栅极电极正下方的传导带能量分布(实线)和载流子浓度分布(虚线)的计算结果的图。
图3是表示栅漏电流和二维电子气的载流子浓度的关系的计算结果。
图4是表示实施方式1的高电子移动度晶体管的结构的剖视图。
图5是表示其他方式的高电子移动度晶体管的结构的剖视图。
图6是表示实施方式1的高电子移动度晶体管和相关技术的高电子移动度晶体管中，栅极电极下的传导带能量分布的图。
图7是表示实施方式1的高电子移动度晶体管和相关技术的高电子移动度晶体管中，栅漏电流和二维电子气的载流子浓度的关系的计算结果。
图8是表示实施方式1的高电子移动度晶体管和相关技术的高电子移动度晶体管中，电子供给层相对于阈值电压的膜厚依赖性的数值模拟结果。
图9是表示实施方式1的高电子移动度晶体管和相关技术的高电子移动度晶体管中，表示二维电子气的载流子浓度的栅极电压依赖性的计算结果的图。
图10是表示其他方式的高电子移动度晶体管的结构的剖视图。
图11是表示实施方式1的半导体装置的制造工序的剖视图。
图12是表示接着图11的半导体装置的制造工序的剖视图。
图13是表示接着图12的半导体装置的制造工序的剖视图。
图14是表示接着图13的半导体装置的制造工序的剖视图。
图15是表示接着图14的半导体装置的制造工序的剖视图。
图16是表示接着图15的半导体装置的制造工序的剖视图。
图17是表示接着图16的半导体装置的制造工序的剖视图。
图18是表示实施方式2的高电子移动度晶体管的结构的剖视图。
图19是表示实施方式2的高电子移动度晶体管和相关技术的高电子移动度晶体管中，电子供给层相对于阈值电压的膜厚依赖性的数值模拟结果。
图20是表示实施方式2的半导体装置的制造工序的剖视图。
图21是表示接着图20的半导体装置的制造工序的剖视图。
图22是表示接着图21的半导体装置的制造工序的剖视图。
图23是表示实施方式3的高电子移动度晶体管的结构的剖视图。
图24是表示实施方式3的高电子移动度晶体管和相关技术的高电子移动度晶体管中，电子供给层相对于阈值电压的膜厚依赖性的数值模拟结果。
图25是表示实施方式3的半导体装置的制造工序的剖视图。
图26是表示接着图25的半导体装置的制造工序的剖视图。
图27是表示接着图26的半导体装置的制造工序的剖视图。
图28是表示实施方式4的高电子移动度晶体管的结构的剖视图。
图29是表示实施方式4的高电子移动度晶体管和相关技术的高电子移动度晶体管中，电子供给层相对于阈值电压的膜厚依赖性的数值模拟结果。
图30是表示实施方式4的半导体装置的制造工序的剖视图。
图31是表示接着图30的半导体装置的制造工序的剖视图。
图32是表示接着图31的半导体装置的制造工序的剖视图。
图33是表示实施方式5的高电子移动度晶体管的结构的剖视图。
图34是表示实施方式5的半导体装置的制造工序的剖视图。
图35是表示接着图34的半导体装置的制造工序的剖视图。
图36是表示接着图35的半导体装置的制造工序的剖视图。
图37是表示实施方式6的高电子移动度晶体管的结构的剖视图。
图38是表示实施方式6的半导体装置的制造工序的剖视图。
图39是表示接着图38的半导体装置的制造工序的剖视图。
图40是表示接着图39的半导体装置的制造工序的剖视图。
具体实施方式
在以下的实施方式中，为了方便起见，必要时分割成多个部分或实施方式进行说明，但除了特别明示的情况外，它们并非相互没有关系，而是存在一方为另一方的部分或全部的变形例、详情、补充说明等关系。
另外，在以下的实施方式中，在提及要素的数等(包括个数、数值、数量、范围等)时，除了特别明示的情况及在原理上明确地限定于特定的数的情况等之外，并不限定于该特定的数，可以为特定的数以上或以下。
进一步，在以下的实施方式中，其构成要素(也包括要素步骤等)除了特别明示的情况及认为在原理上明确为必需的情况等之外，并不一定是必需的。
同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况及认为在原理上明确为并非如此的情况等之外，包括实质上与其形状等近似或类似的物体等。对于上述数值及范围也一样。
另外，在用于说明实施方式的所有附图中，原则上对同一部件附加同一符号，省略其反复说明。此外，为了使图面易于理解，存在平面图中添加剖面线的情况。
(实施方式1)
<相关技术的说明>
首先，在说明本实施方式1的技术思想之前，对相关技术进行说明，之后，对在该相关技术中的降低接通电阻的基础上有改善的余地的点进行说明。另外，说明对改善该点进行研究的本实施方式1的技术思想。
图1是表示相关技术的高电子移动度晶体管(HEMT)的结构的剖视图。如图1所示，相关技术的高电子移动度晶体管在例如由硅(Si)构成的半导体基板1S上形成有例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。另外，在该缓冲层BF上形成有例如由未掺杂的氮化镓(GaN)构成的信道层CH。
在此，缓冲层BF以缓和构成半导体基板1S的硅(Si)的晶格间隔和构成信道层CH的氮化镓(GaN)的晶格间隔的失配为目的而形成。即，若直接在由硅构成的半导体基板1S上形成由氮化镓(GaN)构成的信道层CH，则信道层CH会形成大量晶体缺陷，导致高电子移动度晶体管的性能下降。因此，在半导体基板1S和信道层CH之间插入以晶格缓和为目的的缓冲层BF。通过形成该缓冲层BF，能够提高在缓冲层BF上形成的信道层CH的品质，由此，能够实现高电子移动度晶体管的性能提升。
接下来，在信道层CH上形成有例如由未掺杂的氮化铝镓(AlGaN)构成的电子供给层ES。另外，在电子供给层ES上分离地形成有源极电极SE及漏极电极DE。选择源极电极SE及漏极电极DE的材料，以使该源极电极SE与电子供给层ES、或漏极电极DE与电子供给层ES成为欧姆接触(Ohmic contact)。
接下来，在被分离的源极电极SE和漏极电极DE夹着的电子供给层ES上，形成有例如由p型氮化镓(p-GaN)构成的p型覆盖层CAP，在该p型覆盖层CAP上形成有栅极电极GE。
如上构成的相关技术的高电子移动度晶体管中，在信道层CH和电子供给层ES的界面附近生成二维电子气2DEG。即，构成信道层CH的氮化镓(GaN)的电子亲和力和构成电子供给层ES的氮化铝镓(AlGaN)的电子亲和力不同。因此，因基于电子亲和力的不同的传导带偏移、和信道层CH及电子供给层ES所存在的压电极化和自发极化的影响，在信道层CH和电子供给层ES的界面附近生成比费米能级低的势阱电位。其结果是，在该势阱电位内蓄积电子，由此，在信道层CH和电子供给层ES的界面附近生成二维电子气2DEG。
在此，在图1所示的高电子移动度晶体管中，由于p型覆盖层CAP形成于栅极电极GE的下方，因而能够使阈值电压为正、即成为常关型器件。在此，在没有该p型覆盖层CAP而直接在电子供给层ES上相接形成栅极电极GE的情况下，阈值电压变为负、即成为常开型器件。由于在功率控制用晶体管中要求为常关型器件，因此，提出p型覆盖层CAP形成于栅极电极GE的下方的图1的结构。
将氮化物半导体用于信道层CH及电子供给层ES时，除了因信道层CH和电子供给层ES之间的传导带偏移而引起的势阱电位，还通过因使用氮化物半导体而引起的压电极化和自发极化而将势阱电位的底压低。其结果是，在没有p型覆盖层CAP时，即使不对栅极电极GE施加电压，也会在信道层CH的与电子供给层ES的界面附近产生二维电子气2DEG。结果变成了常开型器件。
另一方面，在p型覆盖层CAP形成于栅极电极GE的下方的图1的结构的情况下，通过因p型覆盖层CAP的受主的离子化产生的负电荷，提高电子供给层ES的传导带。其结果是，在热平衡状态下，能够不在信道层CH形成二维电子气。这样一来，图1所示的结构的晶体管中能够实现常关型器件。
然而，为了接通高电子移动度晶体管，向栅极电极GE施加正电压，增加在信道层CH和电子供给层ES的界面附近产生的二维电子气2DEG的载流子浓度后，从栅极电极GE向信道层CH产生漏泄电流。因存在该栅漏电流，信道层CH内所蓄积的二维电子气2DEG的最大载流子浓度受到限制。二维电子气2DEG的最大载流子浓度受到限制意味着作为信道电流发挥作用的载流子的数量受到限制，由此，接通电阻的降低变得困难。即，相关技术的高电子移动度晶体管中，在维持着常关动作的情况下充分降低接通电阻这一点上有改善的余地。
下面，进一步说明该课题的详细内容。图2是表示相关技术的高电子移动度晶体管中，栅极电极正下方的传导带能量分布(实线)和载流子浓度分布(虚线)的计算结果的图。图2中，横轴表示自栅极电极GE的深度(nm)。另外，左纵轴表示电子能(eV)、即表示传导带的能量，右纵轴表示载流子浓度(1018cm-3)。图2中，深度为30nm左右为止的区域是p型覆盖层CAP，深度为30nm～50nm左右为止的区域是电子供给层ES。另外，深度为50nm以上的区域是信道层CH。在此，p型覆盖层CAP的杂质浓度例如为5×1018cm-3左右，构成电子供给层ES的氮化铝镓(AlGaN)的铝组分为0.22。
图2表示向栅极电极GE施加正电压的状态，可知信道层CH和电子供给层ES的界面附近的载流子浓度变高。即，如图2所示，可知向栅极电极GE施加正电压后，会在信道层CH和电子供给层ES的界面附近蓄积二维电子气。具体而言，在深度方向上对图2所示的载流子浓度进行积分的二维电子气的载流子浓度(面密度)为1×1013cm-2左右。
在像这样在信道层CH内诱发充分的载流子(电子)的偏压条件下，p型覆盖层CAP的传导带的能量变得比信道层CH中的费米能级低。另一方面，由氮化铝镓(AlGaN)构成的电子供给层ES的传导带的能量变得比信道层CH中的费米能级高。因此，电子供给层ES的传导带对于在信道层CH内形成的二维电子气形成势垒。此时，若在正方向上增加向栅极电极GE施加的栅极电压而使载流子浓度增加，则该势垒下降。因此，随着向栅极电极GE施加的栅极电压的增大，二维电子气的电子的一部分越过下降的势垒，流到栅极电极侧。其结果是，栅漏电流从栅极电极GE流向信道层CH。
下面，表示计算栅漏电流的结果。图3是表示栅漏电流和二维电子气的载流子浓度的关系的计算结果。图3中，横轴表示二维电子气的载流子浓度(1012cm-2)，纵轴表示栅漏电流(A/cm2)。图3中表示作为覆盖层使用p型覆盖层CAP(p型杂质浓度为5×1019cm-3)的情况、和使用未掺杂的覆盖层的情况。具体而言，图3中的●标记表示使用p型覆盖层CAP的情况，▲标记表示使用未掺杂的覆盖层的情况。
如图3所示，可知若二维电子气的载流子浓度相同，则栅漏电流与覆盖层的杂质浓度无关而取固定值。同样地，由实验可知栅漏电流和二维电子气的载流子浓度的关系也不依赖于覆盖层的厚度。这些结果证实了，形成对于二维电子气的势垒的层是电子供给层ES，而并非覆盖层。根据以上本申请发明人的分析结果，估算在栅漏电流变为预定值(1mA/mm)的条件下定义的二维电子气的最大载流子浓度为约9×1012cm-2(参照图3)。即使覆盖层的杂质浓度、厚度改变，该值也不发生变化。因此，可知为了抑制栅漏电流，不是对覆盖层而是对构成势垒的电子供给层进行研究才会有用。
如上所述，相关技术的高电子移动度晶体管中，向栅极电极GE施加正电压而二维电子气的载流子浓度增加后，产生栅漏电流。因此，能够在信道层CH内蓄积的二维电子气的最大载流子浓度受到限制。其结果是，相关技术的高电子移动度晶体管中，在维持着常关动作的情况下充分降低接通电阻这一点上有改善的余地。因此，在本实施方式1中，为了改善该点而进行研究。具体而言，本实施方式1抑制栅漏电流的结果是，即使在向栅极电极GE施加正电压的偏压条件下，也能够在维持着常关动作的情况下降低接通电阻。下面，说明对此进行研究的本实施方式1的技术思想。
<实施方式1的概要>
在本实施方式1中，如图4所示，信道层CH1、隔离层SP1及电子供给层ES1以此顺序分别使用III族氮化物半导体材料而形成。另外，在电子供给层ES1上分离地配置与信道层CH1电连接的源极电极SE和漏极电极DE。在被该源极电极SE和漏极电极DE夹着的电子供给层ES1上，经由选择性地形成的p型覆盖层CAP1而形成栅极电极GE。根据如上构成的本实施方式1的高电子移动度晶体管，隔离层SP1的带隙(band gap)比电子供给层ES1的带隙大。该点是本实施方式1的特征。
结果，根据本实施方式1的高电子移动度晶体管，由于因受主的离子化而在p型覆盖层CAP1内生成负电荷，因而p型覆盖层CAP1的传导带位置提高。其结果是，能够使栅极电极GE下的信道层CH1耗尽而进行常关动作。另外，在本实施方式1中，因隔离层SP1的带隙较大，而在信道层CH1和电子供给层ES1的界面附近形成高势垒(电子势垒)。结果，根据本实施方式1的高电子移动度晶体管，能够通过高势垒来大幅度抑制栅漏电流。因此，根据本实施方式1的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够获得以下显著效果：能够充分减小本实施方式1的高电子移动度晶体管的接通电阻。进一步，由于二维电子气的最大载流子浓度(信道电子浓度)增加，因而能够增大互导gm，提高元件特性。
<半导体装置的结构>
下面，说明本实施方式1的半导体装置的详细结构。图4是表示本实施方式1的高电子移动度晶体管(半导体装置)的结构的剖视图。如图4所示，本实施方式1的高电子移动度晶体管在例如由硅(Si)构成的半导体基板1S上，形成有例如由交替层叠未掺杂的氮化铝(AlN)和未掺杂的氮化镓(GaN)的超晶格构成的核生成层CF。例如，核生成层CF的厚度为200nm。在该核生成层CF上形成有例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。缓冲层BF的正面为(0001)Ga面。该缓冲层BF的膜厚例如为1μm。另外，在该缓冲层BF的(0001)Ga面上，形成有例如由未掺杂的氮化镓(GaN)构成的信道层CH1。信道层CH1的膜厚例如为50nm。
在此，核生成层CF、缓冲层BF以缓和构成半导体基板1S的硅(Si)的晶格间隔和构成信道层CH1的氮化镓(GaN)的晶格间隔的失配为目的而形成。即，若直接在由硅构成的半导体基板1S上形成由氮化镓(GaN)构成的信道层CH1，则例如因晶格应变而在信道层CH1形成大量晶体缺陷，而导致高电子移动度晶体管的性能下降。因此，在半导体基板1S和信道层CH1之间插入以晶格缓和为目的的核生成层CF及缓冲层BF。通过形成该核生成层CF、缓冲层BF，能够提高在缓冲层BF上形成的信道层CH1的品质，由此，能够实现高电子移动度晶体管的性能提升。
接下来，在信道层CH1上形成有例如由未掺杂的AlxGa1-xN构成的隔离层SP1。隔离层SP1的膜厚例如为1nm。另外，在该隔离层SP1上形成有例如由未掺杂的AlyGa1-yN构成的电子供给层ES1。电子供给层ES1的膜厚例如为14nm。另外，在电子供给层ES1上分离地形成有源极电极SE及漏极电极DE。选择源极电极SE及漏极电极DE的材料，以使该源极电极SE与电子供给层ES1、或漏极电极DE与电子供给层ES1成为欧姆接触。
接下来，在被分离的源极电极SE和漏极电极DE夹着的电子供给层ES1上，形成有例如由p型AlzGa1-zN(0≤z≤1)构成的p型覆盖层CAP1，并在该p型覆盖层CAP1上形成有栅极电极GE。p型覆盖层CAP1的杂质浓度例如为5×1018/cm3，p型覆盖层CAP1的膜厚例如为30nm。
由缓冲层BF、信道层CH1、隔离层SP1、电子供给层ES1及p型覆盖层CAP1构成的半导体层结构通过在[0001]晶轴(C轴)方向层叠的III族面生长而形成。即，缓冲层BF、信道层CH1、隔离层SP1、电子供给层ES1及p型覆盖层CAP1的各自的正面(栅极电极GE侧)为(0001)III族面(也简称为(0001)面)。例如，隔离层SP1的与电子供给层ES1的界面为(0001)III族面。
此外，图4中，说明了使用例如由硅(Si)构成的半导体基板1S的例，但也可以使用由氮化镓(GaN)构成的半导体基板1S。图5是表示使用由氮化镓(GaN)构成的半导体基板1S时的高电子移动度晶体管的结构的剖视图。图5所示的高电子移动度晶体管的结构与图4所示的高电子移动度晶体管的结构大致相同。不同点在于，图5所示的高电子移动度晶体管中，直接在由氮化镓(GaN)构成的半导体基板1S上形成有例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。即，在图5所示的高电子移动度晶体管中，半导体基板1S和缓冲层BF由相同的氮化镓(GaN)构成，因而不需要消除半导体基板1S和缓冲层BF的晶格失配。换言之，在图5所示的高电子移动度晶体管中，不需要考虑基于半导体基板1S和信道层CH1之间的晶格失配的晶格缓和，因而未设置图4所示的高电子移动度晶体管所需的核生成层CF。如此，本实施方式1的高电子移动度晶体管的结构考虑了图4、图5所示的结构，但无论是哪一个结构，本实施方式1的技术思想都能够应用。下面，说明本实施方式1的特征。
<实施方式1的特征>
如图4、图5所示，本实施方式1的特征在于在信道层CH1和电子供给层ES1之间设置带隙比电子供给层ES1的带隙大的隔离层SP1。由此，因隔离层SP1的带隙较大，而在信道层CH1和电子供给层ES1的界面附近形成高势垒(电子势垒)。即，设置隔离层SP1的情况比不设置隔离层SP1的情况会形成高势垒。结果，根据本实施方式1的高电子移动度晶体管，能够通过高势垒来大幅度抑制栅漏电流。由此，根据本实施方式1的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式1的高电子移动度晶体管的接通电阻。
具体而言，在本实施方式1中，隔离层SP1由未掺杂的AlxGa1-xN(包括x=1时的AlN)形成，电子供给层ES1由未掺杂的AlyGa1-yN形成。因此，下面说明隔离层SP1的带隙大于电子供给层ES1的带隙的条件。
首先，AlrGa1-rN的带隙Eg能够通过例如下示的式(1)来近似地表示。
Eg(AlrGa1-rN)=3.4+2.8r…(1)
从该(1)式可知，氮化铝镓(AlrGa1-rN)的Al组分比r越大则带隙越大。因此，根据该式(1)，只要将隔离层SP1的Al组分比x和电子供给层ES1的Al组分比y设定为满足式(2)，则隔离层SP1的带隙大于电子供给层ES1的带隙。
y<x…(2)
像这样以使隔离层SP1的组分比x和电子供给层ES1的组分比y满足式(2)的方式形成隔离层SP1和电子供给层ES1，从而设置隔离层SP1的情况能够比不设置隔离层SP1的情况形成高势垒。结果，由于能够通过高势垒来大幅度抑制栅漏电流，因而信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式1的高电子移动度晶体管的接通电阻。
图6是表示本实施方式1的高电子移动度晶体管和相关技术的高电子移动度晶体管中，栅极电极GE下的传导带能量分布的图。在该图6中，例如，隔离层SP1的组分比x=1，电子供给层ES1的组分比y=0.22。换言之，隔离层SP1由氮化铝(AlN)构成，电子供给层ES1由Al0.22Ga0.78N构成。
图6中，横轴表示自栅极电极GE的深度(nm)，纵轴表示电子能(eV)。在图6中，本实施方式1的高电子移动度晶体管中，深度为30nm左右为止的区域是p型覆盖层CAP1，深度为30nm～44nm左右为止的区域是电子供给层ES1。另外，深度为45nm以上的区域是信道层CH1，在电子供给层ES1和信道层CH1之间形成有隔离层SP1。另一方面，相关技术的高电子移动度晶体管中，深度为30mn左右为止的区域是p型覆盖层CAP，深度为30nm～50nm左右为止的区域是电子供给层ES。另外，深度为50nm以上的区域是信道层CH。在此，p型覆盖层CAP1、p型覆盖层CAP的杂质浓度例如为5×1018cm-3左右，构成电子供给层ES1、电子供给层ES的氮化铝镓(AlGaN)的铝组分比为0.22。
图6表示向栅极电极GE施加正电压的状态。此时，可知本实施方式1的高电子移动度晶体管中，在信道层CH1和隔离层SP1的界面附近形成势阱电位，该势阱电位内的载流子浓度变高。即，如图6所示，可知在向栅极电极GE施加正电压后，会在信道层CH1和隔离层SP1的界面附近蓄积二维电子气(实线)。另一方面，可知相关技术的高电子移动度晶体管中，在信道层CH和电子供给层ES的界面附近形成势阱电位，该势阱电位内的载流子浓度变高。即，如图6所示，可知在向栅极电极GE施加正电压后，会在信道层CH和电子供给层ES的界面附近蓄积二维电子气(虚线)。
在此，首先，着眼于相关技术的高电子移动度晶体管。如图6的虚线所示，在相关技术中，形成有基于电子供给层ES的势垒。可知该势垒的高度低至约0.3eV左右。因此，信道层CH和电子供给层ES的界面附近的势阱电位内所蓄积的二维电子气的部分电子能够容易地越过势垒而流向栅极电极GE侧。结果，推测从栅极电极GE向信道层CH流动的栅漏电流增加。因此，信道层CH内能够蓄积的二维电子气的最大载流子浓度受到限制。因此，相关技术的高电子移动度晶体管中，在维持着常关动作的情况下充分降低接通电阻这一点上有改善的余地。
接下来，着眼于本实施方式1的高电子移动度晶体管。如图6的实线所示，可知在实施方式1中，形成有基于电子供给层ES1的势垒和基于隔离层SP1的势垒。此时，可知基于电子供给层ES1的势垒与相关技术的电子供给层ES的势垒程度相同，但基于隔离层SP1的势垒显著变高。这是因为，构成隔离层SP1的氮化铝(AlN)和构成信道层CH1的氮化镓(GaN)之间的传导带偏移大至约1.9eV。进一步，在构成隔离层SP1的氮化铝(AlN)的内部，也伴随压电极化和自发极化而产生内部电场。因此，通过上述大传导带偏移和内部电场的协同效应，在信道层CH1的界面附近形成高度为2eV以上的势垒。
因此，推测信道层CH1和隔离层SP1的界面附近的势阱电位内所蓄积的二维电子气的一部分难以越过高势垒。这意味着能够充分降低从栅极电极GE向信道层CH流动的栅漏电流。结果，根据本实施方式1的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够获得以下显著效果：能够充分减小本实施方式1的高电子移动度晶体管的接通电阻。
具体而言，说明根据本实施方式1的高电子移动度晶体管，与相关技术的高电子移动度晶体管相比能够大幅度降低栅漏电流。
图7是表示本实施方式1的高电子移动度晶体管和相关技术的高电子移动度晶体管中，栅漏电流和二维电子气的载流子浓度的关系的计算结果。在图7中，横轴表示二维电子气的载流子浓度(1012cm-2)，纵轴表示栅漏电流(A/cm2)。另外，图7的实线表示本实施方式1，图7的虚线表示相关技术。如图6所示，本实施方式1的高电子移动度晶体管中，信道层CH1和隔离层SP1的界面附近具有高势垒(高度为2eV以上)。因此，如图7所示，可知在以相同的二维电子气的载流子浓度进行比较的情况下，本实施方式1的栅漏电流比相关技术的栅漏电流被抑制了约6位。例如，若着眼于二维电子气的载流子浓度为9×1012cm-2的位置，则相关技术的栅漏电流为1×102(A/cm2)，与此相对，本实施方式1的栅漏电流为1×10-4(A/cm2)。
因此，可知图7具体表示：根据本实施方式1的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式1的高电子移动度晶体管的接通电阻。
如此，在本实施方式1中，采用插入带隙比电子供给层ES1的带隙大的隔离层SP1的结构。由此，通过在信道层CH1的界面附近形成约2eV左右的高势垒的机理，能够降低栅漏电流，最终能够充分降低本实施方式1的高电子移动度晶体管的接通电阻。
进一步，在本实施方式1中，通过与上述机理不同的机理也能够降低高电子移动度晶体管的接通电阻，因而也对该机理进行说明。例如，相关技术中，在电子供给层ES和信道层CH的界面附近生成二维电子气，构成该二维电子气的电子沿电子供给层ES和信道层CH的界面运动。此时，电子供给层ES由氮化铝镓(AlGaN)形成，因此，电子供给层ES由三元混晶半导体材料构成。作为三元混晶半导体材料的氮化铝镓(AlGaN)中，铝原子(Al原子)和镓原子(Ga原子)随意配置。因此，沿电子供给层ES的界面运动的电子受到因铝原子(Al原子)和镓原子(Ga原子)的随意的配置而引起的合金散射，电子移动度下降。其结果是，相关技术的高电子移动度晶体管中，因电子移动度的下降导致接通电阻增大。
与此相对，本实施方式1中，在隔离层SP1和信道层CH1的界面附近生成二维电子气，构成该二维电子气的电子沿隔离层SP1和信道层CH1的界面运动。此时，在本实施方式1中，作为隔离层SP1使用氮化铝(AlN)。此时，构成二维电子气的电子沿作为二元化合物半导体材料的氮化铝(AlN)和信道层CH1的界面附近运动。由于氮化铝(AlN)是二元化合物半导体材料，因而能够抑制像作为三元混晶半导体材料的氮化铝镓(AlGaN)那样因铝原子(Al原子)和镓原子(Ga原子)的随意的配置而引起的合金散射。因此，根据本实施方式1的高电子移动度晶体管，能够实现电子移动度的提高，由此，能够充分实现接通电阻的降低。
因此，根据本实施方式1的高电子移动度晶体管，存在第1机理，所述第1机理通过插入带隙比电子供给层ES1的带隙大的隔离层SP1，而在信道层CH1的界面附近形成高势垒。另外，根据施方式1的高电子移动度晶体管，存在第2机理，所述第2机理通过在隔离层使用作为二元化合物半导体材料的氮化铝(AlN)，而抑制合金散射，从而提高电子移动度。因此，根据本实施方式1，通过上述第1机理和第2机理的协同效应，能够实现栅漏电流的降低和电子移动度的提高。因此，根据本实施方式1的高电子移动度晶体管，通过由栅漏电流的降低所带来的二维电子气的最大载流子浓度的增大效果与电子移动度的提高的协同效应，能够获得以下显著效果：能够实现接通电阻的大幅度降低。由此，根据本实施方式1，能够实现半导体装置的性能提升。
在此，本实施方式1的特征在于，在电子供给层ES1和信道层CH1之间插入带隙较大的隔离层SP1，并在信道层CH1和p型覆盖层CAP1(栅极电极GE)之间形成高势垒。那样的话，还考虑了不在电子供给层ES1和信道层CH1之间插入隔离层SP1，而是将电子供给层ES1自身更换成隔离层SP1。其原因是，考虑由于此时也能够在信道层CH1和p型覆盖层CAP1(栅极电极GE)之间形成高势垒，因而能够降低栅漏电流。
然而，在采用将电子供给层ES1自身更换成隔离层SP1的结构时，由于高电子移动度晶体管的阈值电压向负侧偏移，因而难以实现常关型器件。即，由于本实施方式1的目的是在维持常关动作的同时实现接通电阻的降低，因而需要避免常关动作变得困难的结构。
下面，对在采用将电子供给层ES1自身更换成隔离层SP1的结构时，高电子移动度晶体管的阈值电压向负侧偏移的情况进行说明。即，比较使电子供给层ES1自身为氮化铝(AlN)且不导入隔离层SP1的结构和本实施方式1的结构。
首先，由缓冲层BF、信道层CH1、隔离层SP1、电子供给层ES1构成的半导体层结构通过在[0001]晶轴(C轴)方向层叠的III族面生长而形成。即，在缓冲层BF的(0001)Ga面上形成信道层CH1，在信道层CH1的(0001)面上形成隔离层SP1。然后，在隔离层SP1的(0001)面上形成电子供给层ES1。隔离层SP1的与电子供给层ES1的界面为(0001)III族面。
此时，基于自发极化和压电极化，在各半导体层的上下界面产生极化电荷。该极化电荷的面密度是：构成隔离层SP1的氮化铝(AlN)为6.4×1013cm-2，构成电子供给层ES1的氮化铝镓(Al0.22Ga0.78N)为1.2×1013cm-2。即，在隔离层SP1产生的极化电荷的面密度比在电子供给层ES1产生的极化电荷的面密度大。另外，在III族面生长时，极化电荷的极性是正面侧为负极性、背面侧为正极性。即，在隔离层SP1产生的极化电荷的极性是正面侧为负极性、且背面侧为正极性，在电子供给层ES1产生的极化电荷的极性也是正面侧为负极性、且背面侧为正极性。
在本实施方式1中，构成为在覆盖层CAP1和信道层CH1之间插入隔离层SP1和电子供给层ES1，并且电子供给层ES1的Al组分比低于隔离层SP1的Al组分比。因此，覆盖层CAP1和信道层CH1之间的平均Al组分比能够低于隔离层SP1。另一方面，图1中，在覆盖层CAP和信道层CH之间形成Al组分比与隔离层SP1相同的电子供给层ES时，覆盖层CAP和信道层CH之间的Al组分比变高。由于Al组分比越高则极化电荷量越多，因而与本实施方式1相比，在电子供给层ES的背面侧即信道层CH侧形成大量正极化电荷。其结果是，电子供给层ES和信道层CH的界面附近的传导带下降而二维电子气浓度增加，从而阈值电压变为负。如上所述，从维持常关动作的角度来看，不优选将电子供给层ES1自身更换成隔离层SP1的结构。
因此，在本实施方式1中，在确保基于隔离层SP1的高势垒的同时，为了尽可能地抑制阈值电压向负侧的偏移，不是将电子供给层ES1自身置换成隔离层SP1，而是采用在电子供给层ES1和信道层CH1之间插入薄的隔离层SP1的结构。此时，采用在电子供给层ES1和信道层CH1之间插入隔离层SP1的结构时，隔离层SP1的Al组分比也较高，因而在隔离层SP1的信道层CH1侧产生正极化电荷。由此，信道层CH1和隔离层SP1的界面附近的传导带被拉低，与不插入隔离层SP1的情况相比，存在阈值电压向负侧偏移的影响。然而，在本实施方式1中，由于隔离层SP1和电子供给层ES1的平均Al组分比几乎不会变高，因而能够减小阈值电压的下降。进一步，考虑到通过使隔离层SP1的膜厚较薄，极化电荷的面密度较高的隔离层SP1的影响会相对变小，因而如本实施方式1那样，在电子供给层ES1和信道层CH1之间插入隔离层SP1的结构能够将阈值电压向负侧的偏移抑制为最小限度。由此，能够维持常关动作。因此，例如，从维持常关动作的角度来看，优选在电子供给层ES1和信道层CH1之间插入的隔离层SP1的膜厚比电子供给层ES1的膜厚薄。
在本实施方式1中，也与相关技术同样地，因受主的离子化而在p型覆盖层CAP1内生成负电荷。因此，通过适当调节电子供给层ES1的膜厚，能够在热平衡状态下，使栅极电极GE下的信道层CH1耗尽而实现阈值电压为正电压的常关动作。
图8是表示本实施方式1的高电子移动度晶体管和相关技术的高电子移动度晶体管中，电子供给层ES1相对于阈值电压的膜厚依赖性的数值模拟结果。图8中，横轴表示电子供给层ES1的膜厚(m)，纵轴表示阈值电压(V)。此时，将p型覆盖层CAP1的受主浓度设定为5×1018cm-3，将p型覆盖层CAP1的膜厚设定为30nm。图8中，实线表示本实施方式1的高电子移动度晶体管，虚线表示相关技术的高电子移动度晶体管。
如图8所示，可知本实施方式1的高电子移动度晶体管的阈值电压受插入隔离层SP1的影响，比未插入隔离层SP1的相关技术的高电子移动度晶体管的阈值电压向负侧偏移。但是可知，此时通过将电子供给层ES1的膜厚设定为18nm左右以下，本实施方式1的高电子移动度晶体管也能够充分地进行常关动作。
此外，在本实施方式1中，导入带隙比电子供给层ES1大的隔离层SP1，通过隔离层SP1抑制栅漏电流，因而即使电子供给层ES1的层厚比相关技术减少，栅漏电流也不会恶化。
图9是表示本实施方式1的高电子移动度晶体管和相关技术的高电子移动度晶体管中，表示二维电子气的载流子浓度(1012cm-2)的栅极电压依赖性的计算结果的图。图9中，横轴表示栅极电压(V)，纵轴表示二维电子气的载流子浓度(1012cm-2)。此时，将p型覆盖层CAP1的受主浓度设定为5×1018cm-3，将电子供给层ES1的膜厚设定为14nm。图9中，实线表示本实施方式1的高电子移动度晶体管，虚线表示相关技术的高电子移动度晶体管。如图9所示，可知在插入隔离层SP1的本实施方式1中，也与未插入隔离层SP1的相关技术大致同样地，能够实现阈值电压为约+2V的常关动作。
由此可知，根据本实施方式1，在高电子移动度晶体管中，能够在维持着常关动作的情况下充分降低接通电阻，由此，能够实现包含高电子移动度晶体管的半导体装置的性能提升。
此外，在本实施方式1中，说明了在信道层CH1和电子供给层ES1之间设置隔离层SP1的结构，但例如如图10所示，采用在电子供给层ES1和p型覆盖层CAP1之间插入隔离层SP1的结构，也能够获得与本实施方式1相同的效果。即，在电子供给层ES1和p型覆盖层CAP1之间插入隔离层SP1时，也能够在p型覆盖层CAP1和生成二维电子气的信道层CH1之间形成高势垒，因而能够降低栅漏电流。即，在构成为在电子供给层ES1和p型覆盖层CAP1之间插入隔离层SP1时，通过形成高势垒的上述第1机理，也能够获得因栅漏电流的降低所带来的二维电子气的最大载流子浓度的增大效果。由此，能够实现接通电阻的大幅度降低，进而能够实现半导体装置的性能提升。在此，为了避免因隔离层SP1的带隙较大而引起的接触电阻的增大，优选只在覆盖层CAP1的下部形成隔离层SP1。
但是，当构成为在电子供给层ES1和p型覆盖层CAP1之间插入隔离层SP1时，构成二维电子气的电子沿电子供给层ES1和信道层CH1的界面运动。此时，电子供给层ES1由氮化铝镓(AlGaN)形成，因此，电子供给层ES1由三元混晶半导体材料构成。作为三元混晶半导体材料的氮化铝镓(AlGaN)中，铝原子(Al原子)和镓原子(Ga原子)随意地配置。因此，沿电子供给层ES1的界面运动的电子受到因铝原子(Al原子)和镓原子(Ga原子)的随意的配置而引起的合金散射。因此，当构成为在电子供给层ES1和p型覆盖层CAP1之间插入隔离层SP1时，不能够通过抑制合金散射从而提高电子移动度的第2机理而获得接通电阻的降低效果。
因此，通过上述第1机理和第2机理的协同效应，从实现栅漏电流的降低和电子移动度的提高的角度来看，优选如实施方式1那样，构成为在信道层CH1和电子供给层ES1之间设置隔离层SP1。
<半导体装置的制造方法>
本实施方式1的半导体装置如上所述地构成，下面，参照附图说明其制造方法。具体而言，以设定为x=1、y=0.22、z=0的情况为例，说明本实施方式1的半导体装置的制造方法。此时，隔离层SP1为氮化铝(AlN)(带隙：约6.2eV)，电子供给层ES1为Al0.22Ga0.78N(带隙：约4.0eV)。另外，p型覆盖层CAP1为氮化镓(GaN)(带隙：约3.4eV)。
首先，如图11所示，例如在露出(111)面的由硅构成的半导体基板1S上，通过有机金属气相生长法(MOCVD：Metal Organic ChemicalVapor Deposition)形成半导体层结构。该半导体层结构中，首先，在半导体基板1S上，形成由交替层叠未掺杂的氮化铝(AlN)和未掺杂的氮化镓(GaN)的超晶格构成的核生成层CF。该核生成层CF的膜厚例如为200nm。接下来，在核生成层CF上形成例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。该缓冲层BF的膜厚例如为1μm。接着，在缓冲层BF上形成由未掺杂的氮化镓(GaN)构成的信道层CH1。该信道层CH1的膜厚例如为50nm。之后，在信道层CH1上形成由未掺杂的氮化铝(AlN)构成的隔离层SP1。隔离层SP1的膜厚例如为1nm。然后，在隔离层SP1上形成由未掺杂的Al0.22Ga0.78N构成的电子供给层ES1，该电子供给层ES1的膜厚例如为14nm。接下来，在电子供给层ES1上形成由p型氮化镓(p型GaN)构成的半导体膜SF。该半导体膜SF的杂质浓度例如为5×1018cm-3，其膜厚例如为30nm。另外，作为p型杂质，例如可使用镁(Mg)。这样形成半导体层结构。该半导体层结构通过在[0001]晶轴(C轴)方向层叠的III族面生长而形成。
在此，隔离层SP1的膜厚比电子供给层ES1的膜厚薄，进一步，将电子供给层ES1的膜厚设定为比在缓冲层BF上产生位错的临界膜厚薄。由此，根据本实施方式1，能够获得抑制位错的产生的良好的晶体品质。
在构成上述半导体层结构的各半导体层，基于自发极化和压电极化，在各半导体层的上下界面产生极化电荷。该极化电荷的面密度是：例如，在由氮化铝(AlN)构成的隔离层SP1中为6.4×1013cm-2，在由Al0.22Ga0.78N构成的电子供给层ES1中为1.2×1013cm-2。在III族面生长时，极化电荷的极性是正面侧为负极性、背面侧为正极性。
接下来，如图12所示，在半导体膜SF上涂敷抗蚀膜，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图(patterning)。以在形成p型覆盖层CAP1的区域残留抗蚀膜的方式进行抗蚀膜的成图。然后，将成图的抗蚀膜作为掩模(mask)，刻蚀半导体膜SF，从而形成由半导体膜SF构成的p型覆盖层CAP1。具体而言，半导体膜SF的刻蚀例如可通过使用氯化硼(BCl3)等刻蚀气体的干法刻蚀(Dry Etching)来进行。
接着，除去成图的抗蚀膜后，如图13所示，在形成p型覆盖层CAP1的电子供给层ES1上涂敷抗蚀膜FR1。然后，通过对该抗蚀膜FR1实施曝光/显影处理，在抗蚀膜FR1上成图。以露出源极电极形成区域及漏极电极形成区域的方式进行抗蚀膜FR1的成图。
之后，如图14所示，在成图的抗蚀膜FR1上形成金属膜MF。由此，在源极电极形成区域及漏极电极形成区域，直接在电子供给层ES1上形成金属膜MF。另一方面，在其他区域，在抗蚀膜FR1上形成金属膜MF。此时，金属膜MF例如由钛膜(Ti)、在钛膜上形成的铝膜(Al)、在铝膜上形成的镍膜(Ni)以及在镍膜上形成的金膜(Au)构成(Ti/Al/Ni/Au)。该金属膜MF例如可通过蒸镀法形成。
接下来，如图15所示，将抗蚀膜FR1剥离。这样一来，抗蚀膜FR1和在抗蚀膜FR1上形成的金属膜MF被除去，只残留在电子供给层ES1上以直接接触的方式形成的金属膜MF。由此，能够形成由与电子供给层ES1直接接触的金属膜MF构成的源极电极SE及漏极电极DE。该源极电极SE和漏极电极DE分离地配置，以被源极电极SE和漏极电极DE夹着的方式形成p型覆盖层CAP1。之后，通过对半导体基板1S实施热处理(合金处理)，实现源极电极SE与形成有二维电子气的信道层CH1的欧姆接触。同样地，通过该热处理，在漏极电极DE和信道层CH1之间也能够实现欧姆接触。另外，虽未图示，但为了实现器件间的元件隔离，通过氮(N)等的离子注入法来形成元件隔离区域。
接着，如图16所示，在形成源极电极SE、漏极电极DE及p型覆盖层CAP1的电子供给层ES1上涂敷抗蚀膜FR2。然后，通过对该抗蚀膜FR2实施曝光/显影处理，在抗蚀膜FR2上成图。以露出p型覆盖层CAP1上的栅极电极形成区域的方式进行抗蚀膜FR2的成图。
之后，如图17所示，在成图的抗蚀膜FR2上形成金属膜MF2。由此，在栅极电极形成区域，直接在p型覆盖层CAP1上形成金属膜MF2。另一方面，在其他区域，在抗蚀膜FR2上形成金属膜MF2。此时，金属膜MF2例如由镍膜(Ni)和在镍膜上形成的金膜(Au)构成(Ni/Au)。该金属膜MF2例如可通过蒸镀法形成。然后，如图4所示，将抗蚀膜FR2剥离。这样一来，抗蚀膜FR2和在抗蚀膜FR2上形成的金属膜MF2被除去，只残留在p型覆盖层CAP1上以直接接触的方式形成的金属膜MF2。由此，能够形成由与p型覆盖层CAP1直接接触的金属膜MF2构成的栅极电极。这样一来，能够制造本实施方式1的高电子移动度晶体管(半导体装置)。
此外，在本实施方式1中，使由氮化铝镓(AlxGa1-xN)构成的隔离层SP1的铝组分比为x=1，但例如使x=0.5，也能够获得一定的接通电阻的改善效果。此时，例如通过使隔离层SP1的膜厚为2nm，能够获得与本实施方式1同等的阈值电压。
另外，在本实施方式1中，使由氮化铝镓(AlzGa1-zN)构成的p型覆盖层CAP1的铝组分比为z=0，但例如也可以使z=0.22。此时，使p型覆盖层CAP1的杂质浓度为1×1019cm-3左右，使电子供给层ES1的膜厚为4nm左右以下，从而能够与本实施方式1同样地进行常关动作。
(实施方式2)
<实施方式2的特征>
图18是表示本实施方式2的高电子移动度晶体管的结构的剖视图。图18中，与图4相同的符号表示与图4相同的内容，与上述实施方式1相比隔离层SP2的结构和电子供给层ES2的结构不同。即，本实施方式2的特征在于，由氮化铝铟(AluIn1-uN)构成隔离层SP2，由氮化铝镓(AlvGa1-vN)构成电子供给层ES2。
在此，由氮化铝铟(AluIn1-uN)构成的隔离层SP2的带隙比由氮化铝镓(AlvGa1-vN)构成的电子供给层ES2的带隙大。由此，因隔离层SP2的带隙较大而在信道层CH1和电子供给层ES2的界面附近形成高势垒(电子势垒)。即，设置隔离层SP2的情况比不设置隔离层SP2的情况会形成高势垒。结果，根据本实施方式2的高电子移动度晶体管，能够通过高势垒来大幅度抑制栅漏电流。由此，根据本实施方式2的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式2的高电子移动度晶体管的接通电阻。
具体而言，在本实施方式2中，隔离层SP2由未掺杂的AluIn1-uN形成，电子供给层ES2由未掺杂的AlvGa1-vN形成。因此，下面说明隔离层SP2的带隙大于电子供给层ES2的带隙的条件。
首先，AlsIn1-sN的带隙Eg能够通过例如下示的式(3)来近似表示。
Eg(AlsIn1-sN)=0.9+5.3s…(3)
因此，根据该式(3)及上述实施方式1中所说明的式(1)，若将隔离层SP2的组分比u和电子供给层ES2的组分比v设定为满足式(4)，则隔离层SP2的带隙大于电子供给层ES2的带隙。
2.8v+2.5<5.3u…(4)
像这样以使隔离层SP2的组分比u和电子供给层ES2的组分比v满足式(4)的方式形成隔离层SP2和电子供给层ES2，从而设置隔离层SP2的情况能够比不设置隔离层SP2的情况形成高势垒。结果，由于能够通过高势垒来大幅度抑制栅漏电流，因而信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式2的高电子移动度晶体管的接通电阻。
在本实施方式2中，基于隔离层SP2的势垒显著增高。这是因为，构成隔离层SP2的氮化铝铟(AluIn1-uN)和构成信道层CH1的氮化镓(GaN)之间的传导带偏移大至约0.9eV。进一步，在构成隔离层SP2的氮化铝铟(AluIn1-uN)的内部，也伴随自发极化而产生内部电场。因此，通过上述大传导带偏移和内部电场的协同效应，与无隔离层SP2的相关技术相比，在信道层CH1的界面附近形成高势垒。
因此，推测信道层CH1和隔离层SP2的界面附近的势阱电位内所蓄积的二维电子气的一部分难以越过高势垒。这意味着能够充分降低从栅极电极GE向信道层CH1流动的栅漏电流。结果，根据本实施方式2的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加。由此，能够获得以下显著效果：能够充分减小本实施方式2的高电子移动度晶体管的接通电阻。
另一方面，在本实施方式2中，也会因受主的离子化而在p型覆盖层CAP1内生成负电荷。因此，通过适当调节电子供给层ES2的膜厚，能够在热平衡状态下使栅极电极GE下的信道层CH1耗尽而实现阈值电压为正电压的常关动作。
图19是表示本实施方式2的高电子移动度晶体管和相关技术的高电子移动度晶体管中，电子供给层ES2相对于阈值电压的膜厚依赖性的数值模拟结果。图19中，横轴表示电子供给层ES2的膜厚(m)，纵轴表示阈值电压(V)。此时，将p型覆盖层CAP1的受主浓度设定为5×1018cm-3，将p型覆盖层CAP1的膜厚设定为30nm。图19中，实线表示本实施方式2的高电子移动度晶体管，虚线表示相关技术的高电子移动度晶体管。
如图19所示，可知本实施方式2的高电子移动度晶体管的阈值电压受插入隔离层SP2的影响，比未插入隔离层SP2的相关技术的高电子移动度晶体管的阈值电压向负侧偏移。但是可知，此时通过将电子供给层ES2的膜厚设定为20nm左右以下，本实施方式2的高电子移动度晶体管也能够充分进行常关动作。
由此可知，根据本实施方式2，在高电子移动度晶体管中，能够在维持着常关动作的情况下充分降低接通电阻，由此，能够实现包含高电子移动度晶体管的半导体装置的性能提升。
<半导体装置的制造方法>
本实施方式2的半导体装置如上所述地构成，下面，参照附图说明其制造方法。具体而言，以设定为u=0.82、v=0.22、z=0的情况为例，说明本实施方式2的半导体装置的制造方法。此时，隔离层SP2为氮化铝铟(Al0.821rl0.18N)(带隙：约5.2eV)，电子供给层ES2为Al0.22Ga0.78N(带隙：约4.0eV)。另外，p型覆盖层CAP1为氮化镓(GaN)(带隙：约3.4eV)。
首先，如图20所示，例如在露出(111)面的由硅构成的半导体基板1S上，通过有机金属气相生长法(MOCVD：Metal Organic ChemicalVapor Deposition)形成半导体层结构。该半导体层结构中，首先，在半导体基板1S上，形成由交替层叠未掺杂的氮化铝(AlN)和未掺杂的氮化镓(GaN)的超晶格构成的核生成层CF。该核生成层CF的膜厚例如为200nm。接下来，在核生成层CF上形成例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。该缓冲层BF的膜厚例如为1μm。接着，在缓冲层BF上形成由未掺杂的氮化镓(GaN)构成的信道层CH1。该信道层CH1的膜厚例如为50nm。之后，在信道层CH1上形成由未掺杂的氮化铝铟(Al0.82In0.18N)构成的隔离层SP2。隔离层SP2的膜厚例如为1nm。然后，在隔离层SP2上形成由未掺杂的Al0.22Ga0.78N构成的电子供给层ES2。该电子供给层ES2的膜厚例如为16nm。接下来，在电子供给层ES2上形成由p型氮化镓(p型GaN)构成的半导体膜SF。该半导体膜SF的杂质浓度例如为5×1018cm-3，其膜厚例如为30nm。另外，作为p型杂质，例如可使用镁(Mg)。这样形成半导体层结构。该半导体层结构通过在[0001]晶轴(C轴)方向层叠的III族面生长而形成。缓冲层BF、信道层CH1、隔离层SP2、电子供给层ES2及半导体膜SF(CAP1)各层的栅极电极GE侧的正面为(0001)III族面。例如，隔离层SP2的与电子供给层ES2的界面为(0001)III族面。
在此，隔离层SP2的膜厚比电子供给层ES2的膜厚薄，进一步，将电子供给层ES2的膜厚设定为比在缓冲层BF上产生位错的临界膜厚薄。由此，根据本实施方式2，能够获得抑制位错的产生的良好的晶体品质。
在构成上述半导体层结构的各半导体层，基于自发极化和压电极化，在各半导体层的上下界面产生极化电荷。该极化电荷的面密度是：例如，在由氮化铝铟(Al0.82In0.18N)构成的隔离层SP2中为4.5×1013cm-2，在由Al0.22Ga0.78N构成的电子供给层ES2中为1.2×1013cm-2。在III族面生长时，极化电荷的极性是正面侧为负极性、背面侧为正极性。
接下来，如图21所示，在半导体膜SF上涂敷抗蚀膜，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以在形成p型覆盖层CAP1的区域残留抗蚀膜的方式进行抗蚀膜的成图。然后，将成图的抗蚀膜作为掩模，刻蚀半导体膜SF，从而形成由半导体膜SF构成的p型覆盖层CAP1。具体而言，半导体膜SF的刻蚀例如可通过使用氯化硼(BCl3)等刻蚀气体的干法刻蚀来进行。
接着，除去成图的抗蚀膜后，在形成p型覆盖层CAP1的电子供给层ES2上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出源极电极形成区域及漏极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在源极电极形成区域及漏极电极形成区域，直接在电子供给层ES2上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由钛膜(Ti)、在钛膜上形成的铝膜(Al)、在铝膜上形成的镍膜(Ni)以及在镍膜上形成的金膜(Au)构成(Ti/Al/Ni/Au)。该金属膜例如可通过蒸镀法形成。
接下来，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在电子供给层ES2上以直接接触的方式形成的金属膜。由此，如图22所示，能够形成由与电子供给层ES2直接接触的金属膜构成的源极电极SE及漏极电极DE。该源极电极SE和漏极电极DE相互分离地配置，以被源极电极SE和漏极电极DE夹着的方式形成p型覆盖层CAP1。之后，通过对半导体基板1S实施热处理(合金处理)，实现源极电极SE与形成有二维电子气的信道层CH1的欧姆接触。同样地，通过该热处理，在漏极电极DE和信道层CH1之间也能够实现欧姆接触。另外，虽未图示，但为了实现器件间的元件隔离，通过氮(N)等的离子注入法来形成元件隔离区域。
接着，在形成源极电极SE、漏极电极DE及p型覆盖层CAP1的电子供给层ES2上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出p型覆盖层CAP1上的栅极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在栅极电极形成区域，直接在p型覆盖层CAP1上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由镍膜(Ni)和在镍膜上形成的金膜(Au)构成(Ni/Au)。该金属膜例如可通过蒸镀法形成。然后，如图18所示，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在p型覆盖层CAP1上以直接接触的方式形成的金属膜。由此，能够形成由与p型覆盖层CAP1直接接触的金属膜构成的栅极电极。这样一来，能够制造本实施方式2的高电子移动度晶体管(半导体装置)。
在由氮化铝铟(AluIn1-uN)构成隔离层SP2，并将铝组分比设定为u=0.82左右时，进一步具有如下所示的效果。能够使由Al0.82In0.18N构成的隔离层SP2与由GaN构成的缓冲层BF晶格匹配。由于能够使其晶格匹配，因而能够获得无内部应变的良好的晶体品质，能够格外提升高电子移动度晶体管的长期可靠性。
此外，在本实施方式2中，使由氮化铝镓(AlzGa1-zN)构成的p型覆盖层CAP1的铝组分比为z=0，但例如也可以使z=0.22。此时，使p型覆盖层CAP1的杂质浓度为1×1019cm-3左右，使电子供给层ES2的膜厚为6nm左右以下，从而能够与本实施方式2同样地进行常关动作。
(实施方式3)
<实施方式3的特征>
图23是表示本实施方式3的高电子移动度晶体管的结构的剖视图。图23中，与图4相同的符号表示与图4相同的内容，与上述实施方式1相比隔离层SP3的结构和电子供给层ES3的结构不同。即，本实施方式3的特征在于，由氮化铝镓(AlaGa1-aN)构成隔离层SP3，由氮化铝铟(AlbIn1-bN)构成电子供给层ES3。
在此，由氮化铝镓(AlaGa1-aN)构成的隔离层SP3的带隙比由氮化铝铟(AlbIn1-bN)构成的电子供给层ES3的带隙大。由此，因隔离层SP3的带隙较大而在信道层CH1和电子供给层ES3的界面附近形成高势垒(电子势垒)。即，设置隔离层SP3的情况比不设置隔离层SP3的情况会形成高势垒。结果，根据本实施方式3的高电子移动度晶体管，能够通过高势垒来大幅度抑制栅漏电流。由此，根据本实施方式3的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式3的高电子移动度晶体管的接通电阻。
具体而言，在本实施方式3中，隔离层SP3由未掺杂的AlaGa1-aN形成，电子供给层ES3由未掺杂的AlbIn1-bN形成。因此，下面说明隔离层SP3的带隙大于电子供给层ES3的带隙的条件。
首先，根据上述实施方式1中所说明的式(1)及上述实施方式2中所说明的式(3)，若将隔离层SP3的组分比a和电子供给层ES3的组分比b设定为满足式(5)，则隔离层SP3的带隙大于电子供给层ES3的带隙。
5.3b<2.8a+2.5…(5)
像这样以使隔离层SP3的组分比a和电子供给层ES3的组分比b满足式(5)的方式形成隔离层SP3和电子供给层ES3，从而设置隔离层SP3的情况能够比不设置隔离层SP3的情况形成高势垒。结果，由于能够通过高势垒来大幅度抑制栅漏电流，因而信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式3的高电子移动度晶体管的接通电阻。
在本实施方式3中，基于隔离层SP3的势垒显著增高。这是因为，构成隔离层SP3的氮化铝镓(AlaGa1-aN)和构成信道层CH1的氮化镓(GaN)之间的传导带偏移大至约1.9eV。进一步，在构成隔离层SP3的氮化铝镓(AlaGa1-aN)的内部，也伴随着自发极化而产生内部电场。因此，通过上述大传导带偏移和内部电场的协同效应，与无隔离层SP3的相关技术相比，在信道层CH1的界面附近形成高势垒。
因此，推测信道层CH1和隔离层SP3的界面附近的势阱电位内所蓄积的二维电子气的一部分难以越过高势垒。这意味着能够充分降低从栅极电极GE向信道层CH1流动的栅漏电流。结果，根据本实施方式3的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够获得以下显著效果：能够充分减小本实施方式3的高电子移动度晶体管的接通电阻。
另一方面，在本实施方式3中，也会因受主的离子化而在p型覆盖层CAP1内生成负电荷。因此，通过适当调节电子供给层ES3的膜厚，能够在热平衡状态下使栅极电极GE下的信道层CH1耗尽而实现阈值电压为正电压的常关动作。
图24是表示本实施方式3的高电子移动度晶体管和相关技术的高电子移动度晶体管中，电子供给层ES3相对于阈值电压的膜厚依赖性的数值模拟结果。图24中，横轴表示电子供给层ES3的膜厚(m)，纵轴表示阈值电压(V)。此时，将p型覆盖层CAP1的受主浓度设定为5×1018cm-3，将p型覆盖层CAP1的膜厚设定为30nm。图24中，实线表示本实施方式3的高电子移动度晶体管，虚线表示相关技术的高电子移动度晶体管。
如图24所示，可知本实施方式3的高电子移动度晶体管的阈值电压受插入隔离层SP3的影响，比未插入隔离层SP3的相关技术的高电子移动度晶体管的阈值电压向负侧偏移。但是可知，此时通过将电子供给层ES3的膜厚设定为5nm左右以下，本实施方式3的高电子移动度晶体管也能够充分进行常关动作。
由此可知，根据本实施方式3，在高电子移动度晶体管中，能够在维持着常关动作的情况下充分降低接通电阻，由此，能够实现包含高电子移动度晶体管的半导体装置的性能提升。
<半导体装置的制造方法>
本实施方式3的半导体装置如上所述地构成，下面，参照附图说明其制造方法。具体而言，以设定为a=1、b=0.82、z=0的情况为例，说明本实施方式3的半导体装置的制造方法。此时，隔离层SP3为氮化铝(AlN)(带隙：约6.2eV)，电子供给层ES3为Al0.82In0.18N(带隙：约5.2eV)。另外，p型覆盖层CAP1为氮化镓(GaN)(带隙：约3.4eV)。
首先，如图25所示，例如在露出(111)面的由硅构成的半导体基板1S上，通过有机金属气相生长法(MOCVD：Metal Organic ChemicalVapor Deposition)形成半导体层结构。该半导体层结构中，首先，在半导体基板1S上，形成由交替层叠未掺杂的氮化铝(AlN)和未掺杂的氮化镓(GaN)的超晶格构成的核生成层CF。该核生成层CF的膜厚例如为200nm。接下来，在核生成层CF上形成例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。该缓冲层BF的膜厚例如为1μm。接着，在缓冲层BF上形成由未掺杂的氮化镓(GaN)构成的信道层CH1。该信道层CH1的膜厚例如为50nm。之后，在信道层CH1上形成由未掺杂的氮化铝(AlN)构成的隔离层SP3。隔离层SP3的膜厚例如为1nm。然后，在隔离层SP3上形成由未掺杂的Al0.82In0.18N构成的电子供给层ES3，该电子供给层ES3的膜厚例如为5nm。接下来，在电子供给层ES3上形成由p型氮化镓(p型GaN)构成的半导体膜SF。该半导体膜SF的杂质浓度例如为5×1018cm-3，其膜厚例如为30nm。另外，作为p型杂质，例如可使用镁(Mg)。这样形成半导体层结构。该半导体层结构通过在[0001]晶轴(C轴)方向层叠的III族面生长而形成。半导体各层的栅极电极GE侧的正面为(0001)III族面。例如，隔离层SP3的与电子供给层ES3的界面为(0001)III族面。
在此，将由氮化铝铟(AlbIn1-bN)构成的电子供给层ES3的铝组分比设定为b=0.82左右。由此，能够使由Al0.82In0.18N构成的电子供给层ES3与由氮化镓(GaN)构成的缓冲层BF晶格匹配，因而能够获得无内部应变的良好的晶体品质。
在构成上述半导体层结构的各半导体层，基于自发极化和压电极化，在各半导体层的上下界面产生极化电荷。该极化电荷的面密度是：例如，在由氮化铝(AlN)构成的隔离层SP3中为6.4×1013cm-2，在由Al0.82In0.18N构成的电子供给层ES3中为4.5×1013cm-2。在III族面生长时，极化电荷的极性是正面侧为负极性、背面侧为正极性。
接下来，如图26所示，在半导体膜SF上涂敷抗蚀膜，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以在形成p型覆盖层CAP1的区域残留抗蚀膜的方式进行抗蚀膜的成图。然后，将成图的抗蚀膜作为掩模，刻蚀半导体膜SF，从而形成由半导体膜SF构成的p型覆盖层CAP1。具体而言，半导体膜SF的刻蚀例如可通过使用氯化硼(BCl3)等刻蚀气体的干法刻蚀来进行。
接着，除去成图的抗蚀膜后，在形成p型覆盖层CAP1的电子供给层ES3上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出源极电极形成区域及漏极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在源极电极形成区域及漏极电极形成区域，直接在电子供给层ES3上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由钛膜(Ti)、在钛膜上形成的铝膜(Al)、在铝膜上形成的镍膜(Ni)以及在镍膜上形成的金膜(Au)构成(Ti/Al/Ni/Au)。该金属膜例如可通过蒸镀法形成。
接下来，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在电子供给层ES3上以直接接触的方式形成的金属膜。由此，如图27所示，能够形成由与电子供给层ES3直接接触的金属膜构成的源极电极SE及漏极电极DE。该源极电极SE和漏极电极DE相互分离地配置，以被源极电极SE和漏极电极DE夹着的方式形成p型覆盖层CAP1。之后，通过对半导体基板1S实施热处理(合金处理)，实现源极电极SE与形成有二维电子气的信道层CH1的欧姆接触。同样地，通过该热处理，在漏极电极DE和信道层CH1之间也能够实现欧姆接触。另外，虽未图示，但为了实现器件间的元件隔离，通过氮(N)等的离子注入法来形成元件隔离区域。
接着，在形成源极电极SE、漏极电极DE及p型覆盖层CAP1的电子供给层ES3上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出p型覆盖层CAP1上的栅极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在栅极电极形成区域，直接在p型覆盖层CAP1上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由镍膜(Ni)和在镍膜上形成的金膜(Au)构成(Ni/Au)。该金属膜例如可通过蒸镀法形成。然后，如图23所示，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在p型覆盖层CAP1上以直接接触的方式形成的金属膜。由此，能够形成由与p型覆盖层CAP1直接接触的金属膜构成的栅极电极。这样一来，能够制造本实施方式3的高电子移动度晶体管(半导体装置)。
此外，如本实施方式3那样，使用氮化铝(AlN)作为隔离层SP3时，能够抑制构成二维电子气的载流子(电子)的合金散射，因而电子的移动度也提高。因此，根据本实施方式3，通过二维电子气的最大载流子浓度的增大效果和移动度的增大效果的协同效应，能够大幅度降低高电子移动度晶体管的接通电阻。
另外，在本实施方式3中，使由氮化铝镓(AlaGa1-aN)构成的隔离层SP3的铝组分比为a=1，但例如使a=0.5，也能够获得一定的接通电阻的改善效果。此时，例如通过使隔离层SP3的膜厚为2nm，能够获得与本实施方式3同等的阈值电压。
(实施方式4)
<实施方式4的特征>
图28是表示本实施方式4的高电子移动度晶体管的结构的剖视图。图28中，与图4相同的符号表示与图4相同的内容，与上述实施方式1相比隔离层SP4的结构和电子供给层ES4的结构不同。即，本实施方式4的特征在于，由氮化铝铟(AldIn1-dN)构成隔离层SP4，由氮化铝铟(AleIn1-eN)构成电子供给层ES4。
在此，由氮化铝铟(AldIn1-dN)构成的隔离层SP4的带隙比由氮化铝铟(AleIn1-eN)构成的电子供给层ES4的带隙大。由此，因隔离层SP4的带隙较大而在信道层CH1和电子供给层ES4的界面附近形成高势垒(电子势垒)。即，设置隔离层SP4的情况比不设置隔离层SP4的情况会形成高势垒。结果，根据本实施方式4的高电子移动度晶体管，能够通过高势垒来大幅度抑制栅漏电流。由此，根据本实施方式4的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式4的高电子移动度晶体管的接通电阻。
具体而言，在本实施方式4中，隔离层SP4由未掺杂的AldIn1-dN形成，电子供给层ES4由未掺杂的AleIn1-eN形成。因此，下面说明隔离层SP4的带隙大于电子供给层ES4的带隙的条件。
首先，根据上述实施方式2中所说明的式(3)，若将隔离层SP4的组分比d和电子供给层ES4的组分比e设定为满足式(6)，则隔离层SP4的带隙大于电子供给层ES4的带隙。
e<d…(6)
像这样以使隔离层SP4的组分比d和电子供给层ES4的组分比e满足式(6)的方式形成隔离层SP4和电子供给层ES4，从而设置隔离层SP4的情况能够比不设置隔离层SP4的情况形成高势垒。结果，能够通过高势垒来大幅度抑制栅漏电流，因而信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够充分减小本实施方式4的高电子移动度晶体管的接通电阻。
在本实施方式4中，基于隔离层SP4的势垒显著增高。这是因为，构成隔离层SP4的氮化铝铟(AldIn1-dN)和构成信道层CH1的氮化镓(GaN)之间的传导带偏移大至约1.5eV。进一步，在构成隔离层SP4的氮化铝铟(AldIn1-dN)的内部，也伴随着自发极化而产生内部电场。因此，通过上述大传导带偏移和内部电场的协同效应，与无隔离层SP4的相关技术相比，在信道层CH1的界面附近形成高势垒。
因此，推测信道层CH1和隔离层SP4的界面附近的势阱电位内所蓄积的二维电子气的一部分难以越过高势垒。这意味着能够充分降低从栅极电极GE向信道层CH1流动的栅漏电流。结果，根据本实施方式4的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够获得以下显著效果：能够充分减小本实施方式4的高电子移动度晶体管的接通电阻。
另一方面，在本实施方式4中，也会因受主的离子化而在p型覆盖层CAP1内生成负电荷。因此，通过适当调节电子供给层ES4的膜厚，能够在热平衡状态下使栅极电极GE下的信道层CH1耗尽而实现阈值电压为正电压的常关动作。
图29是表示本实施方式4的高电子移动度晶体管和相关技术的高电子移动度晶体管中，电子供给层ES4相对于阈值电压的膜厚依赖性的数值模拟结果。图29中，横轴表示电子供给层ES4的膜厚(m)，纵轴表示阈值电压(V)。此时，将p型覆盖层CAP1的受主浓度设定为5×1018cm-3，将p型覆盖层CAP1的膜厚设定为30nm。图29中，实线表示本实施方式4的高电子移动度晶体管，虚线表示相关技术的高电子移动度晶体管。
如图29所示，可知本实施方式4的高电子移动度晶体管的阈值电压受插入隔离层SP4的影响，比未插入隔离层SP4的相关技术的高电子移动度晶体管的阈值电压向负侧偏移。但是可知，此时通过将电子供给层ES4的膜厚设定为8nm左右以下，本实施方式4的高电子移动度晶体管也能够充分进行常关动作。
由此可知，根据本实施方式4，在高电子移动度晶体管中，能够在维持着常关动作的情况下充分降低接通电阻，由此，能够实现包含高电子移动度晶体管的半导体装置的性能提升。
<半导体装置的制造方法>
本实施方式4的半导体装置如上所述地构成，下面，参照附图说明其制造方法。具体而言，以设定为d=0.9、e=0.7、z=0的情况为例，说明本实施方式4的半导体装置的制造方法。此时，隔离层SP4为氮化铝铟(Al0.9In0.1N)(带隙：约5.7eV)，电子供给层ES4为氮化铝铟(Al0.7In0.3N)(带隙：约4.6eV)。另外，p型覆盖层CAP1为氮化镓(GaN)(带隙：约3.4eV)。
首先，如图30所示，例如在露出(111)面的由硅构成的半导体基板1S上，通过有机金属气相生长法(MOCVD：Metal Organic ChemicalVapor Deposition)形成半导体层结构。该半导体层结构中，首先，在半导体基板1S上，形成由交替层叠未掺杂的氮化铝(AlN)和未掺杂的氮化镓(GaN)的超晶格构成的核生成层CF。该核生成层CF的膜厚例如为200nm。接下来，在核生成层CF上形成例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。该缓冲层BF的膜厚例如为1μm。接着，在缓冲层BF上形成由未掺杂的氮化镓(GaN)构成的信道层CH1。该信道层CH1的膜厚例如为50nm。之后，在信道层CH1上形成由未掺杂的氮化铝铟(Al0.9In0.1N)构成的隔离层SP4。隔离层SP4的膜厚例如为1nm。然后，在隔离层SP4上形成由未掺杂的Al0.7In0.3N构成的电子供给层ES4，该电子供给层ES4的膜厚例如为7nm。接下来，在电子供给层ES4上形成由p型氮化镓(p型GaN)构成的半导体膜SF。该半导体膜SF的杂质浓度例如为5×1018cm-3，其膜厚例如为30nm。另外，作为p型杂质，例如可使用镁(Mg)。这样形成半导体层结构。该半导体层结构通过在[0001]晶轴(C轴)方向层叠的III族面生长而形成。由此，半导体各层的栅极电极GE侧的正面为(0001)III族面。例如，隔离层SP4的与电子供给层ES4的界面为(0001)III族面。
在此，隔离层SP4的膜厚比电子供给层ES4的膜厚薄，进一步，将电子供给层ES4的膜厚设定为比在缓冲层BF上产生位错的临界膜厚薄。由此，根据本实施方式4，能够获得抑制位错的产生的良好的晶体品质。
在构成上述半导体层结构的各半导体层，基于自发极化和压电极化，在各半导体层的上下界面产生极化电荷。该极化电荷的面密度是：例如，在由氮化铝铟(Al0.9In0.1N)构成的隔离层SP4中为5.3×1013cm-2，在由Al0.7In0.3N构成的电子供给层ES4中为3.2×1013cm-2。在III族面生长时，极化电荷的极性是正面侧为负极性、背面侧为正极性。
接下来，如图31所示，在半导体膜SF上涂敷抗蚀膜，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以在形成p型覆盖层CAP1的区域残留抗蚀膜的方式进行抗蚀膜的成图。然后，将成图的抗蚀膜作为掩模，刻蚀半导体膜SF，从而形成由半导体膜SF构成的p型覆盖层CAP1。具体而言，半导体膜SF的刻蚀例如可通过使用氯化硼(BCl3)等刻蚀气体的干法刻蚀来进行。
接着，除去成图的抗蚀膜后，在形成p型覆盖层CAP1的电子供给层ES4上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出源极电极形成区域及漏极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在源极电极形成区域及漏极电极形成区域，直接在电子供给层ES4上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由钛膜(Ti)、在钛膜上形成的铝膜(Al)、在铝膜上形成的镍膜(Ni)以及在镍膜上形成的金膜(Au)构成(Ti/Al/Ni/Au)。该金属膜例如可通过蒸镀法形成。
接下来，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在电子供给层ES4上以直接接触的方式形成的金属膜。由此，如图32所示，能够形成由与电子供给层ES4直接接触的金属膜构成的源极电极SE及漏极电极DE。该源极电极SE和漏极电极DE相互分离地配置，以被源极电极SE和漏极电极DE夹着的方式形成p型覆盖层CAP1。之后，通过对半导体基板1S实施热处理(合金处理)，实现源极电极SE与形成有二维电子气的信道层CH1的欧姆接触。同样地，通过该热处理，在漏极电极DE和信道层CH1之间也能够实现欧姆接触。另外，虽未图示，但为了实现器件间的元件隔离，通过氮(N)等的离子注入法来形成元件隔离区域。
接着，在形成源极电极SE、漏极电极DE及p型覆盖层CAP1的电子供给层ES4上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出p型覆盖层CAP1上的栅极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在栅极电极形成区域，直接在p型覆盖层CAP1上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由镍膜(Ni)和在镍膜上形成的金膜(Au)构成(Ni/Au)。该金属膜例如可通过蒸镀法形成。然后，如图28所示，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在p型覆盖层CAP1上以直接接触的方式形成的金属膜。由此，能够形成由与p型覆盖层CAP1直接接触的金属膜构成的栅极电极。这样一来，能够制造本实施方式4的高电子移动度晶体管(半导体装置)。
(实施方式5)
图33是表示本实施方式5的高电子移动度晶体管的结构的剖视图。本实施方式5除了构成为在上述实施方式3中用由p型AlcIn1-cN(0≤c≤1)构成的覆盖层CAP2置换p型覆盖层CAP1以外，与上述实施方式3结构相同。因此，在本实施方式5中，也能够获得与上述实施方式3同样的效果。即，在本实施方式5中，基于隔离层SP3的势垒也显著增高。这是因为，构成隔离层SP3的氮化铝镓(AlaGa1-aN)和构成信道层CH1的氮化镓(GaN)之间的传导带偏移大至约1.9eV。进一步，在构成隔离层SP3的氮化铝镓(AlaGa1-aN)的内部，也伴随着自发极化而产生内部电场。因此，通过上述大传导带偏移和内部电场的协同效应，与无隔离层SP3的相关技术相比，在信道层CH1的界面附近形成高势垒。
因此，推测信道层CH1和隔离层SP3的界面附近的势阱电位内所蓄积的二维电子气的一部分难以越过高势垒。这意味着能够充分降低从栅极电极GE向信道层CH1流动的栅漏电流。结果，根据本实施方式5的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够获得以下显著效果：能够充分减小本实施方式5的高电子移动度晶体管的接通电阻。
另一方面，在本实施方式5中，也会因受主的离子化而在p型覆盖层CAP1内生成负电荷。因此，通过适当调节电子供给层ES3的膜厚，能够在热平衡状态下使栅极电极GE下的信道层CH1耗尽而实现阈值电压为正电压的常关动作。
由此可知，根据本实施方式5，在高电子移动度晶体管中，能够在维持着常关动作的情况下充分降低接通电阻，由此，能够实现包含高电子移动度晶体管的半导体装置的性能提升。
<半导体装置的制造方法>
本实施方式5的半导体装置如上所述地构成，下面，参照附图说明其制造方法。具体而言，以设定为a=1、b=0.82、c=0.82的情况为例，说明本实施方式5的半导体装置的制造方法。此时，隔离层SP3为氮化铝(AlN)(带隙：约6.2eV)，电子供给层ES3及p型覆盖层CAP2为Al0.82In0.18N(带隙：约5.2eV)。
首先，如图34所示，例如在露出(111)面的由硅构成的半导体基板1S上，通过有机金属气相生长法(MOCVD：Metal Organic ChemicalVapor Deposition)形成半导体层结构。该半导体层结构中，首先，在半导体基板1S上，形成由交替层叠未掺杂的氮化铝(AlN)和未掺杂的氮化镓(GaN)的超晶格构成的核生成层CF。该核生成层CF的膜厚例如为200nm。接下来，在核生成层CF上形成例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。该缓冲层BF的膜厚例如为1μm。接着，在缓冲层BF上形成由未掺杂的氮化镓(GaN)构成的信道层CH1。该信道层CH1的膜厚例如为50nm。之后，在信道层CH1上形成由未掺杂的氮化铝(AlN)构成的隔离层SP3。隔离层SP3的膜厚例如为1nm。然后，在隔离层SP3上形成由未掺杂的Al0.82In0.18N构成的电子供给层ES3，该电子供给层ES3的膜厚例如为5nm。接下来，在电子供给层ES3上形成由p型Al0.82In0.18N构成的半导体膜SF2。该半导体膜SF2的杂质浓度例如为5×1019cm-3，其膜厚例如为25nm。另外，作为p型杂质，例如可使用镁(Mg)。这样形成半导体层结构。该半导体层结构通过在[0001]晶轴(C轴)方向层叠的III族面生长而形成。由此，半导体各层的正面为(0001)III族面。
在此，将由氮化铝铟(AlbIn1-bN)构成的电子供给层ES3的铝组分比设定为b=0.82左右。由此，能够使由Al0.82In0.18N构成的电子供给层ES3与由氮化镓(GaN)构成的缓冲层BF晶格匹配，因而能够获得无内部应变的良好的晶体品质。
在构成上述半导体层结构的各半导体层，基于自发极化和压电极化，在各半导体层的上下界面产生极化电荷。该极化电荷的面密度是：例如，在由氮化铝(AlN)构成的隔离层SP3中为6.4×1013cm-2，在由Al0.82In0.18N构成的电子供给层ES3中为4.5×1013cm-2。在III族面生长时，极化电荷的极性是正面侧为负极性、背面侧为正极性。
接下来，如图35所示，在半导体膜SF2上涂敷抗蚀膜，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以在形成p型覆盖层CAP2的区域残留抗蚀膜的方式进行抗蚀膜的成图。然后，将成图的抗蚀膜作为掩模，刻蚀半导体膜SF2，从而形成由半导体膜SF2构成的p型覆盖层CAP2。具体而言，半导体膜SF的刻蚀例如可通过使用氯化硼(BCl3)等刻蚀气体的干法刻蚀来进行。
接着，除去成图的抗蚀膜后，在形成p型覆盖层CAP2的电子供给层ES3上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出源极电极形成区域及漏极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在源极电极形成区域及漏极电极形成区域，直接在电子供给层ES3上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由钛膜(Ti)、在钛膜上形成的铝膜(Al)、在铝膜上形成的镍膜(Ni)以及在镍膜上形成的金膜(Au)构成(Ti/Al/Ni/Au)。该金属膜例如可通过蒸镀法形成。
接下来，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在电子供给层ES3上以直接接触的方式形成的金属膜。由此，如图36所示，能够形成由与电子供给层ES3直接接触的金属膜构成的源极电极SE及漏极电极DE。该源极电极SE和漏极电极DE相互分离地配置，以被源极电极SE和漏极电极DE夹着的方式形成p型覆盖层CAP2。之后，通过对半导体基板1S实施热处理(合金处理)，实现源极电极SE与形成有二维电子气的信道层CH1的欧姆接触。同样地，通过该热处理，在漏极电极DE和信道层CH1之间也能够实现欧姆接触。另外，虽未图示，但为了实现器件间的元件隔离，通过氮(N)等的离子注入法来形成元件隔离区域。
接着，在形成源极电极SE、漏极电极DE及p型覆盖层CAP2的电子供给层ES3上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出p型覆盖层CAP2上的栅极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在栅极电极形成区域，直接在p型覆盖层CAP2上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由镍膜(Ni)和在镍膜上形成的金膜(Au)构成(Ni/Au)。该金属膜例如可通过蒸镀法形成。然后，如图33所示，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在p型覆盖层CAP2上以直接接触的方式形成的金属膜。由此，能够形成由与p型覆盖层CAP2直接接触的金属膜构成的栅极电极。这样一来，能够制造本实施方式5的高电子移动度晶体管(半导体装置)。
此外，如本实施方式5那样，使用氮化铝(AlN)作为隔离层SP3时，能够抑制构成二维电子气的载流子(电子)的合金散射，因而电子的移动度也提高。因此，根据本实施方式5，通过二维电子气的最大载流子浓度的增大效果和移动度的增大效果的协同效应，能够大幅度降低高电子移动度晶体管的接通电阻。
(实施方式6)
图37是表示本实施方式6的高电子移动度晶体管的结构的剖视图。本实施方式6除了构成为在上述实施方式4中用由p型AlfIn1-fN(0≤f≤1)构成的覆盖层CAP2置换p型覆盖层CAP1以外，与上述实施方式4结构相同。因此，在本实施方式6中，也能够获得与上述实施方式4通过的效果。即，在本实施方式6中，基于隔离层SP4的势垒也显著增高。这是因为，构成隔离层SP4的氮化铝铟(AldIn1-dN)和构成信道层CH1的氮化镓(GaN)之间的传导带偏移大至约1.5eV。进一步，在构成隔离层SP4的氮化铝铟(AldIn1-dN)的内部，也伴随着自发极化而产生内部电场。因此，通过上述大传导带偏移和内部电场的协同效应，与无隔离层SP4的相关技术相比，在信道层CH1的界面附近形成高势垒。
因此，推测信道层CH1和隔离层SP4的界面附近的势阱电位内所蓄积的二维电子气的一部分难以越过高势垒。这意味着能够充分降低从栅极电极GE向信道层CH1流动的栅漏电流。结果，根据本实施方式6的高电子移动度晶体管，信道层CH1内所蓄积的二维电子气的最大载流子浓度增加，由此，能够获得以下显著效果：能够充分减小本实施方式6的高电子移动度晶体管的接通电阻。
另一方面，在本实施方式6中，也会因受主的离子化而在p型覆盖层CAP2内生成负电荷。因此，通过适当调节电子供给层ES4的膜厚，能够在热平衡状态下使栅极电极GE下的信道层CH1耗尽而实现阈值电压为正电压的常关动作。
由此可知，根据本实施方式6，在高电子移动度晶体管中，能够在维持着常关动作的情况下充分降低接通电阻，由此，能够实现包含高电子移动度晶体管的半导体装置的性能提升。
<半导体装置的制造方法>
本实施方式6的半导体装置如上所述地构成，下面，参照附图说明其制造方法。具体而言，以设定为d=0.9、e=0.7、f=0.7的情况为例，说明本实施方式6的半导体装置的制造方法。此时，隔离层SP4为氮化铝铟(Al0.9In0.1N)(带隙：约5.7eV)，电子供给层ES4及p型覆盖层CAP2为氮化铝铟(Al0.7In0.3N)(带隙：约4.6eV)。
首先，如图38所示，例如在露出(111)面的由硅构成的半导体基板1S上，通过有机金属气相生长法(MOCVD：Metal Organic ChemicalVapor Deposition)形成半导体层结构。该半导体层结构中，首先，在半导体基板1S上，形成由交替层叠未掺杂的氮化铝(AlN)和未掺杂的氮化镓(GaN)的超晶格构成的核生成层CF。该核生成层CF的膜厚例如为200nm。接下来，在核生成层CF上形成例如由未掺杂的氮化镓(GaN)构成的缓冲层BF。该缓冲层BF的膜厚例如为1μm。接着，在缓冲层BF上形成由未掺杂的氮化镓(GaN)构成的信道层CH1。该信道层CH1的膜厚例如为50nm。之后，在信道层CH1上形成由未掺杂的氮化铝铟(Al0.9In0.1N)构成的隔离层SP4。隔离层SP4的膜厚例如为1nm。然后，在隔离层SP4上形成由未掺杂的Al0.7In0.3N构成的电子供给层ES4，该电子供给层ES4的膜厚例如为7nm。接下来，在电子供给层ES4上形成由p型Al0.7In0.3N构成的半导体膜SF2。该半导体膜SF2的杂质浓度例如为5×1019cm-3，其膜厚例如为20nm。另外，作为p型杂质，例如可使用镁(Mg)。这样形成半导体层结构。该半导体层结构通过在[0001]晶轴(C轴)方向层叠的III族面生长而形成。
在此，隔离层SP4的膜厚比电子供给层ES4的膜厚薄，进一步，将电子供给层ES4的膜厚设定为比在缓冲层BF上产生位错的临界膜厚薄。由此，根据本实施方式6，能够获得抑制位错的产生的良好的晶体品质。
在构成上述半导体层结构的各半导体层，基于自发极化和压电极化，在各半导体层的上下界面产生极化电荷。该极化电荷的面密度是：例如，在由氮化铝铟(Al0.9In0.1N)构成的隔离层SP4中为5.3×1013cm-2，在由Al0.7In0.3N构成的电子供给层ES4中为3.2×1013cm-2。在III族面生长时，极化电荷的极性是正面侧为负极性、背面侧为正极性。
接下来，如图39所示，在半导体膜SF2上涂敷抗蚀膜，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以在形成p型覆盖层CAP2的区域残留抗蚀膜的方式进行抗蚀膜的成图。然后，将成图的抗蚀膜作为掩模，通过刻蚀半导体膜SF2，形成由半导体膜SF2构成的p型覆盖层CAP2。具体而言，半导体膜SF2的刻蚀例如可通过使用氯化硼(BCl3)等刻蚀气体的干法刻蚀来进行。
接着，除去成图的抗蚀膜后，在形成p型覆盖层CAP2的电子供给层ES4上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出源极电极形成区域及漏极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在源极电极形成区域及漏极电极形成区域，直接在电子供给层ES4上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由钛膜(Ti)、在钛膜上形成的铝膜(Al)、在铝膜上形成的镍膜(Ni)以及在镍膜上形成的金膜(Au)构成(Ti/Al/Ni/Au)。该金属膜例如可通过蒸镀法形成。
接下来，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在电子供给层ES4上以直接接触的方式形成的金属膜。由此，如图40所示，能够形成由与电子供给层ES4直接接触的金属膜构成的源极电极SE及漏极电极DE。该源极电极SE和漏极电极DE相互分离地配置，以被源极电极SE和漏极电极DE夹着的方式形成p型覆盖层CAP2。之后，通过对半导体基板1S实施热处理(合金处理)，实现源极电极SE与形成有二维电子气的信道层CH1的欧姆接触。同样地，通过该热处理，在漏极电极DE和信道层CH1之间也能够实现欧姆接触。另外，虽未图示，但为了实现器件间的元件隔离，通过氮(N)等的离子注入法来形成元件隔离区域。
接着，在形成源极电极SE、漏极电极DE及p型覆盖层CAP2的电子供给层ES4上涂敷抗蚀膜。然后，通过对该抗蚀膜实施曝光/显影处理，在抗蚀膜上成图。以露出p型覆盖层CAP2上的栅极电极形成区域的方式进行抗蚀膜的成图。
之后，在成图的抗蚀膜上形成金属膜。由此，在栅极电极形成区域，直接在p型覆盖层CAP2上形成金属膜。另一方面，在其他区域，在抗蚀膜上形成金属膜。此时，金属膜例如由镍膜(Ni)和在镍膜上形成的金膜(Au)构成(Ni/Au)。该金属膜例如可通过蒸镀法形成。然后，如图37所示，将抗蚀膜剥离。这样一来，抗蚀膜和在抗蚀膜上形成的金属膜被除去，只残留在p型覆盖层CAP2上以直接接触的方式形成的金属膜。由此，能够形成由与p型覆盖层CAP2直接接触的金属膜构成的栅极电极。这样一来，能够制造本实施方式6的高电子移动度晶体管(半导体装置)。
以上，基于其具体方式具体说明了本申请发明人的发明，但本发明并不限定于上述实施方式，在不脱离其主旨的范围内可以进行各种变更。
(变形例)
(1)在上述实施方式中，说明了使用硅(Si)作为半导体基板硅的例，但并不限定于此，也可以使用由碳化硅(SiC)、蓝宝石(Al2O3)、氮化镓(GaN)、金刚石(C)等构成的基板。
(2)在上述实施方式中，说明了使用由氮化铝(AlN)和氮化镓(GaN)构成的超晶格作为核生成层的例，但并不限定于此，也可以使用由氮化铝(AlN)、氮化铝镓(AlGaN)、氮化镓(GaN)等构成的单层膜。
(3)在上述实施方式中，说明了使用氮化镓(GaN)作为缓冲层的例，但并不限定于此，也可以使用由氮化铝镓(AlGaN)、氮化铟镓(InGaN)、氮化铝铟(AlInN)、AlGaInN代表的其他III族氮化物半导体。
(4)在上述实施方式中，说明了使用氮化镓(GaN)作为信道层的例，但并不限定于此，也可以使用由AlGaN、AlInN、AlGaInN、InGaN、氮化铟(InN)代表的其他III族氮化物半导体。
(5)在上述实施方式中，说明了使用氮化铝镓(AlGaN)、氮化铝铟(AlInN)作为隔离层的例，但并不限定于此，也可以使用带隙比电子供给层大的其他III族氮化物半导体。例如可以是GaN、AlGaInN、InGaN等。
(6)在上述实施方式中，说明了使用氮化铝铟(AlInN)、氮化铝镓(AlGaN)作为电子供给层的例，但并不限定于此，也可以使用带隙比信道层大的其他III族氮化物半导体。例如可以是AlN、GaN、AlGaInN、InGaN等。
(7)在上述实施方式中，电子供给层为未掺杂，但也可以添加例如硅(Si)等n型杂质。进一步，电子供给层也可以由未掺杂层和n型层的2层结构、未掺杂层和n型层和未掺杂层的3层结构等多层结构构成。
(8)在上述实施方式中，说明了由p型AlGaN、p型AlInN构成p型覆盖层的例，但并不限定于此，也可以使用由p型AlGaInN、p型InGaN、p型InN代表的其他III族氮化物半导体。此时，作为p型杂质使用了镁(Mg)，但也可以使用锌(Zn)、氢(H)等其他p型杂质。
(9)在上述实施方式中，在器件的最表层未设置保护膜，但也可以形成由氮化硅(Si3N4)、氧化铝(Al2O3)、氧化硅(SiO2)等构成的绝缘膜。
(10)在上述实施方式中，说明了由Ti/Al/Ni/Au构成源极电极及漏极电极的例，但并不限定于此，也可以使用由Ti/Al、Ti/Al/钼(Mo)/Au、Ti/Al/铌(Nb)/Au代表的其他材料。
(11)在上述实施方式中，说明了由Ni/Au构成栅极电极的例，但并不限定于此，也可以使用Ni/钯(Pd)/Au、Ni/铂(Pt)/Au、Ti/Au、Ti/Pd/Au、Ti/Pt/Au等其他材料。此时，可以使栅极电极与p型覆盖层的接触为肖特基接触(Schottky contact)，也可以使其为欧姆接触。
(12)在上述实施方式中，说明了通过氮(N)的离子注入来进行器件间的元件隔离的例，但并不限定于此，可以通过使用硼(B)等其他离子的离子注入来进行，也可以通过台面刻蚀来进行元件隔离。
以上，根据本技术思想，能够获得在维持着常关动作的情况下大幅度抑制栅漏电流的高电子移动度晶体管。因此，能够增加信道层内所能够蓄积的二维电子气的最大载流子浓度从而降低接通电阻。特别是，在使用氮化铝(AlN)作为隔离层时，电子移动度提高，进一步实现接通电阻的降低。另外，在使用铝组分比为0.82左右的氮化铝铟(AlInN)作为隔离层时，能够获得无内部应变的良好的晶体品质，由此，能够格外提升高电子移动度晶体管的长期可靠性。因此，根据应用本技术思想的高电子移动度晶体管，能够提供降低接通电阻的常关型器件。其结果是，能够提供一种高电子移动度晶体管，其对由移动电话基站、固定无线传送装置、数字地面广播电台、雷达装置、马达控制装置、高频发生装置、电源装置及逆变器照明所代表的电子设备的高性能化有较大贡献。
(附记1)
可如下总结几个实施方式。
一种半导体装置，包含场效应晶体管，其中，
上述场效应晶体管具有：
(a)由第1氮化物半导体层构成的信道层；
(b)在上述信道层上形成的、由第2氮化物半导体层构成的电子供给层；
(c)在上述电子供给层上形成的、由第3氮化物半导体层构成的隔离层；
(d)在上述电子供给层上形成的源极电极；
(e)与上述源极电极分离地在上述电子供给层上形成的漏极电极；
(f)在被上述源极电极和上述漏极电极夹着的上述隔离层上形成的p型覆盖层；以及
(g)在上述p型覆盖层上形成的栅极电极，
上述隔离层的带隙大于上述电子供给层的带隙。

Claims (20)

1.一种半导体装置，包含场效应晶体管，其中，
上述场效应晶体管具有：
(a)由第1氮化物半导体层构成的信道层；
(b)在上述信道层上形成的、由第2氮化物半导体层构成的隔离层；
(c)在上述隔离层上形成的、由第3氮化物半导体层构成的电子供给层；
(d)在上述电子供给层上形成的源极电极；
(e)与上述源极电极分离地在上述电子供给层上形成的漏极电极；
(f)在被上述源极电极和上述漏极电极夹着的上述电子供给层上形成的p型覆盖层；以及
(g)在上述p型覆盖层上形成的栅极电极，
上述隔离层的带隙大于上述电子供给层的带隙。
2.根据权利要求1所述的半导体装置，其中，
上述信道层由GaN形成，
上述隔离层由AlxGa1-xN形成，
上述电子供给层由AlyGa1-yN形成，
组分比x和组分比y满足y<x的关系。
3.根据权利要求1所述的半导体装置，其中，
上述信道层由GaN形成，
上述隔离层由AluIn1-uN形成，
上述电子供给层由AlvGa1-vN形成，
组分比u和组分比v满足2.8v+2.5<5.3u的关系。
4.根据权利要求1所述的半导体装置，其中，
上述信道层由GaN形成，
上述隔离层由AlaGa1-aN形成，
上述电子供给层由AlbIn1-bN形成，
组分比a和组分比b满足5.3b<2.8a+2.5的关系。
5.根据权利要求1所述的半导体装置，其中，
上述信道层由GaN形成，
上述隔离层由AldIn1-dN形成，
上述电子供给层由AleIn1-eN形成，
组分比d和组分比e满足e<d的关系。
6.根据权利要求1所述的半导体装置，其中，
上述p型覆盖层由p型AlzGa1-zN(0≤z≤1)形成。
7.根据权利要求1所述的半导体装置，其中，
上述p型覆盖层由p型AlcIn1-cN(0≤c≤1)形成。
8.根据权利要求1所述的半导体装置，其中，
上述隔离层的膜厚比上述电子供给层的膜厚小。
9.根据权利要求1所述的半导体装置，其中，
上述p型覆盖层与上述栅极电极的接触为肖特基接触。
10.根据权利要求1所述的半导体装置，其中，
上述p型覆盖层与上述栅极电极的接触为欧姆接触。
11.根据权利要求1所述的半导体装置，其中，
该半导体装置还具备：
在上述信道层的下层形成的缓冲层；
在上述缓冲层的下层形成的核生成层；以及
在上述核生成层的下层形成的半导体基板。
12.根据权利要求1所述的半导体装置，其中，
该装导体装置还具备：
在上述信道层的下层形成的缓冲层；和
在上述缓冲层的下层形成的半导体基板。
13.根据权利要求1所述的半导体装置，其中，
在上述隔离层的正面及背面产生极化电荷，
在上述电子供给层的正面及背面产生极化电荷。
14.根据权利要求13所述的半导体装置，其中，
在上述隔离层产生的极化电荷的极性是正面侧为负极性、且背面侧为正极性，
在上述电子供给层产生的极化电荷的极性是正面侧为负极性、且背面侧为正极性。
15.根据权利要求14所述的半导体装置，其中，
在上述隔离层产生的极化电荷的面密度比在上述电子供给层产生的极化电荷的面密度大。
16.根据权利要求1所述的半导体装置，其中，
上述场效应晶体管为常关型晶体管。
17.根据权利要求1所述的半导体装置，其中，
上述隔离层的与电子供给层的界面为(0001)III族面。
18.一种半导体装置的制造方法，具备以下工序：
(a)形成由第1氮化物半导体层构成的信道层的工序；
(b)在上述信道层上形成由第2氮化物半导体层构成的隔离层的工序；
(c)在上述隔离层上形成由第3氮化物半导体层构成的电子供给层的工序，其中，所述第3氮化物半导体层具有比上述第2氮化物半导体层的带隙小的带隙；
(d)在上述电子供给层上形成p型氮化物半导体层的工序；
(e)在上述(d)工序后，通过刻蚀除去上述p型氮化物半导体层的一部分，形成p型覆盖层的工序；
(f)在上述(e)工序后，在露出的上述电子供给层上，以夹着上述p型覆盖层的方式形成源极电极及漏极电极的工序；以及
(g)在上述(f)工序后，在上述p型覆盖层上形成栅极电极的工序。
19.根据权利要求18所述的半导体装置的制造方法，其中，
上述隔离层的膜厚比上述电子供给层的膜厚小。
20.根据权利要求18所述的半导体装置的制造方法，其中，
上述信道层、上述隔离层及上述电子供给层通过在〔0001〕晶轴方向层叠的III族面生长而形成。
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