KR20090011769A - 방열 캐패시터를 구비하는 반도체 패키지 - Google Patents

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Abstract

반도체 패키지를 제공한다. 상기 반도체 패키지는 제 1 도전막을 구비한다. 상기 제 1 도전막을 둘러싸되, 상기 제 1 도전막과 이격되어 제 2 도전막이 배치된다. 상기 제 1 도전막 및 상기 제 2 도전막 사이에 절연막이 개재된다. 상기 제 1 도전막과 전기적으로 접속되는 하나 또는 둘 이상의 제 1 단자들이 제공된다. 상기 제 2 도전막과 전기적으로 접속되는 하나 또는 둘 이상의 제 2 단자들이 제공된다.

Description

방열 캐패시터를 구비하는 반도체 패키지{Semiconductor package having heat radiation capacitor}
본 발명은 반도체 패키지에 관한 것으로, 구체적으로는 전원 및 접지 전압 안정화를 위한 캐패시터 및 열방출을 위한 방열판을 갖는 반도체 패키지에 관한 것이다.
반도체 메모리 장치가 고집적화 및 고속화됨에 따라 신호의 크기도 감소되어, 미소한 전압차에도 신호의 값이 변화되는 문제가 빈번히 발생되었다. 이에 반도체 메모리 장치의 안정적이고 신뢰성 있는 동작을 위해서는 안정화된 전원 및 접지 전압을 제공받는 것이 무엇보다도 중요하게 되었다. 즉, 노이즈가 제거된 전원의 공급이 중요하게 되었다.
이를 위해, 현재에는 반도체 메모리 장치가 실장되는 메인 기판 상에 전원 전압 단자 및 접지 전압 단자와 연결되어 있는 캐패시터 소자를 추가하고, 상기 캐패시터 소자를 통해 상기 전원 및 접지 전압을 안정화한 후, 안정화된 상기 전원 및 접지 전압을 반도체 메모리 장치에 제공하도록 하는 방법이 널리 사용되고 있다.
예를 들어, 반도체 메모리 장치가 메모리 모듈에 실장된다면, 상기 메모리 모듈은 전원 및 접지 경로상에 캐패시터 소자를 연결하고, 상기 캐패시터 소자를 통해 상기 전원 및 접지 전압을 안정화한 후, 안정화된 전원 및 접지 전압을 반도체 메모리 장치에 제공하도록 하였었다.
그러나, 이러한 종래의 방법은 캐패시터 소자들을 메인기판 상에 실장하는 등의 방법을 사용함으로써 캐패시터 소자를 추가하기 위해 캐패시터 소자를 위한 별도의 공간이 필요하여 고집적화 하는데 문제가 있다. 즉, 메인기판의 면적이 캐패시터 소자들의 개수 및 크기에 비례하여 증가되는 문제점이 있다. 또한 상기 캐패시터와 상기 반도체 메모리 장치의 연결을 위해 회로 배선이 복잡해지는 문제점이 있다.
한편, 현대에는 대용량의 반도체장치에 대한 수요가 증대되고 있는데, 대용량을 구현하기 위해서는 패키지를 상호 연결시켜 사용할 수밖에 없고, 좁은 공간에서 이를 실현시키기 위해서 패키지를 적층 형태로 로드시켜 멀티패키지 상태로 사용하고 있는 추세이다.
이러한 멀티패키지화 방법 중 하나로 하나의 패캐지에 멀티칩을 실장하여 메모리 용량을 증대시킨 방식의 멀티칩 반도체 패키지가 제안되었다. 이와 같은 방식은 한 개의 패키지에 여러개의 칩을 적층하여 소형/박형화가 가능하며, 다이와 다이 또는 다이와 시스템 사이의 정보전달처리속도가 증가하여 대형시스템 및 빠른 처리속도를 요하는 소형시스템에 효과적으로 사용할 수 있는 이점을 갖는다.
그러나, 이와 같은 멀티칩 패키지에서는 칩의 동작시 발생되는 열을 방출하 는 것이 용이하지 않아 문제가 된다.
따라서, 현대와 같이 반도체장치의 고집적화 및 고속화에 대한 요구가 증대되어감에 따라 반도체장치에 제공되는 전원을 안정화시키기 위한 캐패시터가 차지하는 공간을 최소화할 수 있고, 나아가 반도체칩에서 발생되는 열을 외부로 방출하기에 용이한 반도체 장치가 필요하게 되었다.
반도체장치에 공급되는 전원 및 접지 전압을 안정화시킬 수 있기에 적합한 커패시터를 구비하는 반도체 패키지를 제공한다.
또한, 반도체장치에서 발생하는 열을 방출하기에 적합한 반도체 패키지를 제공한다.
상술한 과제를 해결하기 위해 본 발명은 반도체 패키지를 제공한다. 본 발명의 일 실시예에서, 상기 반도체 패키지는 제 1 도전막을 포함한다. 상기 제 1 도전막을 둘러싸되, 상기 제 1 도전막과 이격되어 제 2 도전막이 배치될 수 있다. 상기 제 1 도전막 및 상기 제 2 도전막 사이에 절연막이 개재된다. 상기 제 1 도전막과 전기적으로 접속되는 하나 또는 둘 이상의 제 1 단자들이 제공된다. 상기 제 2 도전막과 전기적으로 접속되는 하나 또는 둘 이상의 제 2 단자들이 제공된다. 상기 제 1 도전막, 상기 제 1 도전막, 및 상기 절연막은 방열 캐패시터를 구성할 수 있다.
다른 몇몇 실시예들에서, 제 1 도전막은 제 1 도전판 및 하나 또는 둘 이상의 제 2 도전판들을 구비할 수 있다. 상기 제 1 도전판은 상기 제 2 도전판들과 접속될 수 있다. 상기 제 2 도전판들은 상기 제 1 도전판의 일면과 소정의 각도를 이루며 배치될 수 있다. 상기 제 2 도전판들은 서로 이격되어 배치될 수 있다.
또 다른 몇몇 실시예들에서, 상기 제 2 도전막과 상기 제 1 및 제 2 단자들 사이에 절연판이 개재될 수 있다. 이 때, 상기 제 2 도전막 및 상기 절연판을 관통하여 하나 또는 둘 이상의 제 1 콘택들이 배치될 수 있다. 상기 제 1 콘택들은 상기 제 1 도전막 및 상기 제 1 단자들과 접속할 수 있다. 상기 제 1 콘택들은 상기 제 2 도전막과 절연될 수 있다. 또한, 상기 절연판을 관통하여 하나 또는 둘 이상의 제 2 콘택들이 배치될 수 있다. 상기 제 2 콘택들은 상기 제 2 도전막 및 상기 제 2 단자들과 접속될 수 있다. 상기 제 2 콘택들은 상기 절연막도 관통하여 배치될 수 있다.
또 다른 몇몇 실시예들에서, 상기 제 1 및 제 2 단자들과 전기적으로 접속하는 하나 또는 둘 이상의 반도체칩들이 배치될 수 있다. 상기 반도체칩들은 서로 이격되어 배치될 수 있다. 상기 반도체칩들과 전기적으로 접속하는 인쇄회로기판이 배치될 수 있다. 상기 반도체칩들이 내부에 배치되는 하우징이 제공될 수 있다. 이 때, 상기 제 1 및 제 2 도전막은 상기 하우징의 외측에 배치될 수 있다. 특히 상기 제 1 및 제 2 도전막은 상기 하우징의 외부 상면에 배치될 수 있다.
또 다른 몇몇 실시예들에서, 상기 제 1 및 제 2 단자 중 하나는 공통전원 단자이고, 다른 하나는 공통접지 단자일 수 있다.
본 발명에 의하면 방열 캐패시터를 구비하는 반도체 패키지가 제공된다. 상기 방열 캐패시터는 전원을 안정화시키기 위한 기능을 수행함과 동시에 반도체장치에서 발생되는 열을 외부로 방출시키기는 기능도 수행할 수 있다. 또한 상기 방열 캐패시터가 차지하는 공간이 최소화되어 고집적화가 가능하게 된다. 나아가, 상기 방열 캐패시터는 넓은 표면적을 갖도록 제작되어 반도체장치에서 발생되는 열을 외부로 방출하기에 용이하다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 의한 반도체 패키지를 설명하기 위한 수직 단면도이다. 도 2는 본 발명의 실시예에 의한 반도체 패키지를 설명하기 위한 평면도이다. 도 3 내지 도 5는 본 발명의 실시예에 의한 반도체 패키지의 제조방법을 설명하기 위한 평면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 의한 반도체 패키지는 하우징(200)을 구비한다. 상기 하우징(200)의 외측에 제 1 도전막(120) 및 제 2 도전막(130)이 제공될 수 있다. 상기 제 2 도전막(130)은 상기 제 1 도전막(120)과 이격되어 배치되되, 상기 제 1 도전막(120)을 둘러싸도록 배치될 수 있다. 상기 제 1 도전막(120) 및 상기 제 2 도전막(130) 사이에 절연막(140)이 개재될 수 있다.
상기 제 1 도전막(120)은 상기 하우징(200)에 배치된 하나 또는 둘 이상의 제 1 단자들(210)과 전기적으로 접속될 수 있다. 또한 상기 제 2 도전막(130)은 상기 하우징(200)에 배치된 하나 또는 둘 이상의 제 2 단자들(220)과 전기적으로 접속될 수 있다. 상기 제 1 단자들(210)은 상기 하우징(200)의 상면에 배치될 수 있다.
상기 제 2 도전막(130) 및 상기 하우징(200) 사이에 절연판(150)이 개재될 수 있다. 이 때, 상기 제 2 도전막(130) 및 상기 절연판(150)을 관통하는 하나 또는 둘 이상의 제 1 콘택들(160)이 배치될 수 있다. 상기 제 1 콘택들(160)은 상기 제 1 도전막(120) 및 상기 제 1 단자들(210)과 접속할 수 있다. 상기 제 1 콘택들(160)은 상기 제 2 도전막(130)과 전기적으로 절연될 수 있다. 또한, 상기 절연판(150)을 관통하는 하나 또는 둘 이상의 제 2 콘택들(170)이 배치될 수 있다. 상기 제 2 콘택들(170)은 상기 제 2 도전막(130) 및 상기 제 2 단자들(220)과 접속될 수 있다. 상기 제 2 콘택들(170)은 상기 제 1 콘택들(160)과 전기적으로 절연될 수 있다.
상기 하우징(200)의 내부에 하나 또는 둘 이상의 반도체칩들(230)이 배치될 수 있다. 도 1에는 상기 반도체칩들(230)이 4개인 것을 예로 들어 도시하였으나, 상기 반도체칩들(230)은 한개만 배치될 수도 있고, 그 이상의 다수개가 배치될 수도 있다. 상기 반도체칩들(230)은 수직으로 적층된 구조로 배치될 수 있으며, 서로 이격되어 배치될 수 있다. 상기 반도체칩들(230)의 하부에 상기 반도체칩들(230)과 이격되어 인쇄회로기판(250)이 배치될 수 있다. 상기 인쇄회로기판(250)은 상기 하우징(200)의 하부면을 구성할 수 있다.
한편, 상기 제 1 도전막(120)은 제 1 도전판(110) 및 하나 또는 둘 이상의 제 2 도전판(115)을 구비할 수 있다. 상기 제 1 도전판(110)은 상기 하우징(200)의 상면에 이격되어 배치되되, 상기 하우징(200)의 상면과 평행하게 배치될 수 있다. 상기 제 1 도전막(120)은 상기 제 2 도전판들(115)과 소정의 각도를 이루며 접속될 수 있다.
예를 들어, 상기 제 2 도전판들(115)은 상기 제 1 도전판(110)과 90도의 각도를 이루도록 배치될 수 있다. 즉, 상기 제 2 도전판들(115)은 상기 제 1 도전판(110)에 대해 수직하게 배치될 수 있다.
이 때, 상기 제 2 도전막(130)은 상기 제 1 도전판(110) 및 상기 제 2 도전판들(115)과 소정의 간격을 유지하며 이격되어 배치되되, 상기 제 1 도전판(110) 및 상기 제 2 도전판들(115)을 둘러싸도록 배치될 수 있다. 즉, 상기 제 2 도전막(130)은 다수개의 골을 갖는 형상으로 제작될 수 있다.
이 때, 상기 제 1 도전막(120), 상기 제 2 도전막(130) 및 상기 절연막(140)은 방열 캐패시터(100)을 구성할 수 있다. 즉, 상기 방열 캐패시터(100)는 그 외측은 상기 제 2 도전막(130)으로 둘러싸여 있고, 그 내부에 상기 제 1 도전막(120) 및 상기 절연막(140)이 배치되어 있는 구조를 가질 수 있다. 상기 방열 캐패시터(100)는 다수개의 골을 갖는 형상으로 제작되어 넓은 표면적을 가질 수 있다.
상기 반도체칩들(230)의 각각에 하나 또는 둘 이상의 제 1 패드들(240) 및 하나 또는 둘 이상의 제 2 패드들(245)이 배치될 수 있다. 상기 제 1 패드들(240) 및 상기 제 2 패드들(245)은 전도성물질일 수 있다. 또한 상기 제 1 패드들 및 제 2 패드들(240,245)는 열전도율이 좋은 물질일 수 있다.
상기 제 1 패드들(240)의 일부는 상기 반도체칩들(230) 각각의 상면에 배치될 수 있다. 또한 상기 제 1 패드들(240)의 다른 일부는 상기 반도체칩들(230) 각각의 상면에 배치된 상기 제 1 패드들(240)의 일부의 위치에 대응하여 상기 반도체칩들(230) 각각의 하면에 배치될 수 있다. 상기 반도체칩들(230) 각각의 상면에 배치된 상기 제 1 패드들(240)의 일부와 상기 반도체칩들(230) 각각의 하면에 배치된 상기 제 1 패드들(240)의 다른 일부 사이에 하나 또는 둘 이상의 제 1 플러그들(232)이 개재될 수 있다. 상기 제 1 플러그들(232)은 상기 반도체칩들(230) 각각의 상면에 배치된 상기 제 1 패드들(240)의 일부와 상기 반도체칩들(230) 각각의 하면에 배치된 상기 제 1 패드들(240)의 다른 일부를 전기적으로 접속시켜줄 수 있다.
상기 제 2 패드들(245)의 일부는 상기 반도체칩들(230) 각각의 상면에 배치될 수 있다. 또한 상기 제 2 패드들(245)의 다른 일부는 상기 반도체칩들(230) 각각의 상면에 배치된 상기 제 2 패드들(245)의 일부의 위치에 대응하여 상기 반도체칩들(230) 각각의 하면에 배치될 수 있다. 상기 제 2 패드들(245)은 상기 제 1 패드들(240)과 이격되어 배치될 수 있다. 상기 반도체칩들(230) 각각의 상면에 배치된 상기 제 2 패드들(245)의 일부와 상기 반도체칩들(230) 각각의 하면에 배치된 상기 제 2 패드들(245)의 다른 일부 사이에 하나 또는 둘 이상의 제 2 플러그들(234)이 개재될 수 있다. 상기 제 2 플러그들(234)은 상기 반도체칩들(230) 각각의 상면에 배치된 상기 제 2 패드들(245)의 일부와 상기 반도체칩들(230) 각각의 하면에 배치된 상기 제 2 패드들(245)의 다른 일부를 전기적으로 접속시켜줄 수 있다.
상기 인쇄회로기판(250)에 하나 또는 둘 이상의 제 3 및 패드들(252) 및 하나 또는 둘 이상의 제 4 패드들(254)이 배치될 수 있다.
상기 제 3 패드들(252)의 일부는 상기 인쇄회로기판(250)의 상면에 배치될 수 있다. 또한 상기 제 3 패드들(252)의 다른 일부는 상기 인쇄회로기판(250)의 상면에 배치된 상기 제 3 패드들(252)의 일부의 위치에 대응하여 상기 인쇄회로기판(250)의 하면에 배치될 수 있다. 상기 인쇄회로기판(250)의 상면에 배치된 상기 제 3 패드들(252)의 일부와 상기 인쇄회로기판(250)의 하면에 배치된 상기 제 3 패드들(252)의 다른 일부 사이에 하나 또는 둘 이상의 제 3 플러그들(256)이 개재될 수 있다. 상기 제 3 플러그들(256)은 상기 인쇄회로기판(250)의 상면에 배치된 상기 제 3 패드들(252)의 일부와 상기 인쇄회로기판(250)의 하면에 배치된 상기 제 3 패드들(252)의 다른 일부를 전기적으로 접속시켜줄 수 있다.
상기 제 4 패드들(254)의 일부는 상기 인쇄회로기판(250)의 상면에 배치될 수 있다. 또한 상기 제 4 패드들(254)의 다른 일부는 상기 인쇄회로기판(250)의 상면에 배치된 상기 제 4 패드들(254)의 일부의 위치에 대응하여 상기 인쇄회로기판(250)의 하면에 배치될 수 있다. 상기 제 4 패드들(254)은 상기 제 3 패드들(252)과 이격되어 배치될 수 있다. 상기 인쇄회로기판(250)의 상면에 배치된 상기 제 4 패드들(254)의 일부와 상기 인쇄회로기판(250)의 하면에 배치된 상기 제 4 패드들(254)의 다른 일부 사이에 하나 또는 둘 이상의 제 4 플러그들(258)이 개재 될 수 있다. 상기 제 4 플러그들(254)은 상기 인쇄회로기판(250)의 상면에 배치된 상기 제 4 패드들(254)의 일부와 상기 인쇄회로기판(250)의 하면에 배치된 상기 제 4 패드들(254)의 다른 일부를 전기적으로 접속시켜줄 수 있다.
상기 서로 다른 반도체칩들(230)의 각각에 배치된 상기 제 1 패드들(240)은 하나 또는 둘 이상의 제 1 솔더볼들(260)에 의해 서로 전기적으로 접속될 수 있다. 예를 들어, 상기 반도체칩들(230) 중 하나(230a)의 상면에 배치된 상기 제 1 패드들(240)은 상기 반도체칩들(230) 중 하나(230a)의 상부에 배치된 다른 하나(230b)의 하면에 배치된 상기 제 1 패드들(240)과 상기 제 1 솔더볼들(260)에 의해 전기적으로 접속될 수 있다.
또한, 상기 서로 다른 반도체칩들(230)의 각각에 배치된 상기 제 2 패드들(245)은 하나 또는 둘 이상의 제 2 솔더볼들(265)에 의해 서로 전기적으로 접속될 수 있다. 예를 들어, 상기 반도체칩들(230) 중 하나(230a)의 상면에 배치된 상기 제 2 패드들(245)은 상기 반도체칩들(230) 중 하나(230a)의 상부에 배치된 다른 하나(230b)의 하면에 배치된 상기 제 2 패드들(245)과 상기 제 2 솔더볼들(265)에 의해 전기적으로 접속될 수 있다.
상기 제 1 솔더볼들(260)은 상기 제 1 단자들(210)과 상기 반도체칩들(230) 중 가장 상부에 배치된 반도체칩(230c)의 상면에 배치된 상기 제 1 패드들(240) 사이에도 개재되어 상기 제 1 단자들(210)과 상기 제 1 패드들(240)을 서로 전기적으로 접속시켜주는 기능을 수행할 수 있다.
또한, 상기 제 2 솔더볼들(265)은 상기 제 2 단자들(220)과 상기 반도체칩 들(230) 중 가장 상부에 배치된 반도체칩(230c)의 상면에 배치된 상기 제 2 패드들(245) 사이에도 개재되어 상기 제 2 단자들(220)과 상기 제 2 패드들(245)을 서로 전기적으로 접속시켜주는 기능을 수행할 수 있다.
상기 제 1 솔더볼들(260)은 상기 반도체칩들(230) 중 가장 하부에 배치된 반도체칩(230d)의 하면에 배치된 상기 제 1 패드들(240)과 상기 인쇄회로기판(250)의 상면에 배치된 상기 제 3 패드들(252) 사이에도 개재되어 서로 전기적으로 접속시켜주는 기능을 수행할 수 있다.
또한, 상기 제 2 솔더볼들(265)은 상기 반도체칩들(230) 중 가장 하부에 배치된 반도체칩(230d)의 하면에 배치된 상기 제 2 패드들(245)과 상기 인쇄회로기판(250)의 상면에 배치된 상기 제 4 패드들(254) 사이에도 개재되어 서로 전기적으로 접속시켜주는 기능을 수행할 수 있다.
상술한 바와 같은 구조에 의해, 상기 제 1 단자들(210), 상기 제 1 플러그들(232), 상기 제 1 패드들(240), 상기 제 3 패드들(252), 상기 제 3 플러그들(256), 및 상기 제 1 솔더볼들(260)은 서로 전기적으로 접속되어 제 1 노드를 구성할 수 있다.
또한, 상기 제 2 단자들(220), 상기 제 2 플러그들(232), 상기 제 2 패드들(245), 상기 제 4 패드들(254), 상기 제 4 플러그들(258), 및 상기 제 2 솔더볼들(265)은 서로 전기적으로 접속되어 제 2 노드를 구성할 수 있다.
상기 제 1 노드 및 상기 제 2 노드 중 어느 하나는 상기 반도체칩들(230)에 제공되는 전원 전압과 연결될 수 있고, 다른 하나는 상기 반도체칩들(230)에 제공 되는 접지 전압과 연결될 수 있다.
이 때, 상기 제 1 도전막(120)은 상기 제 1 노드와 상기 제 1 콘택들(160)을 통하여 전기적으로 접속할 수 있으며, 상기 제 2 도전막(130)은 상기 제 2 노드와 상기 제 2 콘택들(170)을 통하여 전기적으로 접속할 수 있다. 따라서, 상기 방열 캐패시터(100)는 상기 반도체칩들(230)에 제공되는 전원 전압 및 접지 전압과 연결되어 안정화된 전원 전압 및 접지 전압을 상기 반도체칩들(230)에 제공하는 기능을 수행할 수 있다. 제 1 도전막 및 상기 제 2 도전막의 면적, 상기 제 1 도전막(120) 및 상기 제 2 도전막(130) 사이에 개재된 상기 절연막(140)의 두께, 및 상기 절연막(140)의 유전율을 조정하여 상기 방열 캐패시터(100)의 캐패시턴스를 조절할 수 있다.
또한 상술한 바와 같이, 상기 방열 캐패시터(100)의 외측을 상기 제 2 도전막(130)이 둘러싸고 있고, 상기 제 2 도전막(130)은 다수개의 골을 형성하고 있는 형상으로 제작될 수 있다. 즉, 상기 방열 캐패시터(100)가 넓은 표면적을 갖도록 제작될 수 있다. 따라서, 상기 방열 캐패시터(100)는 상기 반도체칩들에서 발생되는 열을 용이하게 외부로 방출시키는 기능도 수행할 수 있다. 특히, 상기 제 1 및 제 2 도전막(120,130), 상기 제 1 및 제 2 콘택들(160,170), 상기 제 1 및 제 2 패드들(240,245), 상기 제 1 및 제 2 플러그들(232,234), 및 상기 제 1 및 제 2 솔더볼들(260,265)을 열전도율이 좋은 물질로 제작함으로써 열방출 능력을 더욱 향상시킬 수도 있다.
이하에서는 도 3 내지 도 5를 참고하여, 본 발명에 의한 반도체 패키지의 제 조방법에 대하여 설명하기로 한다.
도 3을 참조하면, 상기 제 1 단자들(210) 및 상기 제 2 단자들(220)을 구비하는 하우징(200)을 준비한다. 상기 반도체칩들(230)을 상기 인쇄회로기판(250) 상에 적층하고 전기적으로 접속시키기 위하여 상기 제 1 내지 제 4 패드들(240,245,252,254), 상기 제 1 내지 제 4 플러그들(232,234,256,258), 및 상기 제 1 및 제 2 솔더볼들(260,265)을 형성하는 것은 공지의 방법을 이용하여 할 수 있다.
도 4를 참조하면, 상기 하우징(200)의 상면에 상기 절연판(150)을 형성한다. 상기 절연판(150)은 상기 하우징(200)에 소정의 절연물질을 증착하여 형성할 수 있다. 또는 상기 절연판(150)은 소정의 다른 공정에 의해 미리 제조한 후, 상기 하우징(200)의 상면에 접착물질을 이용하여 부착할 수도 있다.
도 5를 참조하면, 상기 절연판(150)에 하나 또는 둘 이상의 제 1 홈들(152) 및 하나 또는 둘 이상의 제 2 홈들(154)을 형성할 수 있다. 상기 제 1 홈들(152)에 의하여 상기 제 1 단자들(210)의 상면이 노출될 수 있다. 또한 상기 제 2 홈들(154)에 의하여 상기 제 2 단자들(220)의 상면이 노출될 수 있다.
상기 제 1 및 제 2 홈들(152,154)이 형성된 상기 절연판(150) 상에 소정의 공정에 의하여 미리 제작된 상기 방열 캐패시터(100)를 부착할 수 있다. 상기 방열 캐패시터(100)의 상기 제 1 도전막(120)에 접속된 상기 제 1 콘택들(160)은 상기 제 1 홈들(152)에 배치되도록 하고, 상기 방열 캐패시터(100)의 상기 제 2 도전막(130)에 접속된 상기 제 2 콘택들(170)은 상기 제 2홈들(154)에 배치되도록 상기 방열 캐패시터(100)를 상기 절연판(150)에 부착할 수 있다.
상기 방열 캐패시터(100)를 제조하는 것은 소정의 공정에 의해 제 1 도전막(120)을 형성하는 것을 포함할 수 있다. 상기 제 1 도전막(120)의 표면을 따라 균일한 두께로 상기 절연막(140)을 형성할 수 있다. 상기 절연막(140)의 표면을 따라 제 2 도전막(130)을 형성할 수 있다. 이어서 공지의 방법에 의해, 상기 제 1 콘택들(160) 및 상기 제 2 콘택들(170)을 형성할 수 있다.
도 1은 본 발명의 실시예에 의한 반도체 패키지를 설명하기 위한 수직 단면도이다.
도 2는 본 발명의 실시예에 의한 반도체 패키지를 설명하기 위한 평면도이다.
도 3 내지 도 5는 본 발명의 실시예에 의한 반도체 패키지의 제조방법을 설명하기 위한 평면도들이다.

Claims (8)

  1. 제 1 도전막;
    상기 제 1 도전막을 둘러싸되, 상기 제 1 도전막과 이격되어 배치되는 제 2 도전막;
    상기 제 1 도전막 및 상기 제 2 도전막 사이에 개재되는 절연막;
    상기 제 1 도전막과 전기적으로 접속되는 하나 또는 둘 이상의 제 1 단자들; 및
    상기 제 2 도전막과 전기적으로 접속되는 하나 또는 둘 이상의 제 2 단자들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 제 1 도전막은
    제 1 도전판; 및
    상기 제 1 도전판의 일면과 소정의 각도를 이루며 접속되되, 서로 이격되어 배치되는 하나 또는 둘 이상의 제 2 도전판들을 포함하는 반도체 패키지.
  3. 제 1 항에 있어서,
    상기 제 2 도전막과 상기 제 1 및 제 2 단자들 사이에 개재되는 절연판을 더 포함하는 반도체 패키지.
  4. 제 3 항에 있어서,
    상기 제 2 도전막 및 상기 절연판을 관통하며 상기 제 1 도전막 및 상기 제 1 단자들과 접속하되, 상기 제 2 도전막과 절연되는 하나 또는 둘 이상의 제 1 콘택들; 및
    상기 절연판을 관통하며 상기 제 2 도전막 및 상기 제 2 단자들과 접속되는 하나 또는 둘 이상의 제 2 콘택들을 더 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 제 1 및 제 2 단자들과 전기적으로 접속하며 서로 이격되어 배치되는 하나 또는 둘 이상의 반도체칩들;
    상기 반도체칩들과 전기적으로 접속하는 인쇄회로기판; 및
    상기 반도체칩들이 내부에 배치되어 있는 하우징을 더 포함하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 도전막들은 상기 하우징의 외측에 배치되는 것을 특징으로 하는 반도체 패키지.
  7. 제 6 항에 있어서,,
    상기 제 1 및 제 2 도전막들은 상기 하우징의 상면 상에 배치되는 것을 특징으로 하는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 단자 중 하나는 공통전원 단자이고, 다른 하나는 공통접지 단자인 것을 특징으로 하는 반도체 패키지.
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