JP2007013092A5

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Publication number: JP2007013092A5
Application number: JP2006014199A
Authority: JP
Filing date: 2006-01-23
Publication date: 2008-01-17
Anticipated expiration: 2026-01-23

Claims

支持基板上に第１の開口部を有する第１のソルダーレジスト層を形成する第１の工程と、
前記第１の開口部に露出された部分の前記支持基板上に、第１の電極を形成する第２の工程と、
前記第１の電極上及び前記第１のソルダーレジスト層上に絶縁層を形成し、当該絶縁層に前記第１の電極に接続される配線部を形成する第３の工程と、
前記配線部に第２の開口部を有する第２のソルダーレジスト層を形成する第４の工程と、
前記支持基板を除去する第５の工程と、を有することを特徴とする配線基板の製造方法。
前記支持基板は導電性材料よりなり、前記第１の電極は、前記支持基板を導電経路とする電解メッキ法により形成されることを特徴とする請求項１記載の配線基板の製造方法。
前記第２の工程は、前記第１の開口部から露出された部分の前記支持基板をエッチングして凹部を形成する工程を含み、前記第１の電極を前記凹部に形成することを特徴とする請求項１または２記載の配線基板の製造方法。
前記第２の工程は、前記第１の開口部に電極高さ調整層を形成する工程を含み、前記第１の電極は前記電極高さ調整層上に形成されることを特徴とする請求項１または２記載の配線基板の製造方法。
前記第５の工程では前記支持基板と共に前記電極高さ調整層が除去されることを特徴とする請求項４記載の配線基板の製造方法。
前記支持基板および前記高さ調整層はＣｕまたはＣｕ合金よりなることを特徴とする請求項４または５記載の配線基板の製造方法。
前記電極高さ調整層の厚さが前記第１のソルダーレジスト層の厚さ以上であることを特徴とする請求項４乃至６のうち、いずれか１項記載の配線基板の製造方法。
前記第１の電極の面積が前記第１の開口部の面積より大きいことを特徴とする請求項７記載の配線基板の製造方法。
前記第２の開口部に露出された部分の前記配線部上に、第２の電極を形成する工程を設けたことを特徴とする請求項１ないし８のうち、いずれか一項記載の配線基板の製造方法。
前記絶縁層と、前記配線部とが多層に積層された多層配線構造を形成する工程を設けたことを特徴とする請求項１ないし９のうち、いずれか一項記載の配線基板の製造方法。
前記第１の工程の後に、前記第１の開口部から露出する前記支持基板をエッチングして凹部を形成する工程と、該凹部に外部接続端子を形成する工程をさらに有することを特徴とする請求項１記載の配線基板の製造方法。
前記第１の工程の後に、前記第１の開口部から露出する前記支持基板をエッチングして凹部を形成する工程と、該凹部に半導体チップ接続端子を形成する工程をさらに有することを特徴とする請求項１記載の配線基板の製造方法。
前記支持基板を２枚準備し、２枚の前記支持基板を貼り合わせ、貼り合わされた面とは反対側に位置する前記２枚の支持基板のそれぞれの面に、前記第１の工程、前記第２の工程、前記第３の工程、前記第４の工程、及び前記第５の工程の処理を行うことを特徴とする請求項１乃至１２のうち、いずれか１項記載の配線基板の製造方法。
請求項１乃至１３のうち、いずれか１項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
前記第４の工程の後に、前記第２の電極を介して、前記配線部と電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。
請求項１乃至１３のうち、いずれか１項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
前記第５の工程の後に、前記第１の電極を介して前記配線部に電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。
請求項１乃至１３のうち、いずれか１項記載の配線基板の製造方法を用いた半導体装置の製造方法であって、
前記第５の工程の後に、前記第２の電極を介して前記配線部に電気的に接続されるように半導体チップを実装する実装工程をさらに有することを特徴とする半導体装置の製造方法。
絶縁層と、
前記絶縁層の一方の面に設けられ、第１の開口部を有する第１のソルダーレジスト層と、
前記第１の開口部内に設けられた第１の電極と、
前記絶縁層内に設けられたビアプラグと、前記絶縁層の他方の面に設けられたパターン配線とを有し、前記ビアプラグにより前記第１の電極と接続された配線部と、
前記配線部を被覆するように、前記絶縁層の他方の面に設けられ、前記配線部の一部を露出する第２の開口部を有する第２のソルダーレジスト層と、
前記第２の開口部に露出された部分の前記配線部に形成された第２の電極と、を備えたことを特徴とする配線基板。
前記第１の電極の厚さと前記第１のソルダーレジスト層の厚さとが、略同一であることを特徴とする請求項１７記載の配線基板。
前記第１の電極が、前記第１のソルダーレジスト層より突出して設けられていることを特徴とする請求項１７記載の配線基板。
前記第１の電極が、前記第１のソルダーレジスト層の外側の面より、凹んで設けられていることを特徴とする請求項１７記載の配線基板。
前記絶縁層と、前記配線部とが多層に積層された多層配線構造を有することを特徴とする請求項１７記載の配線基板。
請求項１７乃至２１のうち、いずれか１項記載の配線基板と、前記配線基板に実装される半導体チップと、を備えた半導体装置であって、
前記半導体チップを前記第１の電極と電気的に接続したことを特徴とする半導体装置。
請求項１７乃至２１のうち、いずれか１項記載の配線基板と、前記配線基板に実装される半導体チップと、を備えた半導体装置であって、
前記半導体チップを前記第２の電極と電気的に接続したことを特徴とする半導体装置。