JP5462777B2 - 多層配線基板の製造方法 - Google Patents

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Description

本発明は、同じ樹脂絶縁材料を主体とした複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化した積層構造体を有する一方で、両面にビルドアップ層を順次形成していくいわゆるコア基板を製品として有しない多層配線基板の製造方法に関するものである。
コンピュータのマイクロプロセッサ等として使用される半導体集積回路素子（ＩＣチップ）は、近年ますます高速化、高機能化しており、これに付随して端子数が増え、端子間ピッチも狭くなる傾向にある。一般的にＩＣチップの底面には多数の端子が密集してアレイ状に配置されており、このような端子群はマザーボード側の端子群に対してフリップチップの形態で接続される。ただし、ＩＣチップ側の端子群とマザーボード側の端子群とでは端子間ピッチに大きな差があることから、ＩＣチップをマザーボード上に直接的に接続することは困難である。そのため、通常はＩＣチップをＩＣチップ搭載用配線基板上に搭載してなる半導体パッケージを作製し、その半導体パッケージをマザーボード上に搭載するという手法が採用される。
この種のパッケージを構成するＩＣチップ搭載用配線基板としては、コア基板の表面及び裏面にビルドアップ層を形成した多層配線基板が実用化されている。この多層配線基板においては、コア基板として、例えば、補強繊維に樹脂を含浸させた樹脂基板（ガラスエポキシ基板など）が用いられている。そして、そのコア基板の剛性を利用して、コア基板の表面及び裏面に樹脂絶縁層と導体層とを交互に積層することにより、ビルドアップ層が形成されている。つまり、この多層配線基板において、コア基板は、補強の役割を果たしており、ビルドアップ層と比べて非常に厚く形成されている。また、コア基板には、表面及び裏面に形成されたビルドアップ層間の導通を図るための配線（具体的には、スルーホール導体など）が貫通形成されている。
ところで近年では、半導体集積回路素子の高速化に伴い、使用される信号周波数が高周波帯域となってきている。この場合、コア基板を貫通する配線が大きなインダクタンスとして寄与し、高周波信号の伝送ロスや回路誤動作の発生につながり、高速化の妨げとなってしまう。この問題を解決するために、多層配線基板を、コア基板を有さない基板とすることが提案されている。この多層配線基板は、比較的に厚いコア基板を省略することにより全体の配線長を短くしたものであるため、高周波信号の伝送ロスが低減され、半導体集積回路素子を高速で動作させることが可能となる。
この多層配線基板の製造方法では、支持基板（基材）の上面に金属箔を配置し、その金属箔の上に複数の導体層及び複数の樹脂絶縁層を交互に積層してなるビルドアップ層を形成する。その後、支持基板から金属箔を分離して、金属箔上にビルドアップ層が形成された構造体を得る。そして、金属箔をエッチングにより除去して、ビルドアップ層の最外層の表面（樹脂絶縁層の表面や複数の接続端子の表面）を露出させることで多層配線基板を製造している。さらに、この多層配線基板において、ビルドアップ層の最外層にソルダーレジストを形成した配線基板も実用化されている。なお、ソルダーレジストには、接続端子の表面を露出させる開口部が形成されている。ソルダーレジストは、光硬化性を付与した樹脂絶縁材料の硬化物を主体としており、支持基板から構造体を分離した後にビルドアップ層の最外層に形成されている。この場合、ソルダーレジストの形成時には、支持基板が除去された状態（コアレス状態）でありビルドアップ層のみの構造体となるために、十分な強度を確保することができない。このため、ソルダーレジストを均一な厚さで形成することが困難となり、製品歩留まりが低下してしまうことがある。
この対策として、支持基板上にソルダーレジストを形成し、そのソルダーレジスト上にビルドアップ層を形成する製造方法が考えられる。このような製造方法は、特許文献１や特許文献２等に開示されている。
特開２００７−１３０９２号公報 特許第３５９１５２４号公報
ところで、特許文献１の多層配線基板では、ソルダーレジストに設けられた開口部に対応する位置であって最外層の絶縁樹脂層とソルダーレジストとの界面に外部接続端子（電極）が形成されており、その外部接続端子があるソルダーレジストの表面には配線パターンは形成されていない。このため、多層配線基板の高集積化が困難となる。一方、特許文献２の多層配線基板において、ソルダーレジストの表面には外部接続端子に加えて配線パターンが形成されているため、配線基板の高集積化が可能となる。しかしながら、特許文献２の製造方法では、ソルダーレジストにおいて開口部内に形成されている突起を金属箔とともにエッチング除去することにより、外部接続端子（電極パターン）を開口部から露出させている。この場合、開口部の突起は中央側ほど効率よくエッチング除去されるため、外部接続端子の表面を平坦に形成することが困難となる。この接続端子の表面形状を整えるためには、レーザー加工等の工程が別途必要となってしまう。また、多層配線基板の高集積化を図る場合には、外部接続端子（電極）と配線パターンとが接近するため、それら電極や配線を構成する銅のマイグレーションの発生も懸念される。
本発明は上記の課題に鑑みてなされたものであり、その目的は、基材除去後における製造工程数を低減することでき、かつ信頼性の高い多層配線基板の製造方法を提供することにある。
そして上記課題を解決するための手段（手段１）としては、第１主面及び第２主面を有し、同じ樹脂絶縁材料を主体とする複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化した積層構造体を有し、前記積層構造体の前記第１主面側及び前記第２主面側の少なくとも一方にはソルダーレジストが配設されるとともに、そのソルダーレジストには外部接続端子を露出させる開口部が形成され、前記複数の導体層は、前記複数の樹脂絶縁層に形成され、前記第１主面側または前記第２主面側に向うに従って拡径したビア導体により接続されている多層配線基板の製造方法であって、銅箔を剥離可能な状態で積層配置してなる基材を準備するとともに、感光性の樹脂絶縁材料からなる前記ソルダーレジストを前記銅箔上に形成するソルダーレジスト形成工程と、露光及び現像を行い、前記ソルダーレジストに複数の開口部を形成する開口部形成工程と、前記ソルダーレジストの開口部内に銅からなる金属導体部を形成する導体部形成工程と、前記金属導体部の表面及び前記ソルダーレジストの全面に銅よりもエッチングレートが低い１種以上の金属からなる異種金属層を物理的成膜法によって形成する異種金属層形成工程と、前記異種金属層形成工程後、電解銅めっきを行い、前記異種金属層上において、前記複数の開口部に対応した位置にその開口部よりも直径が大きい外部接続端子を形成するとともに、前記外部接続端子がある位置とは別の位置に配線パターンを形成する端子及び配線形成工程と、前記外部接続端子及び前記配線パターンが形成された前記ソルダーレジスト上に、複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化することにより前記積層構造体を形成するビルドアップ工程と、前記ビルドアップ工程後、前記基材を除去して前記銅箔を露出させる基材除去工程と、露出した前記銅箔及び前記金属導体部をエッチング除去することによって、前記複数の外部接続端子の表面を前記開口部から露出させる端子露出工程とを含むことを特徴とする多層配線基板の製造方法がある。
従って、手段１に記載の発明によると、同じ樹脂絶縁材料を主体とする複数の樹脂絶縁層及び複数の導体層が交互に積層され、コアを含まないコアレス配線基板として多層配線基板が形成されている。この多層配線基板の製造方法において、基材除去工程の前にソルダーレジストが形成されるので、基材除去後における製造工程数を削減することができる。また、基材上にソルダーレジストが形成されるので、基材除去後にソルダーレジストを形成する場合と比較して、均一な厚さで平坦にソルダーレジストを多層配線基板に形成することができる。さらに、異種金属層形成工程では、ソルダーレジストの全面に物理的成膜法によって異種金属層が形成されるので、ソルダーレジストと異種金属層との密着強度を十分に確保することができる。そして、端子及び配線形成工程では、その異種金属層をシード層として電解銅めっきを行うことにより、ソルダーレジスト上に外部接続端子や配線パターンが形成される。また、異種金属層は銅よりもエッチングレートが低い金属からなる。このため、端子露出工程では、異種金属層がエッチングストップ層として機能し、開口部内の金属導体部を確実に除去することができる。この結果、従来技術のようにレーザー加工等の加工を行わなくても、外部接続端子の表面を平坦に形成することができる。さらに、ソルダーレジストと最外層の樹脂絶縁層との界面に形成される外部接続端子及び配線パターンは、絶縁性に優れた樹脂絶縁層側に埋設され、それらの表面には異種金属層が存在する。この異種金属層として銅よりもマイグレーションを起こしにくい金属を用いる場合、外部接続端子と配線パターンとの間で銅のマイグレーションを防止することができ、多層配線基板の高集積化を図ることができる。
また、上記課題を解決するための別の手段（手段２）としては、第１主面及び第２主面を有し、同じ樹脂絶縁材料を主体とする複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化した積層構造体を有し、前記積層構造体の前記第１主面側及び前記第２主面側の少なくとも一方にはソルダーレジストが配設されるとともに、そのソルダーレジストには外部接続端子を露出させる開口部が形成され、前記複数の導体層は、前記複数の樹脂絶縁層に形成され、前記第１主面側または前記第２主面側に向うに従って拡径したビア導体により接続されている多層配線基板の製造方法であって、銅箔を剥離可能な状態で積層配置してなる基材を準備するとともに、感光性の樹脂絶縁材料からなる前記ソルダーレジストを前記銅箔上に形成するソルダーレジスト形成工程と、露光及び現像を行い、前記ソルダーレジストに複数の開口部を形成する開口部形成工程と、前記開口部の内面を含む前記ソルダーレジストの全面に銅よりもエッチングレートが低い１種以上の金属からなる異種金属層を物理的成膜法によって形成する異種金属層形成工程と、前記異種金属層形成工程後、電解銅めっきを行い、前記ソルダーレジストの開口部内及びその上端部を覆うように設けられた前記外部接続端子を形成するとともに、前記ソルダーレジストの表面において前記外部接続端子がある位置とは別の位置に配線パターンを形成する端子及び配線形成工程と、前記外部接続端子及び前記配線パターンが形成された前記ソルダーレジスト上に、複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化することにより前記積層構造体を形成するビルドアップ工程と、前記ビルドアップ工程後、前記基材を除去して前記銅箔を露出させる基材除去工程と、露出した前記銅箔をエッチング除去することによって、前記複数の外部接続端子の表面を前記開口部から露出させる端子露出工程とを含むことを特徴とする多層配線基板の製造方法がある。
従って、手段２に記載の発明によると、同じ樹脂絶縁材料を主体とする複数の樹脂絶縁層及び複数の導体層が交互に積層され、コアを含まないコアレス配線基板として多層配線基板が形成されている。この多層配線基板の製造方法において、基材除去工程の前にソルダーレジストが形成されるので、基材除去後における製造工程を削減することができる。また、基材上にソルダーレジストが形成されるので、基材除去後にソルダーレジストを形成する場合と比較して、均一な厚さで平坦にソルダーレジストを形成することができる。さらに、ソルダーレジストに開口部が形成された後、その開口部の内面を含むソルダーレジストの全面に物理的成膜法によって異種金属層が形成されるので、ソルダーレジストと異種金属層との密着強度を十分に確保することができる。そして、端子及び配線形成工程では、異種金属層をシード層として電解銅めっきを行うことにより、外部接続端子や配線パターンが形成される。ここで、開口部の内面にも異種金属層が形成されているので、その開口部内に確実に銅めっき層を形成することができる。従って、開口部上に形成される外部接続端子の厚さバラツキを抑えることができる。また、異種金属層は銅よりもエッチングレートが低い金属からなる。このため、端子露出工程では、異種金属層がエッチングストップ層として機能し、銅箔を確実に除去することができ、外部接続端子の表面を開口部から露出させることができる。さらに、ソルダーレジストと最外層の樹脂絶縁層との界面に形成される外部接続端子及び配線パターンは、絶縁性に優れた樹脂絶縁層側に埋設され、それら表面には異種金属層が存在する。この異種金属層として銅よりもマイグレーションを起こしにくい金属を用いる場合、外部接続端子と配線パターンとの間で銅のマイグレーションを防止することができ、多層配線基板の高集積化を図ることができる。
端子及び配線形成工程では、ソルダーレジストの開口部に対応した位置にて開口部よりも面積が大きい第１開口部を有するとともに配線パターンに応じた第２開口部を有するめっきレジストを異種金属層上に形成するレジスト形成工程を行う。その後、第１開口部内に前記外部接続端子を形成するとともに第２開口部内に配線パターンを形成する電解銅めっき工程を行う。そして、ビルドアップ工程前には、めっきレジストを除去するレジスト除去工程と、異種金属層における露出箇所をエッチングして異種金属層を部分的に除去する異種金属層除去工程とを行う。このようにすると、ソルダーレジストの開口部に対応した位置に外部接続端子を形成することができ、さらに外部接続端子がある位置とは別の位置に配線パターンを形成することができる。
異種金属層は、金、ニッケル、クロム、チタン、コバルト、パラジウム、スズ及び銀から選択される少なくとも１種の金属からなる金属層を挙げることができる。この異種金属層は、スパッタリングにより形成されることが好ましい。このようにすると、ソルダーレジストの全面に、密着性に優れた異種金属層を確実に形成することができる。
導体部形成工程では、電解銅めっきを行い、ソルダーレジストの開口部内に金属導体部を形成することが好ましい。このようにすると、ソルダーレジストの開口部内に銅からなる金属導体部を容易に形成することができる。
複数の樹脂絶縁層に形成されたビア導体は、いずれも第１主面側から第２主面側に向うに従って拡径した形状を有していてもよい。また逆に、複数の樹脂絶縁層に形成されたビア導体は、いずれも第２主面側から第１主面側に向うに従って拡径した形状を有していてもよい。このようにすると、コア基板を有さないコアレス配線基板を確実に製造することができる。
なお、ソルダーレジストは、ＩＣチップが搭載される主面側に設けられてもし、その主面の反対側、具体的には、母基板が接続される主面側に設けられていてもよい。
多層配線基板を構成する複数の樹脂絶縁層は、絶縁性、耐熱性、耐湿性等を考慮して適宜選択することができる。各樹脂絶縁層の形成材料の好適例としては、エポキシ樹脂、フェノール樹脂、ウレタン樹脂、シリコーン樹脂、ポリイミド樹脂などの熱硬化性樹脂、ポリカーボネート樹脂、アクリル樹脂、ポリアセタール樹脂、ポリプロピレン樹脂などの熱可塑性樹脂等が挙げられる。そのほか、これらの樹脂とガラス繊維（ガラス織布やガラス不織布）やポリアミド繊維等の有機繊維との複合材料、あるいは、連続多孔質ＰＴＦＥ等の三次元網目状フッ素系樹脂基材にエポキシ樹脂などの熱硬化性樹脂を含浸させた樹脂−樹脂複合材料等を使用してもよい。なお、本発明において、「同じ樹脂絶縁材料を主体とする複数の樹脂絶縁層」とは、例えば熱硬化性樹脂に含浸させる上記有機繊維等の添加物に違いがあったとしても、主体となる熱硬化性樹脂が同じであれば、その具体例に該当する。また、「ソルダーレジスト」とは、耐熱性被覆材料であり、はんだ付け作業の際にこの部分にはんだが付かないようにするレジストのことをいう。
ソルダーレジストは、光硬化性を付与した樹脂絶縁材料の硬化物を主体として形成されているため、内層の樹脂絶縁層と比較して一般的に絶縁性が劣る。従って、本発明のように、ソルダーレジストと最外層の樹脂絶縁層との界面に存在する導体層は、最外層の樹脂絶縁層側に埋まっていることが好ましい。このようにすると、配線パターンなどの導体層間には絶縁性の高い樹脂絶縁層が介在されることとなり、各配線パターンを比較的狭いピッチで設けることできるため、多層配線基板の高集積化を図ることができる。
第１の実施の形態の多層配線基板の概略構成を示す拡大断面図。 第１の実施の形態の多層配線基板の概略構成を示す平面図。 第１の実施の形態の多層配線基板の概略構成を示す平面図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第１の実施の形態の多層配線基板の製造方法を示す説明図。 第２の実施の形態の多層配線基板の製造方法を示す説明図。 第２の実施の形態の多層配線基板の製造方法を示す説明図。 第２の実施の形態の多層配線基板の製造方法を示す説明図。
［第１の実施の形態］
以下、本発明を多層配線基板に具体化した第１の実施の形態を図面に基づき詳細に説明する。図１は、本実施の形態の多層配線基板の概略構成を示す拡大断面図である。また、図２は、上面側から見た多層配線基板の平面図であり、図３は、下面側から見た多層配線基板の平面図である。
図１に示されるように、多層配線基板１０は、コア基板を含まずに形成されたコアレス配線基板であって、同じ樹脂絶縁材料を主体とした３層の樹脂絶縁層２１，２２，２３と銅からなる導体層２６とを交互に積層して多層化した配線積層部３０（積層構造体）を有している。各樹脂絶縁層２１〜２３は、光硬化性を付与していない樹脂絶縁材料、具体的には熱硬化性エポキシ樹脂の硬化物を主体としたビルドアップ材を用いて形成されている。多層配線基板１０において、配線積層部３０の上面３１側（第１主面側）には、複数の外部接続端子４１，４２が配置されている。
図１及び図２に示されるように、本実施の形態の多層配線基板１０では、配線積層部３０の上面３１側に配置される複数の外部接続端子として、接続対象がＩＣチップであるＩＣチップ接続端子４１と、接続対象がチップコンデンサであるコンデンサ接続端子４２とが存在している。配線積層部３０の上面３１側において、複数のＩＣチップ接続端子４１は、基板中央部に設けられたチップ搭載領域４３にてアレイ状に配置されている。また、コンデンサ接続端子４２は、ＩＣチップ接続端子４１よりも面積の大きい接続端子であり、チップ搭載領域４３よりも外周側に配置されている。
一方、図１及び図３に示されるように、配線積層部３０の下面３２側（第２主面側）には、接続対象がマザーボード（母基板）であるＬＧＡ（ランドグリッドアレイ）用の複数の母基板接続端子４５がアレイ状に配置されている。これら母基板接続端子４５は、上面３１側のＩＣチップ接続端子４１及びコンデンサ接続端子４２よりも面積の大きな接続端子である。
樹脂絶縁層２１，２２，２３には、それぞれビア穴３３及びフィルドビア導体３４が設けられている。各ビア導体３４は、いずれも同一方向に（図１では上面３１側から下面３２側に向かうに従って）拡径した形状を有し、各導体層２６、ＩＣチップ接続端子４１、コンデンサ接続端子４２、及び母基板接続端子４５を相互に電気的に接続している。
配線積層部３０の上面３１側において、最外層の樹脂絶縁層２３の表面はソルダーレジスト３５によってほぼ全体的に覆われており、そのソルダーレジスト３５には、ＩＣチップ接続端子４１及びコンデンサ接続端子４２を露出させる複数の開口部３６，３７が形成されている。ＩＣチップ接続端子４１及びコンデンサ接続端子４２は、ソルダーレジスト３５側に突出しておらず、樹脂絶縁層２３側に埋設されている。ＩＣチップ接続端子４１は、開口部３６よりも大きく、端子外面の外周部がソルダーレジスト３５にて被覆されている。コンデンサ接続端子４２は、開口部３７よりも大きく、端子外面の外周部がソルダーレジスト３５にて被覆されている。ＩＣチップ接続端子４１及びコンデンサ接続端子４２は、銅層を主体として構成されており、開口部３６，３７内に露出する銅層の上面のみを銅以外の金属からなるめっき層４６，４７（具体的には、ニッケルめっき層及び金めっき層）で覆った構造を有している。
配線積層部３０の下面３２側において、最外層の樹脂絶縁層２１の表面はソルダーレジスト３８によってほぼ全体的に覆われており、そのソルダーレジスト３８には、母基板接続端子４５を露出させる複数の開口部３９が形成されている。母基板接続端子４５は、樹脂絶縁層２１の表面よりも外層側に位置する状態で開口部３６，３７内に埋設されている。母基板接続端子４５は、開口部３９よりも大きく、端子外面の外周部がソルダーレジスト３８にて被覆されている。母基板接続端子４５は、銅層を主体として構成されており、開口部３９内に露出する銅層の下面のみを銅以外の金属からなるめっき層４８（具体的には、ニッケルめっき層及び金めっき層）で覆った構造を有している。そして、母基板接続端子４５上に、図示しないはんだを介してマザーボードが接続されるようになっている。
また、多層配線基板１０において、樹脂絶縁層２３とソルダーレジスト３５との界面には、各接続端子４１，４２以外に、配線パターンを形成する導体層２６が形成されている。この導体層２６も、各接続端子４１，４２と同様に樹脂絶縁層２３側に埋まっており、ソルダーレジスト３５側には突出していない。また、樹脂絶縁層２３とソルダーレジスト３５との界面に形成されている各接続端子４１，４２及び導体層２６において、ソルダーレジスト３５と接する表面には、異種金属層４９が形成されている。異種金属層４９は、物理的成膜法であるスパッタリングにて形成されたスパッタ膜であり、銅よりもエッチングレートが低い金属（例えば、ニッケル）からなる。なお、各接続端子４１，４２では、開口部３６，３７から露出する異種金属層４９の表面上にめっき層４６，４７が形成されている。
上記構成の多層配線基板１０は例えば以下の手順で作製される。
先ず、十分な強度を有する支持基板（ガラスエポキシ基板など）を準備し、その支持基板上に、樹脂絶縁層２１〜２３及び導体層２６をビルドアップして配線積層部３０を形成する。
詳述すると、図４に示されるように、支持基板５０上に、エポキシ樹脂からなるシート状の絶縁樹脂基材を貼り付けて下地樹脂絶縁層５１を形成することにより、支持基板５０及び下地樹脂絶縁層５１からなる基材５２を得る。そして、基材５２の下地樹脂絶縁層５１の上面に、積層金属シート体５４を配置する。ここで、下地樹脂絶縁層５１上に積層金属シート体５４を配置することにより、以降の製造工程で積層金属シート体５４が下地樹脂絶縁層５１から剥がれない程度の密着性が確保される。積層金属シート体５４は、２枚の銅箔５５，５６を剥離可能な状態で密着させてなる。具体的には、金属めっき（例えば、クロムめっき、ニッケルめっき、チタンめっき、またはこれらの複合めっき）を介して銅箔５５、銅箔５６が配置された積層金属シート体５４が形成されている。
次に、基材５２上において、積層金属シート体５４を包むように感光性エポキシ樹脂を塗布して硬化させることにより、図５に示されるようなソルダーレジスト３５を形成する（ソルダーレジスト形成工程）。このソルダーレジスト３５は、積層金属シート体５４と密着するとともに、積層金属シート体５４の周囲領域において下地樹脂絶縁層５１と密着することで、積層金属シート体５４を封止する。そして、所定のマスクを配置した状態で露光及び現像を行うことで、図６に示されるように、ソルダーレジスト３５に開口部３６，３７を形成する（開口部形成工程）。
その後、電解銅めっきを行うことでソルダーレジスト３５の開口部３６，３７内に金属導体部５８を形成する（導体部形成工程）。そして、物理的成膜法であるスパッタリングを行う（異種金属層形成工程）。その結果、図７に示されるように、金属導体部５８の表面及びソルダーレジスト３５の全面を覆う異種金属層４９を形成する。
異種金属層４９を形成したソルダーレジスト３５の上面にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、図８に示されるように、ソルダーレジスト３５の開口部３６，３７に対応した位置にて開口部３６，３７よりも面積が大きな第１開口部５９ａを有するとともに導体層２６の配線パターンに応じた第２開口部５９ｂを有するめっきレジスト５９を形成する（レジスト形成工程）。そして、めっきレジスト５９を形成した状態で選択的に電解銅めっきを行うことにより、異種金属層４９上において、開口部３６，３７に対応する位置（第１開口部５９ａの内側）に各接続端子４１，４２を形成するとともに各接続端子４１，４２がある位置とは別の位置（第２開口部５９ｂの内側）に導体層２６の配線パターンを形成する（端子及び配線形成工程）。その後、めっきレジスト５９を除去する（レジスト除去工程）。さらに、エッチングを行い、図９に示されるようにソルダーレジスト３５の表面において異種金属層４９の露出箇所を部分的に除去する（異種金属層除去工程）。また、樹脂絶縁層２３との密着性を高めるために各接続端子４１，４２や導体層２６の表面の粗化（ＣＺ処理）を行う。
その後、ソルダーレジスト３５上において、各接続端子４１，４２や導体層２６を包み込むようにシート状の樹脂絶縁層２３を配置し、樹脂絶縁層２３を貼り付ける。そして、例えばエキシマレーザーやＵＶレーザーやＣＯ２レーザーなどを用いてレーザー加工を施すことによって樹脂絶縁層２３の所定の位置にビア穴３３を形成する（図１０参照）。次いで、過マンガン酸カリウム溶液などのエッチング液を用いて各ビア穴３３内のスミアを除去するデスミア工程を行う。なお、デスミア工程としては、エッチング液を用いた処理以外に、例えばＯ２プラズマによるプラズマアッシングの処理を行ってもよい。
デスミア工程の後、従来公知の手法に従って無電解銅めっき及び電解銅めっきを行うことで、各ビア穴３３内にビア導体３４を形成する。さらに、従来公知の手法（例えばセミアディティブ法）によってエッチングを行うことで、樹脂絶縁層２３上に導体層２６をパターン形成する（図１１参照）。
また、他の樹脂絶縁層２１，２２、導体層２６についても、上述した樹脂絶縁層２３及び導体層２６と同様の手法によって形成し、樹脂絶縁層２３上に積層していく（ビルドアップ工程）。そして、最外層の樹脂絶縁層２１上に母基板接続端子４５を形成する。さらに、最外層の樹脂絶縁層２１上に感光性エポキシ樹脂を塗布して硬化させることにより、ソルダーレジスト３８を形成する。その後、所定のマスクを配置した状態で露光及び現像を行い、ソルダーレジスト３８に開口部３９をパターニングする。この結果、母基板接続端子４５における中央部がソルダーレジスト３８の開口部３９から露出される（図１２参照）。
上述したビルドアップ工程によって、基材５２上に積層金属シート体５４、樹脂絶縁層２１〜２３及び導体層２６を積層した配線積層体６０を形成する。なお図１２に示されるように、配線積層体６０において積層金属シート体５４上に位置する領域が、多層配線基板１０の配線積層部３０となる部分である。
ビルドアップ工程後、配線積層体６０をダイシング装置（図示略）により切断し、配線積層部３０の周囲領域を除去する。この際、図１２に示すように、配線積層部３０とその周囲部６１との境界（図１２では矢印で示す境界）において、配線積層部３０の下方にある基材５２（支持基板５０及び下地樹脂絶縁層５１）ごと切断する。この切断によって、ソルダーレジスト３５にて封止されていた積層金属シート体５４の外縁部が露出した状態となる。つまり、周囲部６１の除去によって、下地樹脂絶縁層５１とソルダーレジスト３５との密着部分が失われる。この結果、配線積層部３０と基材５２とは積層金属シート体５４のみを介して連結した状態となる。
ここで、図１３に示されるように、積層金属シート体５４における一対の銅箔５５，５６の界面にて剥離することで、配線積層部３０から基材５２を除去して配線積層部３０（ソルダーレジスト３５）の下面上にある銅箔５５を露出させる（基材除去工程）。さらに、配線積層部３０の下面側において、露出した銅箔５５及び金属導体部５８をエッチング除去する（端子露出工程）。具体的には、配線積層部３０（ソルダーレジスト３８）の上面上において、エッチングレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行うことにより、ソルダーレジスト３８の上面の表面全体を覆うエッチングレジストを形成する。この状態で、配線積層部３０に対してエッチングを行うことで、銅箔５５を全体的に除去するとともに、金属導体部５８を除去する。この結果、ソルダーレジスト３５に開口部３６，３７が形成され、ＩＣチップ接続端子４１及びコンデンサ接続端子４２の表面が露出される（図１４参照）。このとき、各接続端子４１，４２表面に形成されている異種金属層４９は、銅よりもエッチングレートが低いため、エッチングストップ層として機能し、端子表面に残る。
その後、ＩＣチップ接続端子４１の表面、コンデンサ接続端子４２の表面、母基板接続端子４５の表面に対し、無電解ニッケルめっき、無電解金めっきを順次施すことにより、ニッケルめっき層及び金めっき層からなるめっき層４６，４７，４８を形成する。以上の工程を経ることで図１の多層配線基板１０を製造する。
従って、本実施の形態によれば以下の効果を得ることができる。
（１）本実施の形態では、基材除去工程の前にソルダーレジスト３５が形成されるので、基材除去後における製造工程数を削減することができる。また、平板状の基材５２の上にソルダーレジスト３５が形成されるので、基材除去後にソルダーレジスト３５を形成する場合と比較して、均一な厚さで平坦にソルダーレジスト３５を形成することができる。さらに、ソルダーレジスト３５の全面にスパッタリングにより異種金属層４９が形成されるので、ソルダーレジスト３５と異種金属層４９との密着強度を十分に確保することができる。
（２）本実施の形態では、異種金属層４９をシード層として電解銅めっきが行われることで、ソルダーレジスト３５上に各接続端子４１，４２や導体層２６の配線パターンが形成される。また、異種金属層４９は、金属導体部５８の主体をなす銅層よりもエッチングレートが低い金属からなるため、エッチングストップ層として機能する。つまり、端子露出工程において、金属導体部５８の部分が徐々にエッチング除去され、異種金属層４９の部分でエッチング除去が止まるようにエッチングを制御することができる。このため、従来技術のようにレーザー加工等を行わなくても、各接続端子４１，４２表面の平坦度を十分に確保することができ、製造工程の簡素化を図ることができる。
（３）本実施の形態では、ソルダーレジスト３５と最外層の樹脂絶縁層２３との界面に形成される接続端子４１，４２及び導体層２６の配線パターンは、ソルダーレジスト３５側に突出しておらず、絶縁性に優れた樹脂絶縁層２３側に埋設されている。このようにすると、導体層２６と各接続端子４１，４２との間に絶縁性の高い樹脂絶縁層２３が介在されることとなる。さらに、各接続端子４１，４２及び導体層２６の配線パターンの表面には異種金属層４９が存在する。異種金属層４９は、銅よりもマイグレーションを起こしにくい金属（例えば、ニッケル）を用いている。従って、接続端子４１，４２と導体層２６の配線パターンとの間で銅のマイグレーションが発生することを防止することができる。この結果、導体層２６や各接続端子４１，４２を比較的狭いピッチで設けることができるため、多層配線基板１０の高集積化を図ることができる。
［第２の実施の形態］
次に、本実施の形態を具体化した第２の実施の形態を図面に基づき説明する。
本実施の形態では、異種金属層形成工程の順番が上記第１の実施の形態と異なる。以下、その相違点について詳述する。
本実施の形態の多層配線基板１０は以下の手順で作製される。先ず、第１の実施の形態と同様の工程を行い、図６に示されるように、基材５２上において積層金属シート体５４を包むようにソルダーレジスト３５を形成したした後、露光及び現像を行ってソルダーレジスト３５に開口部３６，３７を形成する。その後、図１５に示されるように、スパッタリングを行い、ソルダーレジスト３５や基材５２の全面を覆う異種金属層４９を形成する（異種金属層形成工程）。なおこのとき、各開口部３６，３７における内壁面及び底面に異種金属層４９が形成される。その後、異種金属層４９を形成したソルダーレジスト３５の上面にめっきレジスト形成用のドライフィルムをラミネートし、同ドライフィルムに対して露光及び現像を行う。この結果、各接続端子４１，４２及び導体層２６の配線パターンに対応した位置に第１開口部５９ａ及び第２開口部５９ｂを有する所定のパターンのめっきレジスト５９を形成する（図１６参照）。
そして、めっきレジスト５９を形成した状態で選択的に電解銅めっきを行って、異種金属層４９上に各接続端子４１，４２や導体層２６を形成する。その後、めっきレジスト５９を剥離する。さらに、エッチングを行い、ソルダーレジスト３５の表面において異種金属層４９の露出箇所を部分的に除去する（図１７参照）。
その後、上記第１の実施の形態と同様にビルドアップ工程を行うことで、基材５２上に積層金属シート体５４、樹脂絶縁層２１〜２３及び導体層２６を積層した配線積層体６０を形成する。さらに、配線積層体６０をダイシング装置により切断し、配線積層部３０の周囲領域を除去する。
そして、積層金属シート体５４における一対の銅箔５５，５６の界面にて剥離することで、配線積層部３０から基材５２を除去して配線積層部３０（ソルダーレジスト３５）の下面上にある銅箔５５を露出させる。さらに、配線積層部３０の下面側において、露出した銅箔５５をエッチング除去する。このとき、開口部３６，３７の底面に設けられている異種金属層４９がエッチングストップ層として機能し、開口部３６，３７の底面に残る。この結果、ソルダーレジスト３５において開口部３６，３７の内側に異種金属層４９が露出した状態となる。
そして、ニッケルのエッチング液を用いて異種金属層４９を除去し、開口部３６，３７内にて銅層を露出させた後、さらに銅のエッチング液を用いて開口部３６，３７内の銅層を除去してＩＣチップ接続端子４１及びコンデンサ接続端子４２の下面を開口部３６，３７から露出させる。
その後、ＩＣチップ接続端子４１の表面、コンデンサ接続端子４２の表面、母基板接続端子４５の表面に対し、無電解ニッケルめっき、無電解金めっきを順次施すことにより、ニッケルめっき層及び金めっき層からなるめっき層４６，４７，４８を形成する。以上の工程を経ることで多層配線基板１０を製造する。
本実施の形態においても、上記第１の実施の形態と同様の効果を得ることができる。また、開口部３６，３７における内壁面及び底面に異種金属層４９が形成されるので、電解銅めっきにより開口部３６，３７内に確実に銅めっき層を形成することができる。従って、開口部３６，３７上に形成される各接続端子４１，４２の厚さバラツキを確実に抑えることができる。
なお、本発明の各実施の形態は以下のように変更してもよい。
・上記各実施の形態では、スパッタリングを行うことによって異種金属層４９を形成するものであったが、これに限定されるものではなく、真空蒸着法、イオンプレーティング法、ＭＢＥ法などの他の物理的成膜法によって異種金属層４９を形成してもよい。また、異種金属層４９としては、ニッケル以外の金属、例えば、金、クロム、チタン、コバルトなどの他の金属を用いて形成してもよい。
・上記第２の実施の形態では、開口部３６，３７内にて露出する異種金属層４９と開口部３６，３７内の銅層をエッチング除去して各接続端子４１，４２を形成していたが、これに限定されるものではない。例えば、開口部３６，３７内における異種金属層４９及び銅層をそのまま残すとともに、開口部３６，３７表面に露出する異種金属層４９にめっき層４６，４７を設けることで、ＩＣチップ接続端子４１及コンデンサ接続端子４２を形成してもよい。
・上記第１の実施の形態では、電解銅めっきを行うことで開口部３６，３７内に金属導体部５８を形成していたが、これに限定されるものではなく、印刷法などの他の手法で開口部３６，３７内に金属導体部５８を形成してもよい。
・上記各実施の形態では、ＩＣチップ接続端子４１及びコンデンサ接続端子４２が形成される上面３１（第１主面）側から樹脂絶縁層２３〜２１及び導体層２６を積層して多層配線基板１０を製造したが、これに限定されるものではない。母基板接続端子４５が形成される下面３２（第２主面）側から樹脂絶縁層２１〜２３及び導体層２６を積層して多層配線基板１０を製造してもよい。この場合、複数の樹脂絶縁層２１〜２３に形成される複数の導体層２６は、下面３２側から上面３１側に向かうに従って拡径したビア導体３４により互いに接続される。
・上記各実施の形態では、各接続端子４１，４２，４５を被覆するめっき層４６，４７，４８は、ニッケル−金めっき層であったが、銅以外のめっき層であればよく、例えば、ニッケル−パラジウム−金めっき層などの他のめっき層に変更してもよい。
次に、前述した各実施の形態によって把握される技術的思想を以下に列挙する。
（１）手段１において、前記導体部形成工程では、電解銅めっきを行い、前記ソルダーレジストの開口部内に前記金属導体部を形成することを特徴とする多層配線基板の製造方法。
（２）手段１乃至５のいずれかにおいて、前記ソルダーレジストは、前記第１主面側に形成され、前記複数の樹脂絶縁層に形成された前記ビア導体は、いずれも前記第１主面側から前記第２主面側に向うに従って拡径した形状を有することを特徴とする多層配線基板の製造方法。
１０…多層配線基板
２１〜２３…樹脂絶縁層
２６…導体層
３０…積層構造体としての配線積層部
３１…第１主面としての上面
３２…第２主面としての下面
３４…ビア導体
３５…ソルダーレジスト
３６，３７…開口部
４１…外部接続端子としてのＩＣチップ接続端子
４２…外部接続端子としてのコンデンサ接続端子
４９…異種金属層
５２…基材
５５…銅箔
５８…金属導体部
５９…めっきレジスト
５９ａ…第１開口部
５９ｂ…第２開口部

Claims (5)

  1. 第１主面及び第２主面を有し、同じ樹脂絶縁材料を主体とする複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化した積層構造体を有し、前記積層構造体の前記第１主面側及び前記第２主面側の少なくとも一方にはソルダーレジストが配設されるとともに、そのソルダーレジストには外部接続端子を露出させる開口部が形成され、前記複数の導体層は、前記複数の樹脂絶縁層に形成され、前記第１主面側または前記第２主面側に向うに従って拡径したビア導体により接続されている多層配線基板の製造方法であって、
    銅箔を剥離可能な状態で積層配置してなる基材を準備するとともに、感光性の樹脂絶縁材料からなる前記ソルダーレジストを前記銅箔上に形成するソルダーレジスト形成工程と、
    露光及び現像を行い、前記ソルダーレジストに複数の開口部を形成する開口部形成工程と、
    前記ソルダーレジストの開口部内に銅からなる金属導体部を形成する導体部形成工程と、
    前記金属導体部の表面及び前記ソルダーレジストの全面に銅よりもエッチングレートが低い１種以上の金属からなる異種金属層を物理的成膜法によって形成する異種金属層形成工程と、
    前記異種金属層形成工程後、電解銅めっきを行い、前記異種金属層上において、前記複数の開口部に対応した位置にその開口部よりも直径が大きい外部接続端子を形成するとともに、前記外部接続端子がある位置とは別の位置に配線パターンを形成する端子及び配線形成工程と、
    前記外部接続端子及び前記配線パターンが形成された前記ソルダーレジスト上に、複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化することにより前記積層構造体を形成するビルドアップ工程と、
    前記ビルドアップ工程後、前記基材を除去して前記銅箔を露出させる基材除去工程と、
    露出した前記銅箔及び前記金属導体部をエッチング除去することによって、前記複数の外部接続端子の表面を前記開口部から露出させる端子露出工程と
    を含むことを特徴とする多層配線基板の製造方法。
  2. 第１主面及び第２主面を有し、同じ樹脂絶縁材料を主体とする複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化した積層構造体を有し、前記積層構造体の前記第１主面側及び前記第２主面側の少なくとも一方にはソルダーレジストが配設されるとともに、そのソルダーレジストには外部接続端子を露出させる開口部が形成され、前記複数の導体層は、前記複数の樹脂絶縁層に形成され、前記第１主面側または前記第２主面側に向うに従って拡径したビア導体により接続されている多層配線基板の製造方法であって、
    銅箔を剥離可能な状態で積層配置してなる基材を準備するとともに、感光性の樹脂絶縁材料からなる前記ソルダーレジストを前記銅箔上に形成するソルダーレジスト形成工程と、
    露光及び現像を行い、前記ソルダーレジストに複数の開口部を形成する開口部形成工程と、
    前記開口部の内面を含む前記ソルダーレジストの全面に銅よりもエッチングレートが低い１種以上の金属からなる異種金属層を物理的成膜法によって形成する異種金属層形成工程と、
    前記異種金属層形成工程後、電解銅めっきを行い、前記ソルダーレジストの開口部内及びその上端部を覆うように設けられた前記外部接続端子を形成するとともに、前記ソルダーレジストの表面において前記外部接続端子がある位置とは別の位置に配線パターンを形成する端子及び配線形成工程と、
    前記外部接続端子及び前記配線パターンが形成された前記ソルダーレジスト上に、複数の樹脂絶縁層及び複数の導体層を交互に積層して多層化することにより前記積層構造体を形成するビルドアップ工程と、
    前記ビルドアップ工程後、前記基材を除去して前記銅箔を露出させる基材除去工程と、
    露出した前記銅箔をエッチング除去することによって、前記複数の外部接続端子の表面を前記開口部から露出させる端子露出工程と
    を含むことを特徴とする多層配線基板の製造方法。
  3. 前記端子及び配線形成工程では、前記ソルダーレジストの前記開口部に対応した位置にて前記開口部よりも面積が大きい第１開口部を有するとともに前記配線パターンに応じた第２開口部を有するめっきレジストを前記異種金属層上に形成するレジスト形成工程を行った後に、前記第１開口部内に前記外部接続端子を形成するとともに前記第２開口部内に配線パターンを形成する電解銅めっき工程を行い、
    前記ビルドアップ工程前に、前記めっきレジストを除去するレジスト除去工程と、前記異種金属層における露出箇所をエッチングして前記異種金属層を部分的に除去する異種金属層除去工程とを行う
    ことを特徴とする請求項１または２に記載の多層配線基板の製造方法。
  4. 前記異種金属層は、金、ニッケル、クロム、チタン、コバルト、パラジウム、スズ及び銀から選択される少なくとも１種の金属からなることを特徴とする請求項１乃至３のいずれか１項に記載の多層配線基板の製造方法。
  5. 前記異種金属層は、スパッタリングにより形成されることを特徴とする請求項１乃至４のいずれか１項に記載の多層配線基板の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI555166B (zh) * 2013-06-18 2016-10-21 矽品精密工業股份有限公司 層疊式封裝件及其製法
TWI646639B (zh) * 2013-09-16 2019-01-01 Ｌｇ伊諾特股份有限公司 半導體封裝
KR102270283B1 (ko) * 2014-11-11 2021-06-29 엘지이노텍 주식회사 반도체 패키지
WO2016157552A1 (ja) * 2015-03-31 2016-10-06 株式会社棚澤八光社 プリント基板とその製造方法
US20220304147A1 (en) * 2019-06-04 2022-09-22 Lg Innotek Co., Ltd. Printed circuit board
CN113327907B (zh) * 2020-02-28 2022-07-01 深南电路股份有限公司 基板和封装体
CN111432556A (zh) * 2020-03-02 2020-07-17 博罗康佳精密科技有限公司 5g基站用pcb高频板的制备工艺
CN113891573B (zh) * 2021-09-30 2023-04-18 九江明阳电路科技有限公司 一种厚铜pcb板的阻焊工艺

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0941161A (ja) * 1995-07-26 1997-02-10 Dainippon Printing Co Ltd エッチングを用いた加工方法
JP2001044589A (ja) * 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
US7474538B2 (en) 2002-05-27 2009-01-06 Nec Corporation Semiconductor device mounting board, method of manufacturing the same, method of inspecting the same, and semiconductor package
JP3591524B2 (ja) * 2002-05-27 2004-11-24 日本電気株式会社 半導体装置搭載基板とその製造方法およびその基板検査法、並びに半導体パッケージ
JP4146864B2 (ja) * 2005-05-31 2008-09-10 新光電気工業株式会社 配線基板及びその製造方法、並びに半導体装置及び半導体装置の製造方法
JP4334005B2 (ja) * 2005-12-07 2009-09-16 新光電気工業株式会社 配線基板の製造方法及び電子部品実装構造体の製造方法
JP5324051B2 (ja) * 2007-03-29 2013-10-23 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP4881211B2 (ja) * 2007-04-13 2012-02-22 新光電気工業株式会社 配線基板の製造方法及び半導体装置の製造方法及び配線基板
JP5172404B2 (ja) * 2008-03-13 2013-03-27 日本特殊陶業株式会社 多層配線基板の製造方法、及び多層配線基板の中間製品

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