CN204118064U - 一种芯片倾斜堆叠的圆片级封装单元 - Google Patents

一种芯片倾斜堆叠的圆片级封装单元 Download PDF

Info

Publication number
CN204118064U
CN204118064U CN201420530564.1U CN201420530564U CN204118064U CN 204118064 U CN204118064 U CN 204118064U CN 201420530564 U CN201420530564 U CN 201420530564U CN 204118064 U CN204118064 U CN 204118064U
Authority
CN
China
Prior art keywords
chip
layer
inclination
silica gel
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201420530564.1U
Other languages
English (en)
Inventor
张加勇
濮必得
刘昭麟
康新玲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shandong Sinochip Semiconductors Co Ltd
Original Assignee
Shandong Sinochip Semiconductors Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shandong Sinochip Semiconductors Co Ltd filed Critical Shandong Sinochip Semiconductors Co Ltd
Priority to CN201420530564.1U priority Critical patent/CN204118064U/zh
Application granted granted Critical
Publication of CN204118064U publication Critical patent/CN204118064U/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

本实用新型公开了一种芯片倾斜堆叠的圆片级封装单元，包括水平芯片、第一倾斜芯片、第二倾斜芯片、粘结Chip0、Chip1和Chip2的芯片贴膜DAF或胶膜FOW、包裹水平芯片、第一倾斜芯片和第二倾斜芯片的硅胶层、重布线层、连接芯片焊盘和重布线层层的通孔、金属插塞及金属焊盘、金属焊球，支撑硅胶层形成重构晶圆的合金层及用于激光打标的覆盖层，第一倾斜芯片倾斜放置在水平芯片上，第二倾斜芯片平行放置在第一倾斜芯片上，所有芯片焊盘均通过金属插塞和金属焊盘与重布线层相连，并由硅胶层包裹在同一个封装体内。本实用新型还公开了芯片倾斜堆叠的圆片级封装方法。本实用新型能够实现多功能芯片的WLP封装，并缩小封装尺寸和降低封装成本。

Description

一种芯片倾斜堆叠的圆片级封装单元
技术领域
本实用新型涉及半导体封装领域，尤其涉及一种芯片倾斜堆叠的圆片级封装单元。
背景技术
圆片级封装（WLP，Wafer Level Package），是目前最先进的封装技术之一。WLP技术分为扇入型圆片级封装（FIWLP，Fan-in WLP）和扇出型圆片级封装（FOWLP，Fan-out WLP）两种，其中FIWLP较适合管脚数较低的芯片封装，例如图像传感器，FOWLP则更为适合高管脚的芯片封装，例如基带芯片。根据Yole development的预测，FIWLP的市场将以12%的年复合增长率持续增长，而FOWLP自2015起将迎来爆发式增长，市场年复合增长率高达28%。在消费电子产品及现代物联网技术的推动下，要求应用芯片向着更加“短小轻薄”的方向发展。与此同时，随着芯片管脚数的增加和功能的集成，WLP将逐渐向多芯片封装（MCP）和堆叠封装（POP等）方向发展。其中，基于多芯片的WLP封装，随着芯片数量的增加，封装的尺寸会迅速的增长，以至于封装的技术挑战和成本难以承受；此外，基于堆叠的WLP封装，强烈的依赖于先进的微Bump技术、2.5D interposer和TSV技术的发展，成本控制还面临极大的挑战。
实用新型内容
为了克服现有技术中存在的不足，本实用新型提供一种芯片倾斜堆叠的圆片级封装单元，能够实现多功能芯片的WLP封装，并缩小封装尺寸和降低封装成本。
为实现上述目的，本实用新型采取如下技术方案：
一种芯片倾斜堆叠的圆片级封装单元，包括N个封装芯片，分别为水平芯片Chip0、第一倾斜芯片Chip1、第二倾斜芯片Chip2……第N-1倾斜芯片ChipN-1，且N≥3，其中水平芯片Chip0水平放置，第一倾斜芯片Chip1倾斜搭在水平芯片Chip0一条边上，第二倾斜芯片Chip2平行交错放置在第一倾斜芯片Chip1上，以此类推，后续倾斜芯片均与其前一个芯片平行交错放置。
更进一步的，该封装单元还包括重布线层、硅胶层、合金层和覆盖层，N个封装芯片的芯片焊盘均通过金属插塞、金属焊盘与重布线层相接，所述重布线层设有金属焊球与外部电路进行电气连接；所述N个封装芯片通过DAF胶膜或FOW胶膜粘结为一体后由硅胶Silicone包裹在硅胶层内；所述硅胶层上设有支撑硅胶层形成重构晶圆的合金层，所述合金层上设有用于激光打标的覆盖层。
更进一步的，所述N个封装芯片的芯片焊盘相连接的金属焊盘处于同一水平面上；
更进一步的，金属插塞和金属焊盘由Cu、Ni、Al、Au、Ag、W金属，或者其中二种以上金属组成的合金制成；所述金属插塞、金属焊盘通过物理气相淀积PVD、电镀或化学镀方法形成。
更进一步的，所述N个封装芯片中倾斜芯片的芯片焊盘均在芯片设计中用重新布线RDL方法布局在了倾斜芯片的一侧。
更进一步的，所述水平芯片Chip0的多条边上均放置倾斜芯片，且每边放置的倾斜芯片的数量大于2。
本实用新型还提供一种用于制作所述芯片倾斜堆叠的圆片级封装单元的封装方法，包括如下步骤：
（1）提供圆片级芯片载板、圆片级玻璃载板、合金板和若干组封装芯片单元，每组封装芯片单元包括N个封装芯片，分别为水平芯片Chip0、第一倾斜芯片Chip1、第二倾斜芯片Chip2……第N-1倾斜芯片ChipN-1，且N≥3；
（2）在圆片级芯片载板表面粘贴PET胶膜；
（3）将每组封装芯片单元中背面带有DAF或FOW胶膜的封装芯片依次粘贴到圆片级芯片载板上，其中水平芯片Chip0水平放置，第一倾斜芯片Chip1倾斜搭在水平芯片Chip0一条边上，第二倾斜芯片Chip2平行交错放置在第一倾斜芯片Chip1上，以此类推，后续倾斜芯片均与其前一个芯片平行交错放置，形成倾斜堆叠结构；
（4）在圆片级芯片载板上表面，自上而下对步骤（3）形成的倾斜堆叠结构施加压力，去除封装芯片底部与圆片芯片载板之间和所有封装芯片之间的气泡；
（5）在圆片级芯片载板上表面刷硅胶，形成硅胶层，使其覆盖所有封装芯片单元；
（6）在硅胶层上安装合金板，作为合金层，并在真空环境下按压硅胶层，去除硅胶层中的气泡，以使硅胶均匀分布，且表面平整；
（7）固化硅胶层并去除圆片级芯片载板和PET胶膜，完成晶圆重构；
（8）将重构好的晶圆，以合金层为结合面贴装在圆片级玻璃载板上；
（9）在DAF或FOW胶膜上形成通孔至所有封装芯片芯片焊盘表面，随后填充通孔形成金属插塞，使金属插塞一端与芯片焊盘相接，然后在金属插塞另一端形成金属焊盘；
（10）采用重布线技术RDL对金属焊盘进行重新布局，形成重布线层，去除圆片级玻璃载板，并在合金层表面制作用于激光打标的覆盖层，最后进行激光打标、植球和切单，形成芯片倾斜堆叠的圆片级封装单元。
更进一步的，所述若干组封装芯片单元中的倾斜芯片的芯片焊盘均在芯片设计中用重新布线RDL方法布局在了倾斜芯片的一侧；所述重布线层的制作工序，是在步骤（9）所有芯片焊盘的通孔、金属插塞和金属焊盘完成后同步进行。
更进一步的，所述通孔通过干法刻蚀或激光钻孔方式形成；所述金属插塞和金属焊盘通过物理气相淀积PVD、电镀或化学镀方法形成；所述通孔、金属插塞和金属焊盘的形成按照芯片焊盘表面的DAF或FOW胶膜膜厚不同分别形成。
更进一步的，所述封装芯片单元中水平芯片Chip0的多条边上均放置倾斜芯片，且每边放置的倾斜芯片的数量大于2。
有益效果：本实用新型提供的这种一种芯片倾斜堆叠的圆片级封装单元及封装方法，采用倾斜堆叠和圆片级封装的方式，将多个芯片集成在一个封装体内。这种芯片倾斜堆叠的圆片级封装结构及封装方法相比于现有多芯片封装，封装尺寸较小；相比于现有先进的堆叠封装，成本较低，即实现了多个功能芯片的集成封装，同时减小了封装的体积和封装成本。
附图说明
图1为本实用新型提供的圆片级封装单元示意图。
图2为本实用新型提供的倾斜芯片重布线层RDL前后的剖面及表面示意图。
图3为本实用新型提供的多边倾斜堆叠结构示意图。
图4为本实用新型提供的圆片级封装流程Chip0、Chip1和Chip2贴装在圆片级载板上的示意图。
图5为本实用新型提供的圆片级封装流程刷硅胶后的示意图。
图6为本实用新型提供的圆片级封装流程安装合金层后的示意图。
图7为本实用新型提供的圆片级封装流程硅胶固化并拆除载板后的示意图。
图8为本实用新型提供的圆片级封装流程重构晶圆背面贴装玻璃载板后的示意图。
图9为本实用新型提供的圆片级封装流程在DAF或FOW胶膜上打孔并填充金属后的示意图。
图10为本实用新型提供的圆片级封装流程Chip0、Chip1和Chip2所有金属焊盘重布线后的示意图。
图11为本实用新型提供的贴装完覆盖层并完成激光打标、植球和切单的示意图。
图12为本实用新型提供的若干组圆片级封装单元在圆形载板上布局示意图。
图13为本实用新型提供的若干组圆片级封装单元在圆形载板上刷硅胶包裹所有芯片的示意图。
图14是本实用新型提供的若干组圆片级封装单元在方形载板上布局示意图。
图15是本实用新型提供的若干组圆片级封装单元在方形载板上刷硅胶包裹所有芯片的示意图。
具体实施方式
下面结合附图对本实用新型作更进一步的说明。
如图1所示，本实用新型提供的一种芯片倾斜堆叠的圆片级封装单元，包括N（N≥3）个封装芯片，分别为水平芯片Chip0、第一倾斜芯片Chip1、第二倾斜芯片Chip2……第N-1倾斜芯片ChipN-1，其中水平芯片Chip0水平放置，第一倾斜芯片Chip1倾斜搭在水平芯片Chip0一条边上，第二倾斜芯片Chip2平行放置在Chip1倾斜面上，且平行方向上相互交错设置，然后以此类推，后续所有倾斜芯片均与其前一个芯片平行交错放置，形成所有封装芯片的倾斜堆叠结构。为便于描述，下面以三个封装芯片（水平芯片Chip0、第一倾斜芯片Chip1、第二倾斜芯片Chip2）的堆叠结构为例进行说明。
如图2所示，所有倾斜芯片（Chip1和Chip2）的芯片焊盘（PAD）9的位置，均在芯片设计中用重新布线RDL方法，布局在了芯片的一侧，在倾斜芯片平行交错放置时，芯片焊盘9露出，没有芯片焊盘9的一侧与前一倾斜芯片倾斜面贴合。
本实用新型提供的封装单元所有封装芯片的芯片焊盘9均通过金属插塞1、金属焊盘（PAD）2与重布线层（RDL）3相接，重布线层3设有金属焊球4与外部电路进行电气连接。所有封装芯片通过DAF（Die Attach Film）胶膜5或FOW（Film Over Wire）胶膜5粘结为一体后由硅胶Silicone包裹在硅胶层6内，硅胶层6上设有支撑硅胶层6形成重构晶圆的合金层7（Alloy）及用于激光打标的覆盖层8（Cover layer）。
作为本实用新型的另一优选实施例，在水平芯片的多条边上均放置倾斜芯片，且这些边上放置的倾斜芯片的数量至少大于2片，如图3所示，进一步的减小封装的体积和封装成本。
本实用新型还提供一种芯片倾斜堆叠的圆片级封装方法，用于制作上述圆片级封装单元，包括如下步骤：
（1）提供圆片级芯片载板10，若干组封装芯片单元：包括水平芯片Chip0、第一倾斜芯片Chip1、第二倾斜芯片Chip2，圆片级玻璃载板12，合金板；其中，倾斜芯片（第一倾斜芯片Chip1和第二倾斜芯片Chip2）的所有芯片焊盘9的位置，均在芯片设计中或用重布线层3方法，布局在了芯片的一侧；圆片级芯片载板10的形状可以是圆形也可以是方形。
（2）在圆片级芯片载板10表面粘贴PET（Polyester Film）胶膜11。
（3）如图4所示，将背面带有DAF或FOW胶膜5的封装芯片Chip0、Chip1和Chip2依次粘贴到载板上，其中水平芯片Chip0水平放置，第一倾斜芯片Chip1倾斜放置在水平芯片Chip0的一条边上，底端放置在圆片级芯片载板10上，第二倾斜芯片Chip2平行交错放置在Chip1表面上；即上层芯片与下层芯片之间的位置相互错开，以保证上层芯片的芯片焊盘9不被下层芯片所遮挡。图12、图14分别为所有组的封装芯片在圆形芯片载板、方形芯片载板上均匀布局后的结构。
（4）在圆片级芯片载板10上表面，自上而下对步骤（3）形成的倾斜堆叠结构施加压力，去除封装芯片Chip0、Chip1和Chip2底部与圆片芯片载板之间和所有封装芯片Chip0、Chip1和Chip2之间的气泡；其中DAF或FOW胶膜5，在倾斜堆叠结构的挤压过程中，能够填实封装芯片与PET胶膜11之间以及封装芯片Chip0、Chip1和Chip2之间的缝隙。
（5）如图5所示，在圆片级芯片载板10上表面刷硅胶，形成硅胶层6，使其覆盖封装芯片Chip0、Chip1和Chip2。图13、图15分别为所有组的封装芯片在圆形芯片载板、方形芯片载板上均匀布局后刷硅胶后的结构示意图。
（6）如图6所示，在硅胶层6上安装合金板，作为合金层7，并在真空环境下按压硅胶层6，去除硅胶层6中的气泡，以使硅胶均匀的分布，且表面平整。
（7）如图7所示，固化硅胶层6并去除圆片芯片载板和PET胶膜11，完成晶圆重构。
（8）如图8所示，将重构好的晶圆，以合金板为结合面贴装在圆片级玻璃载板12上。
（9）如图9所示，在DAF或FOW胶膜5上形成通孔至所有封装芯片芯片焊盘9表面，随后填充通孔Via形成金属插塞1，使金属插塞1一端与芯片焊盘9相接，然后在金属插塞1另一端形成金属焊盘2；其中通孔是通过干法刻蚀或激光钻孔等方式形成的，金属插塞1和金属焊盘2是通过物理气相淀积（PVD）、电镀或化学镀等方法形成的；通孔、金属插塞1和金属焊盘2的形成是按照芯片焊盘9表面的DAF或FOW胶膜5膜厚不同分别进行的，即对表面具有相同膜厚的芯片焊盘9，分别依次形成通孔、金属插塞1和金属焊盘2；金属插塞1和金属焊盘2的金属可以是Cu、Ni、Al、Au、Ag、W（钨）等金属，或者其中二种以上金属组成的合金。
（10）如图10所示，采用重布线层3技术对金属焊盘2进行重新布局，去除圆片级玻璃载板12，并在合金层7表面制作用于激光打标的覆盖层8，最后进行激光打标、植球和切单，形成芯片倾斜堆叠的圆片级封装单元，如图11所示；重布线层3的制作工序，是在步骤（9）所有芯片焊盘9的通孔、金属插塞1和金属焊盘2完成后，同步进行的。
作为上述芯片倾斜堆叠的圆片级封装方法的实际生产过程中的实施例一，包括如下步骤：
（1）提供圆片级芯片载板10，若干组水平芯片Chip0、第一倾斜芯片Chip1、第二倾斜芯片Chip2，圆片级玻璃载板12Glass，合金板，且倾斜芯片Chip1和Chip2的芯片焊盘9位置均通过重布线层3布局在了一侧；
（2）在圆片级芯片载板10表面粘贴PET（Polyester Film）胶膜11；
（3）将背面带有DAF胶膜5的Chip0、Chip1和Chip2依次粘贴到载板上，其中水平芯片Chip0水平放置，第一倾斜芯片Chip1倾斜放置在Chip0的一条边上和载板上，第二倾斜芯片Chip2平行放置在第一倾斜芯片Chip1表面上，且第二倾斜芯片Chip2与第一倾斜芯片Chip1之间的位置相互错开；
（4）在圆片芯片载板上表面，自上而下施加压力，去除封装芯片底部与圆片芯片载板之间和封装芯片之间的气泡；
（5）在圆片芯片载板上表面刷硅胶Silicone，形成硅胶层6，使其覆盖所有封装芯片；
（6）在圆片芯片载板上表面安装合金板，作为合金层7，并在真空环境下按压硅胶层6，去除硅胶中的气泡，以使硅胶均匀的分布，且表面平整；
（7）固化硅胶层6并去除圆片芯片载板，完成晶圆重构；
（8）将重构好的晶圆，以合金层7为结合面，贴装在圆片级玻璃载板12上；
（9）在DAF胶膜5上用激光钻孔的方式形成通孔至芯片焊盘9表面，随后用电镀在通孔内电镀铜形成铜插塞及铜焊盘PAD；其具体过程为：首先，在水平芯片Chip0的芯片焊盘9上面成通孔，随后在通孔内电镀铜形成成铜插塞及铜焊盘PAD；其次，对倾斜芯片Chip1和Chip2具有相同DAF膜厚的的芯片焊盘9分组进行激光钻孔形成通孔，同样在通孔内电镀铜形成成铜插塞及铜焊盘PAD，执行此步骤直至所有倾斜芯片的焊盘PAD都完成激光钻孔、电镀铜插塞和铜焊盘PAD，且同时保持所有封装芯片的铜焊盘PAD的位置处于同一水平线。
（10）采用重布线层3技术对铜焊盘PAD进行重新布局，去除圆片级玻璃载板12并在合金板表面制作用于激光打标的覆盖层8，最后进行激光打标、植球和切单，形成芯片倾斜堆叠的圆片级封装单元；
作为上述芯片倾斜堆叠的圆片级封装方法的实际生产过程中的实施例二，其步骤同上实施例一，区别在于步骤（3）在水平芯片Chip0的两条以上边上放置倾斜芯片，且这些边上放置的倾斜芯片的数量至少大于2片，如图3所示。
以上所述仅是本实用新型的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本实用新型原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (6)

1.一种芯片倾斜堆叠的圆片级封装单元，其特征在于：包括N个封装芯片，分别为水平芯片Chip0、第一倾斜芯片Chip1、第二倾斜芯片Chip2……第N-1倾斜芯片ChipN-1，且N≥3，其中水平芯片Chip0水平放置，第一倾斜芯片Chip1倾斜搭在水平芯片Chip0一条边上，第二倾斜芯片Chip2平行交错放置在第一倾斜芯片Chip1上，以此类推，后续倾斜芯片均与其前一个芯片平行交错放置。
2.根据权利要求1所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：该封装单元还包括重布线层（3）、硅胶层（6）、合金层（7）和覆盖层（8），所述N个封装芯片的芯片焊盘（9）均通过金属插塞（1）、金属焊盘（2）与重布线层（3）相接，所述重布线层（3）设有金属焊球（4）与外部电路进行电气连接；所述N个封装芯片通过DAF胶膜（5）或FOW胶膜（5）粘结为一体后由硅胶Silicone包裹在硅胶层（6）内；所述硅胶层（6）上设有支撑硅胶层（6）形成重构晶圆的合金层（7），所述合金层（7）上设有用于激光打标的覆盖层（8）。
3.根据权利要求2所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：所述N个封装芯片的芯片焊盘（9）连接的金属焊盘（2）处于同一水平面上。
4.根据权利要求2所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：所述金属插塞（1）和金属焊盘（2）由Cu、Ni、Al、Au、Ag、W金属，或者其中二种以上金属组成的合金制成；所述金属插塞（1）、金属焊盘（2）通过物理气相淀积PVD、电镀或化学镀方法形成。
5.根据权利要求1所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：所述N个封装芯片中倾斜芯片的芯片焊盘（9）均在芯片设计中用重新布线RDL方法布局在了倾斜芯片的一侧。
6.根据权利要求1所述的一种芯片倾斜堆叠的圆片级封装单元，其特征在于：所述水平芯片Chip0的多条边上均放置倾斜芯片，且每边放置的倾斜芯片的数量大于2。
CN201420530564.1U 2014-09-16 2014-09-16 一种芯片倾斜堆叠的圆片级封装单元 Expired - Fee Related CN204118064U (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201420530564.1U CN204118064U (zh) 2014-09-16 2014-09-16 一种芯片倾斜堆叠的圆片级封装单元

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201420530564.1U CN204118064U (zh) 2014-09-16 2014-09-16 一种芯片倾斜堆叠的圆片级封装单元

Publications (1)

Publication Number Publication Date
CN204118064U true CN204118064U (zh) 2015-01-21

Family

ID=52335352

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201420530564.1U Expired - Fee Related CN204118064U (zh) 2014-09-16 2014-09-16 一种芯片倾斜堆叠的圆片级封装单元

Country Status (1)

Country Link
CN (1) CN204118064U (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104201168B (zh) * 2014-09-16 2017-01-25 山东华芯半导体有限公司 一种芯片倾斜堆叠的圆片级封装单元及封装方法
CN109729240A (zh) * 2017-10-27 2019-05-07 宁波舜宇光电信息有限公司 摄像模组及其扩展布线封装感光组件和电子设备
CN112700728A (zh) * 2019-10-23 2021-04-23 Oppo广东移动通信有限公司 显示模组及电子设备

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104201168B (zh) * 2014-09-16 2017-01-25 山东华芯半导体有限公司 一种芯片倾斜堆叠的圆片级封装单元及封装方法
CN109729240A (zh) * 2017-10-27 2019-05-07 宁波舜宇光电信息有限公司 摄像模组及其扩展布线封装感光组件和电子设备
CN109729240B (zh) * 2017-10-27 2020-12-18 宁波舜宇光电信息有限公司 摄像模组及其扩展布线封装感光组件和电子设备
CN112700728A (zh) * 2019-10-23 2021-04-23 Oppo广东移动通信有限公司 显示模组及电子设备

Similar Documents

Publication Publication Date Title
CN104332462B (zh) 一种芯片倾斜堆叠的圆片级封装单元及其封装方法
CN103715166B (zh) 用于部件封装件的装置和方法
US9768105B2 (en) Rigid interconnect structures in package-on-package assemblies
JP2018514088A (ja) 第１のレベルのダイと、背中合わせに積み重ねられた第２のレベルのダイと、第３のレベルのダイとを備え、対応する第１、第２、及び第３の再配線層を有する垂直スタックシステムインパッケージ、並びにその製造方法
CN103456645B (zh) 先蚀后封三维系统级芯片正装堆叠封装结构及工艺方法
CN102263070A (zh) 一种基于基板封装的wlcsp封装件
CN104505382A (zh) 一种圆片级扇出PoP封装结构及其制造方法
CN102263078A (zh) 一种wlcsp封装件
CN204118064U (zh) 一种芯片倾斜堆叠的圆片级封装单元
CN103794587A (zh) 一种高散热芯片嵌入式重布线封装结构及其制作方法
CN104241218A (zh) 一种带有散热结构的倒装芯片塑封结构及制造方法
CN103295926A (zh) 一种基于tsv芯片的互连封装方法
CN103594447B (zh) 封装密度大高频性能好的ic芯片堆叠封装件及制造方法
CN105845585A (zh) 一种芯片封装方法及芯片封装结构
CN102231372B (zh) 多圈排列无载体ic芯片封装件及其生产方法
CN105161474A (zh) 扇出型封装结构及其生产工艺
CN104201168B (zh) 一种芯片倾斜堆叠的圆片级封装单元及封装方法
CN105304598A (zh) 垂直叠封的多芯片晶圆级封装结构及其制作方法
CN102263077A (zh) 一种双扁平无载体无引脚的ic芯片封装件
CN107845600A (zh) 一种键合式晶圆级封装结构及其工艺流程
CN104952745B (zh) 芯片后组装扇出型封装结构及其生产工艺
CN204118063U (zh) 一种芯片倾斜堆叠的圆片级封装单元
CN104201166B (zh) 一种tsv转接板及其制造工艺
CN105428507A (zh) 芯片封装结构及方法
CN104064557B (zh) 一种芯片背面裸露的重构晶圆结构及制造方法

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150121

Termination date: 20150916

EXPY Termination of patent right or utility model