JPH07273250A - 半導体装置 - Google Patents
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- Wire Bonding (AREA)
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【構成】半導体素子１の回路形成面１ａを積層配線基板
６の半導体素子搭載面６ａと対向させ、半導体素子１と
積層配線基板６の対向面間に封止樹脂が介在できるよう
に半導体素子１の回路形成面１ａに接続した導電性リー
ド３によって、半導体素子１を積層配線基板６に保持す
る。 【効果】半導体素子と積層配線基板の対向面間に樹脂を
介在させて半導体素子と積層配線基板の間隔を広くし、
半導体素子と積層配線基板の線膨張係数差に起因して発
生する熱応力を低減する。
６の半導体素子搭載面６ａと対向させ、半導体素子１と
積層配線基板６の対向面間に封止樹脂が介在できるよう
に半導体素子１の回路形成面１ａに接続した導電性リー
ド３によって、半導体素子１を積層配線基板６に保持す
る。 【効果】半導体素子と積層配線基板の対向面間に樹脂を
介在させて半導体素子と積層配線基板の間隔を広くし、
半導体素子と積層配線基板の線膨張係数差に起因して発
生する熱応力を低減する。
Description
【０００１】
【産業上の利用分野】本発明は、積層配線基板の一方の
面に半導体素子を搭載するとともに他方の面に複数のは
んだバンプを形成し、半導体素子の周囲を樹脂で封止し
た半導体装置に係り、特に、半導体装置を実装する際の
加熱によって生じる損傷を防止するのに好適な半導体装
置に関する。
面に半導体素子を搭載するとともに他方の面に複数のは
んだバンプを形成し、半導体素子の周囲を樹脂で封止し
た半導体装置に係り、特に、半導体装置を実装する際の
加熱によって生じる損傷を防止するのに好適な半導体装
置に関する。
【０００２】
【従来の技術】近年、半導体デバイスの高速化に対応す
るため、積層配線基板の一方の面に半導体素子を搭載し
て積層配線基板と電気的に接続し、他方の面に複数のは
んだバンプを形成した半導体装置の構造が特願平4−508
695 号明細書，米国特許第5216278号，特開昭57−79652
号公報、及び特開昭63−258048号公報に開示されてい
る。
るため、積層配線基板の一方の面に半導体素子を搭載し
て積層配線基板と電気的に接続し、他方の面に複数のは
んだバンプを形成した半導体装置の構造が特願平4−508
695 号明細書，米国特許第5216278号，特開昭57−79652
号公報、及び特開昭63−258048号公報に開示されてい
る。
【０００３】従来の半導体装置の例を図９に示す。半導
体素子１は反回路形成面１ｂが積層配線基板６の半導体
素子搭載面６ａに接合剤１２を介して搭載された構造に
なっており、半導体素子１と積層配線基板６を金属細線
などの導電性部材４で接続した後、半導体素子１と導電
性部材４の周囲を樹脂７で封止している。積層配線基板
６の半導体素子搭載面６ａの反対側の面（バンプ形成
面）６ｂには、複数のはんだバンプ８が形成されてい
る。図９の半導体装置は通常実装基板上に搭載して使用
される。半導体装置の実装は、半導体装置全体を加熱
し、積層配線基板に設けられたはんだバンプを溶融させ
て行われる。
体素子１は反回路形成面１ｂが積層配線基板６の半導体
素子搭載面６ａに接合剤１２を介して搭載された構造に
なっており、半導体素子１と積層配線基板６を金属細線
などの導電性部材４で接続した後、半導体素子１と導電
性部材４の周囲を樹脂７で封止している。積層配線基板
６の半導体素子搭載面６ａの反対側の面（バンプ形成
面）６ｂには、複数のはんだバンプ８が形成されてい
る。図９の半導体装置は通常実装基板上に搭載して使用
される。半導体装置の実装は、半導体装置全体を加熱
し、積層配線基板に設けられたはんだバンプを溶融させ
て行われる。
【０００４】
【発明が解決しようとする課題】上記従来技術に開示さ
れている半導体装置では、半導体素子が厚さ２０〜５０
μｍ程度の絶縁性接合層を介して積層配線基板の半導体
素子搭載面に接合されている。
れている半導体装置では、半導体素子が厚さ２０〜５０
μｍ程度の絶縁性接合層を介して積層配線基板の半導体
素子搭載面に接合されている。
【０００５】半導体素子（線膨張係数３×１０~6／℃程
度）と積層配線基板（線膨張係数１３〜１７×１０~6／
℃程度）は線膨張係数が１桁異なっている。このため、
半導体装置を実装するための加熱時には、半導体素子と
積層配線基板の接合界面に両者の線膨張係数差に起因す
る熱応力が発生する。半導体素子と積層配線基板間の接
合層はこのように極めて薄いため、接合界面に発生する
熱応力を十分に緩和することができない。その結果、半
導体素子と積層配線基板の接合界面にはく離が発生する
とともに、封止樹脂と積層配線基板の界面をはく離させ
る原因ともなる。さらに、半導体装置を構成する積層配
線基板，封止樹脂、及び絶縁性接合剤は一般に吸湿率が
大きいため、半導体装置の保管状態によっては、半導体
装置が吸湿された状態になる。半導体装置が吸湿状態に
あると、実装加熱時に半導体素子と積層配線基板の接合
界面に高圧の水蒸気が発生し、界面はく離が加速的に進
行するようになる。
度）と積層配線基板（線膨張係数１３〜１７×１０~6／
℃程度）は線膨張係数が１桁異なっている。このため、
半導体装置を実装するための加熱時には、半導体素子と
積層配線基板の接合界面に両者の線膨張係数差に起因す
る熱応力が発生する。半導体素子と積層配線基板間の接
合層はこのように極めて薄いため、接合界面に発生する
熱応力を十分に緩和することができない。その結果、半
導体素子と積層配線基板の接合界面にはく離が発生する
とともに、封止樹脂と積層配線基板の界面をはく離させ
る原因ともなる。さらに、半導体装置を構成する積層配
線基板，封止樹脂、及び絶縁性接合剤は一般に吸湿率が
大きいため、半導体装置の保管状態によっては、半導体
装置が吸湿された状態になる。半導体装置が吸湿状態に
あると、実装加熱時に半導体素子と積層配線基板の接合
界面に高圧の水蒸気が発生し、界面はく離が加速的に進
行するようになる。
【０００６】半導体素子と積層配線基板、及び樹脂と積
層配線基板の界面はく離は、半導体装置の耐湿性を低下
させるとともに、半導体素子と積層配線基板を接続する
導電性部材を断線させ、半導体装置の信頼性を著しく低
下させる原因となる。
層配線基板の界面はく離は、半導体装置の耐湿性を低下
させるとともに、半導体素子と積層配線基板を接続する
導電性部材を断線させ、半導体装置の信頼性を著しく低
下させる原因となる。
【０００７】本発明の目的は、半導体装置実装時の加熱
による半導体装置の損傷発生を防止するのに有効な半導
体装置の構造を提供することにある。
による半導体装置の損傷発生を防止するのに有効な半導
体装置の構造を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体素子の回路形成面を積層配線基板
の半導体素子搭載面と対向させ、半導体素子と積層配線
基板の対向面間に封止樹脂が介在できるように半導体素
子の回路形成面に接続した導電性リードによって、半導
体素子を積層配線基板に保持する。
め、本発明は、半導体素子の回路形成面を積層配線基板
の半導体素子搭載面と対向させ、半導体素子と積層配線
基板の対向面間に封止樹脂が介在できるように半導体素
子の回路形成面に接続した導電性リードによって、半導
体素子を積層配線基板に保持する。
【０００９】また、本発明は、半導体素子の反回路形成
面を積層配線基板の半導体素子形成面と対向させ、半導
体素子と積層配線基板の対向面に封止樹脂が介在できる
ように半導体素子の回路形成面に接続した導電性リード
によって、半導体素子を積層配線基板に保持する。
面を積層配線基板の半導体素子形成面と対向させ、半導
体素子と積層配線基板の対向面に封止樹脂が介在できる
ように半導体素子の回路形成面に接続した導電性リード
によって、半導体素子を積層配線基板に保持する。
【００１０】
【作用】上記構成によれば、半導体素子と積層配線基板
の対向面間に少なくとも封止樹脂が介在可能な間隔に半
導体素子と積層配線基板が離れるため、半導体素子と積
層配線基板の線膨張係数差に起因して両者の界面に発生
する熱応力が低減され、半導体装置実装時の加熱による
損傷が発生しなくなる。
の対向面間に少なくとも封止樹脂が介在可能な間隔に半
導体素子と積層配線基板が離れるため、半導体素子と積
層配線基板の線膨張係数差に起因して両者の界面に発生
する熱応力が低減され、半導体装置実装時の加熱による
損傷が発生しなくなる。
【００１１】
【実施例】以下、本発明の一実施例を図によって説明す
る。
る。
【００１２】先ず、本実施例の半導体装置の構成を説明
する。
する。
【００１３】図１は本発明による実施例の半導体装置の
断面図である。
断面図である。
【００１４】図１において、半導体素子１は、その回路
形成面１ａが積層配線基板６の半導体素子搭載面６ａと
対向するように配置されている。半導体素子１の回路形
成面１ａには、絶縁部材２を介して導電性リード３の一
方の端部３ａが接合されており、導電性リード３は回路
形成面１ａ上の電極１１と金属細線４により電気的に接
続されている。導電性リード３の他方の端部３ｂは、は
んだ５によって積層配線基板６の半導体素子搭載面６ａ
上の電極６６に接合されている。半導体素子１は、導電
性リード３によって積層配線基板６上に保持されてお
り、樹脂７による封止の際に半導体素子１と積層配線基
板６の対向面間に樹脂７が介在する。積層配線基板６の
半導体素子搭載面６ａの反対側の面（バンプ形成面）６
ｂには、はんだバンプ８が形成されている。本図に示し
た半導体装置は、半導体素子１及び導電性リード３の周
囲を樹脂７によって封止する。なお、積層配線基板６の
半導体素子搭載面６ａ上の電極６６と、はんだバンプ形
成面６ｂのはんだバンプ８は、積層配線基板６内部の図
示されていないスルーホールによって電気的に接続され
ている。
形成面１ａが積層配線基板６の半導体素子搭載面６ａと
対向するように配置されている。半導体素子１の回路形
成面１ａには、絶縁部材２を介して導電性リード３の一
方の端部３ａが接合されており、導電性リード３は回路
形成面１ａ上の電極１１と金属細線４により電気的に接
続されている。導電性リード３の他方の端部３ｂは、は
んだ５によって積層配線基板６の半導体素子搭載面６ａ
上の電極６６に接合されている。半導体素子１は、導電
性リード３によって積層配線基板６上に保持されてお
り、樹脂７による封止の際に半導体素子１と積層配線基
板６の対向面間に樹脂７が介在する。積層配線基板６の
半導体素子搭載面６ａの反対側の面（バンプ形成面）６
ｂには、はんだバンプ８が形成されている。本図に示し
た半導体装置は、半導体素子１及び導電性リード３の周
囲を樹脂７によって封止する。なお、積層配線基板６の
半導体素子搭載面６ａ上の電極６６と、はんだバンプ形
成面６ｂのはんだバンプ８は、積層配線基板６内部の図
示されていないスルーホールによって電気的に接続され
ている。
【００１５】次に、本実施例の半導体装置の製造方法を
説明する。
説明する。
【００１６】図２は本発明による実施例の半導体装置の
製造工程を説明する平面図である。
製造工程を説明する平面図である。
【００１７】図２に示すように、導電性リード３，ダム
バーリード３３ａ及び外枠３３ｂによって構成されたリ
ードフレーム９の導電性リード３の先端３ａ部分を、絶
縁部材２を介して半導体素子１の回路形成面１ａに接合
する。半導体素子１と導電性リード３の接合後、半導体
素子１の回路形成面１ａ上の電極１１と導電性リード３
を金属細線４によって接続する。
バーリード３３ａ及び外枠３３ｂによって構成されたリ
ードフレーム９の導電性リード３の先端３ａ部分を、絶
縁部材２を介して半導体素子１の回路形成面１ａに接合
する。半導体素子１と導電性リード３の接合後、半導体
素子１の回路形成面１ａ上の電極１１と導電性リード３
を金属細線４によって接続する。
【００１８】図３は本発明による実施例の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【００１９】次に、図３に示すように、回路形成面１ａ
にリードフレーム９と連結した状態の導電性リード３を
接合した半導体素子１を、その回路形成面１ａが積層配
線基板６の半導体素子搭載面６ａと対向するように配置
し、導電性リードの端部３ｂにおいて導電性リード３と
積層配線基板６上の電極６６をはんだ５により接合す
る。
にリードフレーム９と連結した状態の導電性リード３を
接合した半導体素子１を、その回路形成面１ａが積層配
線基板６の半導体素子搭載面６ａと対向するように配置
し、導電性リードの端部３ｂにおいて導電性リード３と
積層配線基板６上の電極６６をはんだ５により接合す
る。
【００２０】図４は本発明による実施例の半導体装置の
製造工程を説明する断面図である。
製造工程を説明する断面図である。
【００２１】さらに、図４に示すように、半導体素子１
の周囲及び積層配線基板６の半導体素子搭載面６ａ上に
ある導電性リード３の周囲をトランスファモールド法に
よって樹脂７で封止する。樹脂７による封止後、積層配
線基板６の半導体素子搭載面の反対側の面（バンプ形成
面）６ｂにはんだバンプ８を形成する。最後にリードフ
レーム９の外枠３３ｂや図示されていないダムバーリー
ド３３ａを積層配線基板６の端面６ｃと面一個所で切断
して図１に示した形状の半導体装置を得る。
の周囲及び積層配線基板６の半導体素子搭載面６ａ上に
ある導電性リード３の周囲をトランスファモールド法に
よって樹脂７で封止する。樹脂７による封止後、積層配
線基板６の半導体素子搭載面の反対側の面（バンプ形成
面）６ｂにはんだバンプ８を形成する。最後にリードフ
レーム９の外枠３３ｂや図示されていないダムバーリー
ド３３ａを積層配線基板６の端面６ｃと面一個所で切断
して図１に示した形状の半導体装置を得る。
【００２２】なお、積層配線基板６の半導体素子搭載面
の反対側の面（バンプ形成面）６ｂにはんだバンプ８を
形成するのは、リードフレーム９の切断の前後いずれで
あっても良い。
の反対側の面（バンプ形成面）６ｂにはんだバンプ８を
形成するのは、リードフレーム９の切断の前後いずれで
あっても良い。
【００２３】半導体素子１の回路形成面１ａと積層配線
基板６の素子搭載面６ａの間隔は、樹脂７が介在できる
最小の間隔に設定するのが有効である。半導体素子１と
積層配線基板６の間隔は約０.０７mm 以上であれば樹脂
７が介在することができ、導電性リード３の板厚（０.
１〜０.３mm程度）などを考慮して製造上可能な最小の
間隔を選択する。
基板６の素子搭載面６ａの間隔は、樹脂７が介在できる
最小の間隔に設定するのが有効である。半導体素子１と
積層配線基板６の間隔は約０.０７mm 以上であれば樹脂
７が介在することができ、導電性リード３の板厚（０.
１〜０.３mm程度）などを考慮して製造上可能な最小の
間隔を選択する。
【００２４】導電性リード３には、板厚０.１〜０.３mm
程度の鉄−ニッケル合金（例えばＦｅ−４２Ｎｉな
ど）、銅、あるいは銅系合金などの金属材料を使用す
る。
程度の鉄−ニッケル合金（例えばＦｅ−４２Ｎｉな
ど）、銅、あるいは銅系合金などの金属材料を使用す
る。
【００２５】金属細線４には金（Ａｕ）またはアルミ
（Ａｌ）などの直径２０〜３０μｍ程度の細線を用い
る。
（Ａｌ）などの直径２０〜３０μｍ程度の細線を用い
る。
【００２６】積層配線基板６には、ガラス布が含まれた
エポキシ樹脂，ポリイミド樹脂、あるいはビスマレイミ
ドトリアジン（ＢＴ）樹脂などを基材とした銅張積層板
を使用する。
エポキシ樹脂，ポリイミド樹脂、あるいはビスマレイミ
ドトリアジン（ＢＴ）樹脂などを基材とした銅張積層板
を使用する。
【００２７】封止樹脂５には、溶融シリカ粒子などを充
填したトランスファモールド用エポキシ樹脂を用いる。
填したトランスファモールド用エポキシ樹脂を用いる。
【００２８】半導体素子１の回路形成面１ａ上の電極１
１ａと導電性リード３の接続は、導電性の部材であれば
金属細線に限定されるものではなく、はんだ，導電性接
合剤などを用いてもよい。また、導電性リード３と積層
配線基板６の接続も図１に示したはんだに限定されるも
のではない。
１ａと導電性リード３の接続は、導電性の部材であれば
金属細線に限定されるものではなく、はんだ，導電性接
合剤などを用いてもよい。また、導電性リード３と積層
配線基板６の接続も図１に示したはんだに限定されるも
のではない。
【００２９】本実施例によれば、半導体素子を導電性リ
ードによって積層配線基板上に保持することができ、半
導体素子と積層配線基板の対向面間に樹脂を介在するこ
とができる。これによって、半導体装置実装時の加熱時
に生じる半導体素子と積層配線基板の線膨張係数差に起
因する熱応力を低減することができ、実装時に発生する
界面はく離を防止することができる。
ードによって積層配線基板上に保持することができ、半
導体素子と積層配線基板の対向面間に樹脂を介在するこ
とができる。これによって、半導体装置実装時の加熱時
に生じる半導体素子と積層配線基板の線膨張係数差に起
因する熱応力を低減することができ、実装時に発生する
界面はく離を防止することができる。
【００３０】図５は本発明による他の実施例の半導体装
置を示す断面図である。
置を示す断面図である。
【００３１】図１に示した半導体装置では、半導体素子
１の周囲全体を樹脂７で封止する例を示した。しかし、
半導体素子１の発熱量が大きいような場合、図１のよう
な構成では半導体装置の熱抵抗が大きくなる可能性があ
る。このような場合は、図５に示すように半導体素子１
の反回路形成面１ｂを樹脂７から露出させる構造が有効
である。半導体素子１の反回路形成面１ｂを露出させる
ことによって、半導体装置冷却用の空気が直接半導体素
子と接触し、半導体装置の放熱効果を向上することがで
きる。
１の周囲全体を樹脂７で封止する例を示した。しかし、
半導体素子１の発熱量が大きいような場合、図１のよう
な構成では半導体装置の熱抵抗が大きくなる可能性があ
る。このような場合は、図５に示すように半導体素子１
の反回路形成面１ｂを樹脂７から露出させる構造が有効
である。半導体素子１の反回路形成面１ｂを露出させる
ことによって、半導体装置冷却用の空気が直接半導体素
子と接触し、半導体装置の放熱効果を向上することがで
きる。
【００３２】また、図６に示すように、露出した半導体
素子１の反回路形成面１ｂに放熱用のフィン１０を接合
するとさらに放熱効果が増大する。
素子１の反回路形成面１ｂに放熱用のフィン１０を接合
するとさらに放熱効果が増大する。
【００３３】図７は図１に示した半導体装置の別の様態
を示す断面図である。
を示す断面図である。
【００３４】図７において、半導体素子１は、その回路
形成面１ａが積層配線基板６の半導体素子搭載面６ａと
対向するように配置されている。半導体素子１の回路形
成面１ａの電極１１には、高分子フィルム上に貼付られ
た金属箔から成る導電性リード３０の一方の端部３０ａ
が接合されている。導電性リード３０の他方の端部３０
ｂは、積層配線基板６の半導体素子搭載面６ａ上の電極
６６に接合されている。半導体素子１は、導電性リード
３０によって積層配線基板６上に保持されており、樹脂
７による封止の際に半導体素子１と積層配線基板６の対
向面間に樹脂７が介在する。積層配線基板６の半導体素
子搭載面６ａの反対側の面（バンプ形成面）６ｂには、
はんだバンプ８が形成されている。本図に示した半導体
装置は、半導体素子１及び導電性リード３０の周囲を樹
脂７によって封止する。なお、積層配線基板６の半導体
素子搭載面６ａ上の電極６６と、はんだバンプ形成面６
ｂのはんだバンプ８は、積層配線基板６内部の図示され
ていないスルーホールによって電気的に接続されてい
る。
形成面１ａが積層配線基板６の半導体素子搭載面６ａと
対向するように配置されている。半導体素子１の回路形
成面１ａの電極１１には、高分子フィルム上に貼付られ
た金属箔から成る導電性リード３０の一方の端部３０ａ
が接合されている。導電性リード３０の他方の端部３０
ｂは、積層配線基板６の半導体素子搭載面６ａ上の電極
６６に接合されている。半導体素子１は、導電性リード
３０によって積層配線基板６上に保持されており、樹脂
７による封止の際に半導体素子１と積層配線基板６の対
向面間に樹脂７が介在する。積層配線基板６の半導体素
子搭載面６ａの反対側の面（バンプ形成面）６ｂには、
はんだバンプ８が形成されている。本図に示した半導体
装置は、半導体素子１及び導電性リード３０の周囲を樹
脂７によって封止する。なお、積層配線基板６の半導体
素子搭載面６ａ上の電極６６と、はんだバンプ形成面６
ｂのはんだバンプ８は、積層配線基板６内部の図示され
ていないスルーホールによって電気的に接続されてい
る。
【００３５】高分子フィルム上に貼付られた金属箔から
成る導電性リード３０は、厚さ0.01〜０.１mm 程度の
銅，銅合金あるいはその他の金属の箔をポリイミド，ガ
ラスエポキシなどの高分子フィルムに貼り付け、エッチ
ングなどによって所定のパターンに形成したものを使用
する。導電性リード３０と半導体素子１、及び導電性リ
ード３０と積層配線基板６の接合は、通常のＴＡＢ（テ
ープ・オートメイテッド・ボンデング）技術によって容
易に実施することができる。
成る導電性リード３０は、厚さ0.01〜０.１mm 程度の
銅，銅合金あるいはその他の金属の箔をポリイミド，ガ
ラスエポキシなどの高分子フィルムに貼り付け、エッチ
ングなどによって所定のパターンに形成したものを使用
する。導電性リード３０と半導体素子１、及び導電性リ
ード３０と積層配線基板６の接合は、通常のＴＡＢ（テ
ープ・オートメイテッド・ボンデング）技術によって容
易に実施することができる。
【００３６】図８は本発明による他の実施例の半導体装
置を示す断面図である。
置を示す断面図である。
【００３７】図８において、半導体素子１は、その反回
路形成面１ｂが積層配線基板６の半導体素子搭載面６ａ
と対向するように配置されている。半導体素子１の回路
形成面１ａには、導電性リード３の一方の端部３ａがは
んだ５５により接合されており、回路形成面１ａ上の電
極１１と電気的に接続されている。導電性リード３の他
方の端部３ｂは、はんだ５によって積層配線基板６の半
導体素子搭載面６ａ上の電極６６と接合されている。半
導体素子１は、導電性リード３によって積層配線基板６
上に保持されており、樹脂７による封止の際に半導体素
子１と積層配線基板６の対向面間に樹脂７が介在する。
積層配線基板６の半導体素子搭載面６ａの反対側の面
（バンプ形成面）６ｂには、はんだバンプ８が形成され
ている。本図に示した半導体装置は、半導体素子１及び
導電性リード３の周囲を樹脂７によって封止する。な
お、積層配線基板６の半導体素子搭載面６ａ上の電極６
６と、はんだバンプ形成面６ｂのはんだバンプ８は、積
層配線基板６内部の図示されていないスルーホールによ
って電気的に接続されている。
路形成面１ｂが積層配線基板６の半導体素子搭載面６ａ
と対向するように配置されている。半導体素子１の回路
形成面１ａには、導電性リード３の一方の端部３ａがは
んだ５５により接合されており、回路形成面１ａ上の電
極１１と電気的に接続されている。導電性リード３の他
方の端部３ｂは、はんだ５によって積層配線基板６の半
導体素子搭載面６ａ上の電極６６と接合されている。半
導体素子１は、導電性リード３によって積層配線基板６
上に保持されており、樹脂７による封止の際に半導体素
子１と積層配線基板６の対向面間に樹脂７が介在する。
積層配線基板６の半導体素子搭載面６ａの反対側の面
（バンプ形成面）６ｂには、はんだバンプ８が形成され
ている。本図に示した半導体装置は、半導体素子１及び
導電性リード３の周囲を樹脂７によって封止する。な
お、積層配線基板６の半導体素子搭載面６ａ上の電極６
６と、はんだバンプ形成面６ｂのはんだバンプ８は、積
層配線基板６内部の図示されていないスルーホールによ
って電気的に接続されている。
【００３８】導電性リード３には、板厚０.１〜０.３mm
程度の鉄−ニッケル合金（例えばＦｅ−４２Ｎｉな
ど）、銅、あるいは銅系合金などの金属材料を使用す
る。この場合、導電性リード３の一方の端部３ａと半導
体素子１の回路形成面１ａ上の電極１１との接続を金属
細線によって行っても良い。
程度の鉄−ニッケル合金（例えばＦｅ−４２Ｎｉな
ど）、銅、あるいは銅系合金などの金属材料を使用す
る。この場合、導電性リード３の一方の端部３ａと半導
体素子１の回路形成面１ａ上の電極１１との接続を金属
細線によって行っても良い。
【００３９】また、導電性リード３に、厚さ０.０１〜
０.１mm程度の銅，銅合金あるいはその他の金属からな
る金属箔を高分子フィルム上に貼付たものを使用しても
良い。この場合の導電性リード３と半導体素子１、及び
導電性リード３と積層配線基板６の接合は、通常のＴＡ
Ｂ（テープ・オートメイテッド・ボンデング）技術によ
って容易に実施することができる。
０.１mm程度の銅，銅合金あるいはその他の金属からな
る金属箔を高分子フィルム上に貼付たものを使用しても
良い。この場合の導電性リード３と半導体素子１、及び
導電性リード３と積層配線基板６の接合は、通常のＴＡ
Ｂ（テープ・オートメイテッド・ボンデング）技術によ
って容易に実施することができる。
【００４０】本実施例によっても、半導体素子を導電性
リードによって積層配線基板上に保持することができ、
半導体素子と積層配線基板の対向面間に樹脂を介在する
ことができる。これによって、半導体装置実装時の加熱
時に生じる半導体素子と積層配線基板の線膨張係数差に
起因する熱応力を低減することができ、実装時に発生す
る界面はく離を防止することができる。
リードによって積層配線基板上に保持することができ、
半導体素子と積層配線基板の対向面間に樹脂を介在する
ことができる。これによって、半導体装置実装時の加熱
時に生じる半導体素子と積層配線基板の線膨張係数差に
起因する熱応力を低減することができ、実装時に発生す
る界面はく離を防止することができる。
【００４１】
【発明の効果】本発明によれば、半導体素子と積層配線
基板の対向面間に樹脂を介在させて、半導体素子と積層
配線基板の間隔を広くすることができるため、半導体素
子と積層配線基板の線膨張係数差に起因して両者の界面
に発生する熱応力が低減する。これによって、半導体装
置の加熱時に発生する損傷発生を防止した半導体装置を
提供することができる。
基板の対向面間に樹脂を介在させて、半導体素子と積層
配線基板の間隔を広くすることができるため、半導体素
子と積層配線基板の線膨張係数差に起因して両者の界面
に発生する熱応力が低減する。これによって、半導体装
置の加熱時に発生する損傷発生を防止した半導体装置を
提供することができる。
【図１】本発明による半導体装置の一実施例の断面図。
【図２】図１に示した本発明による半導体装置の製造工
程の平面図。
程の平面図。
【図３】図１に示した本発明による半導体装置の製造工
程の断面図。
程の断面図。
【図４】図１に示した本発明による半導体装置の製造工
程の断面図。
程の断面図。
【図５】図１に示した半導体装置の他の様態の断面図。
【図６】図１に示した半導体装置の他の様態の断面図。
【図７】図１に示した半導体装置の他の様態の断面図。
【図８】本発明による半導体装置の他の実施例の断面
図。
図。
【図９】従来の半導体装置の例の断面図。
１…半導体素子、１ａ…回路形成面、１ｂ…反回路形成
面、２…絶縁部材、３…導電性リード、４…金属細線、
５…はんだ、６…積層配線基板、６ａ…半導体素子搭載
面、６ｂ…バンプ形成面、６ｃ…端面、７…樹脂、８…
はんだバンプ、９…リードフレーム、１０…放熱用フィ
ン、１１…電極、３０…金属箔導電性リード、３３ａ…
ダムバーリード、３３ｂ…外枠、６６…電極。
面、２…絶縁部材、３…導電性リード、４…金属細線、
５…はんだ、６…積層配線基板、６ａ…半導体素子搭載
面、６ｂ…バンプ形成面、６ｃ…端面、７…樹脂、８…
はんだバンプ、９…リードフレーム、１０…放熱用フィ
ン、１１…電極、３０…金属箔導電性リード、３３ａ…
ダムバーリード、３３ｂ…外枠、６６…電極。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田中 直敬 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 米田 奈柄 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 清水 浩也 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 熊沢 鉄雄 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 永井 晃 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内
Claims (1)
- 【請求項１】積層配線基板の一方の面に半導体素子を搭
載するとともに、他方の面に複数のはんだバンプを形成
し、前記半導体素子の周囲を樹脂で封止した半導体装置
において、前記半導体素子の回路形成面を前記積層配線
基板の前記半導体素子の搭載面と対向させ、前記半導体
素子の前記回路形成面上に接合した複数の導電性リード
によって前記半導体素子を前記積層配線基板上に保持す
るとともに前記導電性リードによって前記半導体素子と
前記積層配線基板を電気的に接続し、前記半導体素子の
前記回路形成面と前記積層配線基板の対向面間に樹脂を
介在させたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241994A JPH07273250A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6241994A JPH07273250A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07273250A true JPH07273250A (ja) | 1995-10-20 |
Family
ID=13199623
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6241994A Pending JPH07273250A (ja) | 1994-03-31 | 1994-03-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07273250A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109788A1 (ja) * | 2009-03-25 | 2010-09-30 | 凸版印刷株式会社 | 半導体素子基板、その製造方法及び半導体装置 |
| US11121054B2 (en) | 2017-01-18 | 2021-09-14 | Murata Manufacturing Co., Ltd. | Module |
-
1994
- 1994-03-31 JP JP6241994A patent/JPH07273250A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2010109788A1 (ja) * | 2009-03-25 | 2010-09-30 | 凸版印刷株式会社 | 半導体素子基板、その製造方法及び半導体装置 |
| KR20110130458A (ko) * | 2009-03-25 | 2011-12-05 | 도판 인사츠 가부시키가이샤 | 반도체 소자 기판, 그 제조 방법 및 반도체 장치 |
| US8319322B2 (en) | 2009-03-25 | 2012-11-27 | Toppan Printing Co., Ltd. | Substrate for semiconductor element, method for manufacturing substrate for semiconductor element, and semiconductor device |
| US8535979B2 (en) | 2009-03-25 | 2013-09-17 | Toppan Printing Co., Ltd. | Method for manufacturing substrate for semiconductor element |
| US11121054B2 (en) | 2017-01-18 | 2021-09-14 | Murata Manufacturing Co., Ltd. | Module |
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