JP2001230267A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

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Abstract

(57)【要約】 【課題】 半導体ウェハの変形を防止し導電性ボールの
搭載が正常に行える半導体装置の製造方法および半導体
装置を提供することを目的とする。 【解決手段】 半導体素子1’の電極2上に形成された
樹脂層3を貫通し電極2と導通する金属バンプ7が形成
された半導体装置9の製造方法において、複数の半導体
素子1’が形成された半導体ウェハ1もしくはこの半導
体ウェハ1の表面に形成された樹脂層3のいずれか一方
のみを切断分離する。この部分分離工程後に樹脂層3上
に半田ボール6を吸着ヘッド8により搭載しリフロー後
に電極2と導通する金属バンプ7を形成した後に、半導
体ウェハ1を各個片の半導体装置9に分離する。これに
より、金属バンプ形成のための半田ボール搭載時に熱変
形によるそりが発生せず、良好な状態で半田ボール6を
搭載することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子の外部
接続用の電極上に金属バンプを形成する半導体装置の製
造方法および半導体装置に関するものである。
【0002】
【従来の技術】電子機器の基板などに実装される半導体
装置は、従来はウェハ状態で回路パターン形成が行わ
れ、個片に分割された後の半導体素子の外部接続用電極
に、リードフレームのピンや金属バンプなどを接続し、
この接続部分を含む半導体素子全体を樹脂モールドで封
止して半導体装置とするパッケージング工程を経て製造
されていた。近年このパッケージング工程をウェハ状態
で行う半導体装置の製造方法が採用されるようになって
いる。この方法では、まず半導体ウェハの表面に樹脂層
が形成され、半導体ウェハと樹脂層との2層構造を形成
した後に、金属バンプなどの外部接続用電極の形成が行
われる。金属バンプの形成には、樹脂層の上から導電性
ボールを搭載する方法が一般に用いられる。
【0003】
【発明が解決しようとする課題】ところが、半導体ウェ
ハの上に樹脂層が形成された2層構造は、半導体ウェハ
の主材質であるシリコンと樹脂材料との熱膨張率の相違
により、熱変形によってそりを生じやすい。このため、
導電性ボールを樹脂層の上に搭載する工程において、こ
のそりのために樹脂層の表面と移載ヘッドに保持された
状態の導電性ボール下面との間に部分的に隙間が生じ
る。この状態で導電性ボールを搭載すると、隙間が存在
する部分では、導電性ボールが真空吸着状態から離脱し
て樹脂層の上面に移る際に落差によって位置ずれや脱落
が生じ、正常な搭載が行えないという問題点があった。
【0004】そこで本発明は、半導体ウェハの変形を防
止し導電性ボールの搭載が正常に行える半導体装置の製
造方法および半導体装置を提供することを目的とする。
【0005】
【課題を解決するための手段】請求項1記載の半導体装
置の製造方法は、半導体素子の外部接続用の電極が形成
された電極形成面上に樹脂層が形成されこの樹脂層を貫
通して前記電極と導通する金属バンプが形成された半導
体装置を製造する半導体装置の製造方法であって、複数
の半導体素子が形成された半導体ウェハもしくはこの半
導体ウェハの表面に形成された樹脂層のいずれか一方の
みを切断分離する部分分離工程と、この部分分離工程後
の樹脂層の上面に導電性ボールを搭載して前記電極と導
通する金属バンプを形成する工程と、金属バンプ形成後
の半導体ウェハを各個片の半導体装置に分離する完全分
離工程とを含む。
【0006】請求項2記載の半導体装置は、半導体素子
の外部接続用の電極が形成された電極形成面上に樹脂層
が形成されこの樹脂層を貫通して前記電極と導通する金
属バンプが形成された半導体装置であって、複数の半導
体素子が形成された半導体ウェハもしくはこの半導体ウ
ェハの表面に形成された樹脂層のいずれか一方のみを切
断分離する部分分離工程と、この部分分離工程後の樹脂
層の上面に導電性ボールを搭載して前記電極と導通する
金属バンプを形成する工程と、金属バンプ形成後の半導
体ウェハを各個片の半導体装置に分離する完全分離工程
とを含む半導体装置の製造方法によって製造された。
【0007】本発明によれば、複数の半導体素子が形成
された半導体ウェハもしくはこの半導体ウェハの表面に
形成された樹脂層のいずれか一方のみを切断分離し、こ
の部分分離工程後の樹脂層の上面に導電性ボールを搭載
して前記電極と導通する金属バンプを形成することによ
り、金属バンプ形成のための導電性ボール搭載時に半導
体ウェハには熱変形によるそりが発生せず、良好な状態
で導電性ボールを搭載することができる。
【0008】
【発明の実施の形態】(実施の形態1)図1、図2は本
発明の実施の形態1の半導体装置の製造方法の工程説明
図である。図1(a),(b),(c),(d)、図2
(a),(b),(c),(d)は、半導体装置の製造
方法を工程順に示している。
【0009】図1(a)において、1は複数の半導体素
子が形成された半導体ウェハである。半導体ウェハ1の
上面には、外部接続用の電極2が形成されている。図1
(b)に示すように、半導体ウェハ1の電極形成面には
樹脂層3が形成される。樹脂層形成の方法として本実施
の形態では、エポキシ樹脂やポリイミド樹脂などの樹脂
材料を200μm程度の厚さのシート状に加工した樹脂
膜を接着剤によって半導体ウェハ1上面に貼付する方法
が用いられる。なお、樹脂層3を形成する方法として、
樹脂膜を用いる替わりに液状の樹脂を前記電極形成面上
に均一に塗布する方法などを用いてもよい。
【0010】この樹脂層3は、半導体ウェハ1の表面を
保護するのみならず、半導体ウェハ1から半導体素子
1’が切り出された後においてもそのまま封止用の樹脂
として機能する。したがって、樹脂層3に用いる樹脂材
料には半導体素子1’を保護するための封止機能を有す
るものが選ばれる。すなわち、耐湿性、耐マイグレーシ
ョン性、外力に対する十分な強度、電気絶縁性等、封止
材として満足できる性能を有するものでなければならな
い。このような樹脂は、既に半導体装置の製造に用いら
れているものでよい。また、半導体装置を基板に実装し
た後の信頼性を高めるために、上述した樹脂にSiO2
等のフィラーを混合したものを使用してもよい。
【0011】次に、樹脂層3が形成された半導体ウェハ
1は、裏面を削る薄化工程に送られる。図1(c)に示
すように、半導体ウェハ1の裏面、すなわち樹脂層3が
形成された面の反対面側を研削する(破線で示す半導体
ウェハ1参照)。なお研削によって薄く加工されていく
半導体ウェハ1に対しても加工時の応力が作用するが、
樹脂層3によって補強されているので破壊の心配がな
い。
【0012】次に、上記の状態の半導体ウェハ1に対し
て貫通孔形成が行われる。この貫通孔形成にはレーザ加
工が用いられ、電極2の位置に対応して樹脂層3を貫通
する貫通孔3aを形成する。樹脂層3の所定位置にレー
ザ光を照射することにより、図2(a)に示すように樹
脂層3には電極2の表面に到達する貫通孔3aが形成さ
れる。また貫通孔形成と共にこの工程では、樹脂層3の
みをレーザにより各個片の分割ラインに沿って切断分離
する。すなわち、この工程は樹脂層3のみを切断分離す
る部分分離工程となっている。
【0013】次に、貫通孔3a位置に電極2と導通する
金属バンプを形成する工程について説明する。図2
(a)に示すようにクリーム半田5がスキージ等のへら
状のものを用いて貫通孔3a内に充填される。次いで、
樹脂層3の貫通孔3aに充填されたクリーム半田5上に
は、図2(b)に示すように吸着ヘッド8を用いて導電
性ボールとしての半田ボール6が搭載される。この半田
ボール6はクリーム半田5と同じ半田で形成されてい
る。
【0014】この半田ボール搭載工程に先だって、樹脂
層3は各個片相当位置で切断分離されているので、樹脂
層3が連続した状態で半導体ウェハ1と接合された2層
構造において熱変形によって生じるそりが発生しない。
このため、吸着ヘッド8によって半田ボール6を搭載す
る際に、樹脂層3の上面は均一な高さに保たれ、吸着ヘ
ッド8に保持された半田ボール6と樹脂層3の上面との
間に隙間が生じない。これにより、そりが生じた状態で
半田ボール6を搭載する場合に前記隙間を半田ボール6
が落下することによって生じる位置ずれや脱落などの不
具合が発生しない。
【0015】この後半導体ウェハ1はリフロー工程に送
られここで加熱される。これにより、半田ボール6およ
びクリーム半田5中の半田粒子が溶融し、電極2上面と
半田接合される。これにより、図2(c)に示すよう
に、樹脂層3を貫通して電極2と導通する金属バンプ7
が形成される。
【0016】以上のように金属バンプ7が形成された半
導体ウェハ1は、切断手段にセットされる。ここで半導
体ウェハ1を樹脂層3の切断位置に沿って切断すること
により、半導体ウェハ1は各半導体素子1’ごとに個片
に分離され、完全分離される。これにより、図2(d)
に示すように半導体素子1’の電極形成面に樹脂層3が
形成されこの樹脂層3を貫通して電極2と導通する金属
バンプ7が形成された半導体装置9が完成する。
【0017】(実施の形態2)図3、図4は本発明の実
施の形態2の半導体装置の製造方法の工程説明図であ
る。図3(a),(b),(c),(d)、図4
(a),(b),(c),(d)は、半導体装置の製造
方法を工程順に示している。本実施の形態2は、半導体
ウェハと樹脂層との2層構造を部分分離する工程におい
て、実施の形態1と異なり、半導体ウェハのみを切断分
離するものである。
【0018】図3(a)において、11は実施の形態1
に示す半導体ウェハ1と同様の複数の半導体素子が形成
された半導体ウェハである。半導体ウェハ11の上面に
は、外部接続用の電極12が形成されている。これ以降
の樹脂層形成工程、半導体ウェハ11の薄化工程につい
ては、図1(b),(c)に示す実施の形態1と同様で
ある。
【0019】次に、上記の状態の半導体ウェハ11に対
して貫通孔形成および半導体ウェハ11の切断が行われ
る。この貫通孔形成は実施の形態1と同様にレーザ加工
によって行われ、これにより図3(d)に示すように樹
脂層13に電極12の表面に到達する貫通孔13aが形
成される。また貫通孔形成と共にこの工程では、半導体
ウェハ11のみを各個片の分割ラインに沿って切断し、
個片の半導体素子11’に切断分離する。すなわち、こ
の工程は半導体ウェハ11のみを切断分離する部分分離
工程となっている。
【0020】この後、貫通孔13a位置に電極12と導
通する金属バンプを形成する。ここでは、実施の形態1
と同様に図4(a)に示すように、クリーム半田5が貫
通孔13a内に充填され、次いで図4(b)に示すよう
に、樹脂層13の貫通孔13a上には半田ボール6が搭
載される。
【0021】この半田ボール搭載工程に先だって、半導
体ウェハ11は各個片相当位置で切断分離されているの
で、半導体ウェハ11が連続した状態で樹脂層13と接
合された2層構造において熱変形によって生じるそりが
なく、したがって実施の形態1と同様に、半田ボール6
の搭載において半田ボール6の位置ずれや脱落などの不
具合が発生しない。
【0022】この後半導体素子11’が樹脂層13によ
って連結された状態の半導体ウェハ11は、実施の形態
1と同様にリフロー工程に送られここで加熱される。こ
れにより、図4(c)に示すように、樹脂層13上面に
は電極12と導通する金属バンプ7が形成される。
【0023】以上のように金属バンプ7が形成された半
導体ウェハ11(半導体素子11’の連結体)は、切断
手段にセットされる。ここで樹脂層13を半導体素子1
1’の切断位置に沿って切断することにより、半導体ウ
ェハ11は各個片に分離され、完全分離される。これに
より図4(d)に示すように半導体素子11’の電極形
成面に樹脂層13が形成されこの樹脂層13を貫通して
電極12と導通する金属バンプ7が形成された半導体装
置19が完成する。
【0024】(実施の形態3)図5、図6は本発明の実
施の形態3の半導体装置の製造方法の工程説明図であ
る。図5(a),(b),(c),(d)、図6
(a),(b),(c),(d),(e),(f)は、
半導体装置の製造方法を工程順に示している。本実施の
形態3は、予め半導体ウェハ上面に溝を形成しておき、
樹脂層形成後に半導体ウェハの裏面を削ることにより半
導体ウェハのみを切断分離するものである。
【0025】図5(a)において、21は実施の形態1
に示す半導体ウェハ1と同様の、複数の半導体素子が形
成された半導体ウェハである。半導体ウェハ21の上面
には、外部接続用の電極22が形成されている。半導体
ウェハ21の下面には、粘着層24によって樹脂の保護
シート25が貼着されている。保護シート25は以下に
説明する溝形成工程中に半導体ウェハ21を補強する役
割を有している。
【0026】保護シート25によって補強された半導体
ウェハ21は、溝形成工程に送られる。ここでは、図5
(b)で示すように半導体ウェハ21の上面に個片の分
割位置に沿って溝21aが形成される。この溝形成後、
図5(c)に示すように、半導体ウェハ21の上面には
樹脂層23が形成される。この樹脂層形成は、実施の形
態1と同様に行われる。
【0027】次いで、図5(d)に示すように半導体ウ
ェハ21の下面から保護シート25が剥離され、この後
半導体ウェハ21は薄化工程に送られる。ここでは、実
施の形態1と同様に、半導体ウェハ21の裏面を研削に
より除去する。このとき、図5(b)で形成された溝が
裏側から見えるまで研削が行われる。これにより、半導
体ウェハ21は溝21aにより個片の半導体素子21’
に切断分離される。すなわち、本実施の形態3では、溝
形成工程と薄化工程によって半導体ウェハ21のみが切
断分離され、これらの2工程によって部分分離工程が構
成されている。
【0028】この後、この状態の半導体ウェハ21に対
して貫通孔形成が行われる。この貫通孔形成は実施の形
態1と同様にレーザ加工によって行われる。この後、貫
通孔23a位置に電極22と導通する金属バンプが形成
される。図6(c)に示すように、実施の形態1,2と
同様にクリーム半田5が貫通孔23a内に充填され、次
いで図6(d)に示すように、樹脂層23の貫通孔23
a上には半田ボール6が搭載される。
【0029】この半田ボール搭載工程に先だって、半導
体ウェハ21は各個片相当位置で切断分離されているの
で、半導体ウェハ21が連続した状態で樹脂層23と接
合された2層構造において熱変形によって生じるそりが
なく、したがって実施の形態1、2と同様に、半田ボー
ル6の搭載において半田ボール6の位置ずれや脱落など
の不具合が発生しない。
【0030】この後半導体素子21’が樹脂層23によ
って連結された状態の半導体ウェハ21は、実施の形態
1,2と同様にリフロー工程に送られここで加熱され
る。これにより、図6(e)に示すように、樹脂層23
上面には電極22と導通する金属バンプ7が形成され
る。
【0031】以上のように金属バンプ7が形成された半
導体ウェハ21(半導体素子の連結体)は、切断手段に
セットされる。ここで樹脂層23を半導体素子21’の
切断位置に沿って切断することにより、連続状態の半導
体素子21’は各個片に分離され完全分離される。これ
により図6(f)に示すように、半導体素子21’の電
極形成面に樹脂層23が形成されこの樹脂層23を貫通
して電極22と導通する金属バンプ7が形成された半導
体装置29が完成する。
【0032】上記説明したように、本発明の各実施の形
態では、半導体ウェハの上面に樹脂層が形成されこの樹
脂層を貫通して半導体素子と導通する金属バンプを形成
して成る半導体装置の製造において、金属バンプ形成の
ための導電性ボールの搭載に先立って半導体ウェハもし
くは樹脂層のいずれか一方のみを切断する部分分離を行
うことにより、ウェハ状態で複数の半導体素子に対して
導電性ボールを一括して効率よく搭載できると共に、半
導体ウェハと樹脂層の2層構造において熱変形によって
生じるそりを防止することができる。これにより、導電
性ボールの搭載において導電性ボールと樹脂層との間に
隙間のない良好な状態で導電性ボールの搭載を行うこと
ができ、導電性ボールの位置ずれや脱落などの搭載不具
合を防止することができる。
【0033】
【発明の効果】本発明によれば、複数の半導体素子が形
成された半導体ウェハもしくはこの半導体ウェハの表面
に形成された樹脂層のいずれか一方のみを切断分離し、
この部分分離工程後の半導体ウェハに導電性ボールを搭
載して前記電極と導通する金属バンプを形成するように
したので、金属バンプ形成のための導電性ボール搭載時
に半導体ウェハには熱変形によるそりが発生せず、良好
な状態で導電性ボールを搭載することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態1の半導体装置の製造方法
の工程説明図
【図2】本発明の実施の形態1の半導体装置の製造方法
の工程説明図
【図3】本発明の実施の形態2の半導体装置の製造方法
の工程説明図
【図4】本発明の実施の形態2の半導体装置の製造方法
の工程説明図
【図5】本発明の実施の形態3の半導体装置の製造方法
の工程説明図
【図6】本発明の実施の形態3の半導体装置の製造方法
の工程説明図
【符号の説明】
1、11、21 半導体ウェハ 1’、11’、21’半導体素子 2、12、22 電極 3、13、23 樹脂層 3a、13a、23a 貫通孔 5 クリーム半田 6 半田ボール 7 金属バンプ 9、19、29 半導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 23/12 H01L 23/12 L (72)発明者 大園 満 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 境 忠彦 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 有田 潔 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 5F061 AA01 BA07 CA26 CB13

Claims (2)

    【特許請求の範囲】
  1. 【請求項1】半導体素子の外部接続用の電極が形成され
    た電極形成面上に樹脂層が形成されこの樹脂層を貫通し
    て前記電極と導通する金属バンプが形成された半導体装
    置を製造する半導体装置の製造方法であって、複数の半
    導体素子が形成された半導体ウェハもしくはこの半導体
    ウェハの表面に形成された樹脂層のいずれか一方のみを
    切断分離する部分分離工程と、この部分分離工程後の樹
    脂層の上面に導電性ボールを搭載して前記電極と導通す
    る金属バンプを形成する工程と、金属バンプ形成後の半
    導体ウェハを各個片の半導体装置に分離する完全分離工
    程とを含むことを特徴とする半導体装置の製造方法。
  2. 【請求項2】半導体素子の外部接続用の電極が形成され
    た電極形成面上に樹脂層が形成されこの樹脂層を貫通し
    て前記電極と導通する金属バンプが形成された半導体装
    置であって、複数の半導体素子が形成された半導体ウェ
    ハもしくはこの半導体ウェハの表面に形成された樹脂層
    のいずれか一方のみを切断分離する部分分離工程と、こ
    の部分分離工程後の樹脂層の上面に導電性ボールを搭載
    して前記電極と導通する金属バンプを形成する工程と、
    金属バンプ形成後の半導体ウェハを各個片の半導体装置
    に分離する完全分離工程とを含む半導体装置の製造方法
    によって製造されたことを特徴とする半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014165200A (ja) * 2013-02-21 2014-09-08 Shin Etsu Chem Co Ltd 半導体チップの製造方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6862934B2 (en) * 2001-10-05 2005-03-08 The Charles Stark Draper Laboratory, Inc. Tuning fork gyroscope
JP2005209861A (ja) * 2004-01-22 2005-08-04 Nippon Steel Corp ウェハレベルパッケージ及びその製造方法
US8592286B2 (en) * 2005-10-05 2013-11-26 Stats Chippac Ltd. Ultra-thin wafer system and method of manufacture thereof
KR100837269B1 (ko) * 2006-05-22 2008-06-11 삼성전자주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
JP2012069747A (ja) * 2010-09-24 2012-04-05 Teramikros Inc 半導体装置およびその製造方法
US20120315727A1 (en) * 2011-06-10 2012-12-13 Shanghai Kaihong Electronic Company Limited Thin Power Package

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3613838B2 (ja) * 1995-05-18 2005-01-26 株式会社デンソー 半導体装置の製造方法
MY118036A (en) * 1996-01-22 2004-08-30 Lintec Corp Wafer dicing/bonding sheet and process for producing semiconductor device
JPH09219421A (ja) 1996-02-14 1997-08-19 Hitachi Ltd 半導体電子部品の製造方法およびウエハ
US5863813A (en) * 1997-08-20 1999-01-26 Micron Communications, Inc. Method of processing semiconductive material wafers and method of forming flip chips and semiconductor chips
JP2000036518A (ja) * 1998-07-16 2000-02-02 Nitto Denko Corp ウェハスケールパッケージ構造およびこれに用いる回路基板
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
US20020014693A1 (en) * 2000-03-21 2002-02-07 Pollock Jeffrey James Molded array package for facilitating device singulation
US6403449B1 (en) * 2000-04-28 2002-06-11 Micron Technology, Inc. Method of relieving surface tension on a semiconductor wafer
US6291317B1 (en) * 2000-12-06 2001-09-18 Xerox Corporation Method for dicing of micro devices
JP4856328B2 (ja) * 2001-07-13 2012-01-18 ローム株式会社 半導体装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014165200A (ja) * 2013-02-21 2014-09-08 Shin Etsu Chem Co Ltd 半導体チップの製造方法

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