JP2000349194A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置

Info

Publication number
JP2000349194A
JP2000349194A JP11160514A JP16051499A JP2000349194A JP 2000349194 A JP2000349194 A JP 2000349194A JP 11160514 A JP11160514 A JP 11160514A JP 16051499 A JP16051499 A JP 16051499A JP 2000349194 A JP2000349194 A JP 2000349194A
Authority
JP
Japan
Prior art keywords
semiconductor device
resin layer
electrode
forming
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11160514A
Other languages
English (en)
Inventor
Hiroshi Haji
宏 土師
Kiyoshi Arita
潔 有田
Kazuhiro Noda
和宏 野田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP11160514A priority Critical patent/JP2000349194A/ja
Publication of JP2000349194A publication Critical patent/JP2000349194A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/03Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1131Manufacturing methods by local deposition of the material of the bump connector in liquid form
    • H01L2224/1132Screen printing, i.e. using a stencil
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/113Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11334Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • H01L2224/1148Permanent masks, i.e. masks left in the finished device, e.g. passivation layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13022Disposition the bump connector being at least partially embedded in the surface
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27Manufacturing methods
    • H01L2224/274Manufacturing methods by blanket deposition of the material of the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319Arrangement of the layer connectors prior to mounting
    • H01L2224/83192Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01004Beryllium [Be]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01005Boron [B]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01006Carbon [C]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01033Arsenic [As]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01047Silver [Ag]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01082Lead [Pb]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013Alloys
    • H01L2924/014Solder alloys
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/35Mechanical effects
    • H01L2924/351Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 低コストで信頼性を確保することができる半
導体装置の製造方法および半導体装置を提供することを
目的とする。 【解決手段】 半導体素子の外部接続用の電極2が形成
された電極形成面上を樹脂で封止した半導体装置を製造
する半導体装置の製造方法において、電極形成面上に樹
脂膜を貼付して樹脂層3を形成し、この樹脂層3にレー
ザ照射により電極2の位置に対応して樹脂層3を貫通す
る貫通孔3aを形成する。そして貫通孔3a内にクリー
ム半田5を充填した後半田ボール6を搭載しリフローに
より電極2と導通する導電部7を形成する。これによ
り、充分な厚さを備えた樹脂層を形成して信頼性に優れ
た半導体装置を低コストで製造することが出来る。

Description

【発明の詳細な説明】
【0001】
【発明の属する後術分野】本発明は、半導体素子の外部
接続用の電極上に導電部を形成して成る半導体装置の製
造方法および半導体装置に関するものである。
【0002】
【従来の技術】電子機器の基板などに実装される半導体
装置は、従来はウェハ状態で回路パターン形成が行われ
個片に分割された後の半導体素子の外部接続用電極に、
リードフレームのピンや金属バンプなどを接続し、この
接続部分を樹脂モールドで封止して半導体装置とするパ
ッケージング工程を経て製造されていた。近年このパッ
ケージング工程をウェハ状態で行う試みがなされてい
る。その代表的な製造方法として、まず半導体素子の外
部接続用電極上に十分な高さを持った柱状の導電部を形
成した後でウェハの表面を樹脂で封止し、樹脂の表面を
研磨して導電部の表面を樹脂の表面から露出させるもの
が知られている。
【0003】従来、ウェハ状態での導電部形成には以下
に述べるようなフォトリソグラフによる方法が用いられ
ていた。まず、ウェハ表面には感光性樹脂膜が塗布さ
れ、フォトエッチングによって感光性樹脂膜の電極位置
に対応する部位に凹部が形成される。そしてこの凹部内
にメッキによって導電部が形成された後に感光性樹脂を
除去し、さらに最終工程として樹脂封止が行われ、ウェ
ハ表面を覆って樹脂層が形成されていた。
【0004】このようにして形成される樹脂層は、半導
体素子の表面を封止して水分などの異物の侵入を防止す
る保護膜としての役割とともに、半導体装置が基板に実
装された後の使用状態において生じるヒートサイクル、
すなわち実装接合部に基板と半導体素子の熱膨張率の差
に起因して発生する繰り返し熱応力を緩和する応力緩和
層としての役割を有している。このため、ウェハ表面に
形成される樹脂層は充分な厚さを有したものであること
が望ましい。そして、このためには樹脂封止に先立って
充分な厚さの導電部を形成する必要があった。
【0005】
【発明が解決しようとする課題】ところが、前述のよう
にフォトリソグラフによる方法は複雑な工程を経る必要
があるため設備費用が上昇するとともに、メッキによる
金属膜形成方法を用いることから電極上に充分な厚さの
導電部を形成しようとすれば工程コストが大幅に上昇す
る。このように、従来方法によるウェハ状態でのパッケ
ージングには、信頼性確保の目的で充分な厚さの樹脂層
を得ようとすればコスト上昇を招き、信頼性とコストと
を両立させることが困難であるという問題点があった。
【0006】そこで本発明は、低コストで信頼性を確保
することができる半導体装置の製造方法および半導体装
置を提供することを目的とする。
【0007】
【課題を解決するための手段】請求項1記載の半導体装
置の製造方法は、半導体素子の少なくとも外部接続用の
電極が形成された電極形成面上を樹脂で封止した半導体
装置を製造する半導体装置の製造方法であって、前記電
極形成面上に樹脂層を形成する樹脂層形成工程と、この
樹脂層にレーザ照射により前記電極位置に対応して前記
樹脂層を貫通する貫通孔を形成する貫通孔形成工程と、
この貫通孔内に前記電極と導通する導電部を形成する導
電部形成工程とを含む。
【0008】請求項2記載の半導体装置の製造方法は、
請求項1記載の半導体装置の製造方法であって、前記樹
脂層が半導体素子の少なくとも外部接続用電極が形成さ
れた電極形成面を封止する封止機能を有する。
【0009】請求項3記載の半導体装置の製造方法は、
請求項1記載の半導体装置の製造方法であって、前記樹
脂層形成工程において、シート状の樹脂を前記電極形成
面上に貼付するようにした。
【0010】請求項4記載の半導体装置の製造方法は、
請求項1記載の半導体装置の製造方法であって、前記導
電部形成工程は、前記貫通孔内にペースト状導電材を充
填する工程と、ペースト状導電材を加熱する工程とを含
む。
【0011】請求項5記載の半導体装置の製造方法は、
請求項4記載の半導体装置の製造方法であって、前記導
電部形成工程は、前記ペースト状導電材が金属ペースト
であり、加熱により金属ペースト中の金属成分を溶融さ
せて前記電極を接合するようにした。
【0012】請求項6記載の半導体装置の製造方法は、
請求項4記載の半導体装置の製造方法であって、前記ペ
ースト状導電材が金属粒子を含んだ熱硬化性の導電性樹
脂であり、加熱により前記熱硬化性の導電性樹脂を硬化
させるようにした。
【0013】請求項7記載の半導体装置の製造方法は、
請求項4記載の半導体装置の製造方法であって、前記導
電部形成工程は、前記貫通孔内に金属ペーストを充填す
る工程と、この金属ペースト上に導電性ボールを搭載す
る工程と、加熱により少なくとも前記金属ペースト中の
金属成分を溶融させる工程とを含む。
【0014】請求項8記載の半導体装置の製造方法は、
請求項1記載の半導体装置の製造方法であって、前記導
電部に前記樹脂よりも上方に突出する突出部を形成する
工程を含む。
【0015】請求項9記載の半導体装置は、半導体素子
の少なくとも外部接続用の電極が形成された電極形成面
上を樹脂で封止した半導体装置であって、前記電極形成
面上に樹脂層を形成する樹脂層形成工程と、この樹脂層
にレーザ照射により前記電極位置に対応して前記樹脂層
を貫通する貫通孔を形成する貫通孔形成工程と、この貫
通孔内に前記電極と導通する導電部を形成する導電部形
成工程とを含む半導体装置の製造方法によって製造され
た。
【0016】請求項10記載の半導体装置は、請求項9
記載の半導体装置であって、前記樹脂層が、半導体素子
の少なくとも外部接続用電極が形成された電極形成面を
封止する封止部である。
【0017】請求項11記載の半導体装置は、請求項9
記載の半導体装置であって、前記導電部が、前記樹脂層
よりも上方に突出する突出部を備えている。
【0018】本発明によれば、電極形成面上に樹脂層を
形成し、この樹脂層に前記電極位置に対応してレーザ照
射により前記樹脂層を貫通する貫通孔を形成し、この貫
通孔内に電極と導通する導電部を形成するようにしたの
で、充分な厚さを備えた樹脂層を形成して信頼性に優れ
た半導体装置を低コストで製造することが出来る。
【0019】
【発明の実施の形態】次に本発明の実施の形態を図面を
参照して説明する。図1は本発明の一実施の形態の半導
体装置の製造方法の工程説明図、図2は同樹脂膜の断面
図、図3、図4,図5,図6,図7は同半導体装置の製
造方法の工程説明図、図8は同半導体装置の断面図、図
9,図10は同半導体装置の実装状態を示す断面図であ
る。
【0020】まずはじめに本発明の半導体装置の製造方
法について説明する。
【0021】(1)樹脂層形成工程 図1(a)において、1は複数の半導体素子が形成され
た半導体ウェハである。半導体ウェハ1の上面には、外
部接続用の電極2が形成されている。次に、図1(b)
に示すように、半導体ウェハ1の上面の電極形成面上に
は、樹脂層3が形成される。この樹脂層3は、半導体ウ
ェハ1の表面を保護するのみならず、半導体ウェハ1か
ら半導体素子が切り出された後においてもそのまま封止
用の樹脂として機能する。
【0022】したがって、樹脂層3に用いる樹脂材料に
は半導体素子を保護するための封止機能を有するものが
選ばれる。すなわち、耐湿性、耐マイグレーション性、
外力に対する十分な強度、電気絶縁性等、封止材として
満足できる性能を有するものでなければならない。この
ような樹脂は、既に半導体装置の製造に用いられている
ものでよい。また、半導体装置を基板に実装した後の信
頼性を高めるために、上述した樹脂にSiO2等のフィ
ラーを混合したものを使用してもよい。この実装後の信
頼性については後述する。
【0023】次に図2,図3を用いて樹脂層形成の具体
的な例を説明する。樹脂層形成の方法として本実施の形
態では、図2に示すようにエポキシ樹脂やポリイミド樹
脂などの樹脂材料を200μm程度の厚さのシート状に
加工した樹脂膜3の片面に接着剤4をコートしたものを
使用し、この樹脂膜3を接着剤4によって半導体素子1
上面に貼付する方法が用いられる。具体的には、図3
(a)に示すように樹脂膜3の接着剤4がコートされた
面をテーブル40上に置かれた半導体ウェハ1の上面に
ローラ41等の貼付手段を用いて貼りつけ、次に図3
(b)に示す熱圧着ツール42等の熱圧着手段により加
圧しながら接着剤4を熱硬化させる。これにより、半導
体ウェハ1の表面に貼りつけられた樹脂膜3が樹脂層と
なる。
【0024】なお、樹脂層3を形成する方法として、樹
脂膜を用いる替わりに液状の樹脂を前記電極形成面上に
均一に塗布する方法や、半導体ウェハ1の電極形成面に
電着により樹脂を付着させる方法を用いてもよい。いず
れの方法においても、充分な厚さを有する樹脂層を簡便
な方法により低コストで形成することが出来る。ただ
し、樹脂層を均一な厚さで形成するという点では、シー
ト状の樹脂膜を接着剤を用いて貼りつける方法が好まし
い。
【0025】(2)貫通孔形成工程 次に、樹脂層3が形成された半導体ウェハ1に対して貫
通孔形成が行われる。この貫通孔形成にはレーザ加工が
用いられ、電極2の位置に対応して樹脂層3を貫通する
貫通孔を形成する。樹脂層3の所定位置にレーザ光を照
射することにより、照射位置にある樹脂が昇華し、図1
(c)に示すように、樹脂層3には開口部が底部よりも
広いテーパ形状で電極2の表面に到達する貫通孔3aが
形成される。
【0026】なお貫通孔形成工程において、電極2に到
達する貫通孔をレーザ加工のみで形成する替わりに、以
下に説明するようなレーザ加工とプラズマ処理を組み合
わせた貫通孔形成方法を用いてもよい。この方法は、所
定位置に凹部を形成する粗加工にレーザ加工を用い、仕
上げ加工にプラズマ処理を用いるものである。以下図4
を参照して説明する。図4(a)において、樹脂層3に
はレーザ加工により電極2の位置に対応して凹部3a’
が形成される。このとき、厚さtが10μm程度の未除
去樹脂膜3bを凹部3a’底面の電極2表面に残留させ
た状態でレーザ光の照射を停止する。そしてこの後、残
留した未除去樹脂膜3bを除去するためのプラズマ処理
が行われる。
【0027】図4(b)に示すように、半導体ウェハ1
はプラズマ処理装置8の処理室9内に収容され、電極1
2上に載置される。処理室9内を真空排気部10によっ
て排気し、次いでガス供給部11によって酸素ガスを含
むプラズマ発生用ガスを処理室9内に供給する。この状
態で高周波電源13を駆動して電極12に高周波電圧を
印加することにより処理室9内にはプラズマが発生し、
半導体ウェハ1の上面のプラズマ処理が行われ、樹脂層
3の表面3cおよび凹部3a’内部のプラズマのエッチ
ング作用が及んだ部分は樹脂が除去される。このとき、
電極2表面に残留していた未除去樹脂膜3bが完全に除
去されるように、プラズマ処理条件、処理時間が設定さ
れる。これにより、樹脂層3の各電極2に対応した位置
には、樹脂残さのない良好な貫通孔3a(図1(c)参
照)が形成される。
【0028】このように、樹脂層3への貫通孔形成に際
し、レーザ加工とプラズマ処理とを組み合わせることに
より、レーザ加工とプラズマ処理の長所を生かして効率
的で品質の優れた加工を行うことが出来る。すなわち、
粗加工にレーザ加工を採用することにより高い位置精度
で樹脂除去効率のよい加工が行えるとともに、電極2表
面に未除去樹脂膜3bを残留させることにより、レーザ
加工時の熱が電極2を介して半導体素子に伝達されるこ
とによる半導体素子の熱ダメージを防止することができ
る。そして未除去樹脂膜3bの除去を目的とした仕上げ
加工にプラズマ処理を用いることにより、半導体素子へ
の熱ダメージを生じることなくレーザ加工後の電極2表
面の未除去樹脂膜3bとともに、凹部3a’内にレーザ
加工によって生じた樹脂残さを良好に除去することが出
来る。
【0029】(3)導電部形成工程 次に、貫通孔3a内に導電部を形成する工程について説
明する。本発明では、ペースト状の導電材を貫通孔3a
の内部に充填し、この導電材を加熱することにより、導
電部を形成するものであり、従来のメッキを用いる方法
に比べて作業が容易で低コストである。ペースト状の導
電材としては、クリーム半田等の金属ペーストや熱硬化
性の導電性樹脂が用いられる。金属ペーストの場合に
は、加熱によって金属成分を溶融させて半導体素子の電
極と接合して導電部となり、導電性樹脂の場合は貫通孔
内で熱硬化することによって電極と電気的に導通した導
電部となる。次に図面を用いて導電部形成工程を具体的
に説明する。
【0030】図5は、金属ペーストを用いて導電部を形
成する工程を示している。金属ペーストは導電性の金属
粒子と液状の有機溶剤とを混合してペースト状としたも
のであり、その代表的なものとしてクリーム半田が知ら
れている。まずはじめに、図5(a)に示すように金属
ペーストであるクリーム半田5が充填される。クリーム
半田5はスキージ等のへら状のものを用いて充填され
る。次いで、貫通孔3aに充填されたクリーム半田5上
には、図5(b)に示すように導電性ボールとしての半
田ボール6が搭載される。この半田ボール6はクリーム
半田5と同じ半田で形成されている。この後半導体素子
1はリフロー工程に送られここで加熱される。これによ
り、半田ボール6およびクリーム半田5中の半田粒子が
が溶融し、電極2上面と半田接合される。これにより、
図5(c)に示すように、貫通孔3aには電極2と導通
する導電部7が形成される(図1(d)も参照)。この
導電部7は、樹脂層3の上面よりも上方に突出する突出
部7aを一体的に備えたものとなっている。
【0031】次に、導電部形成工程の他の方法について
図6を参照しながら説明する。図6(a)に示すよう
に、貫通孔3aが設けられた樹脂層3の上面にスクリー
ンマスク20を装着し、貫通孔3aの位置に対応して設
けられたパターン孔20aを介して、貫通孔3a内とパ
ターン孔20a内にクリーム半田5を充填する。これに
より、図6(b)に示すように貫通孔3a内部のみなら
ず樹脂層3の上面にもクリーム半田5が供給される。そ
してこの後加熱によりクリーム半田5中の半田粒子を溶
融させるが、各貫通孔3aの位置には充分な量のクリー
ム半田5が供給されているので、溶融した半田は貫通孔
3aの上側に突出した状態で固化し、図6(c)に示す
ように各貫通孔3aの位置には、電極2と導通し樹脂層
3の上面よりも上方に突出する突出部7aを一体的に備
えた導電部7が形成される。
【0032】図7は導電部形成工程のさらに他の方法を
示している。この方法は、図5の半田ボール搭載を省略
したものである。すなわち、貫通孔3a内にクリーム半
田5を充填し(図7(a))、加熱して半田粒子を溶融
させて導電部50を形成する(図7(b))。この導電
部50は突出部を持たないので半導体素子をフェイスア
ップ状態(電極形成面を上に向けた状態)で基板に実装
する場合や、基板側の電極に凸部が形成されているよう
な場合に有効である。なお本実施の形態では、金属ペー
ストに替えて導電性樹脂を使用してもよい。導電性樹脂
は熱硬化性の樹脂に銀等の金属粉を混ぜ合わせたもので
あり、貫通孔3a内で硬化して導電部となる。
【0033】図8はさらに別の方法を示すものであり、
図7に示す方法で形成された導電部50の上面に突出部
となるバンプ51を形成するものである。バンプ51は
ワイヤボンディングもしくは金属ボールを接合する方法
で作られる。このように導電部と突出部とを別々に作成
する工法は、前述の図5および図6に示す方法に比べて
工程が多くなるものの、導電部は作業性に優れたペース
ト状導電材を使用し、突出部は基板との接合性に優れた
金等の金属で形成するような場合に有利な方法である。
【0034】(4)半導体ウェハ分割工程 以上のように導電部が形成された半導体ウェハ1は、半
導体ウェハ切断手段にセットされて各半導体素子ごとに
切断される。そして図1(e)に示すように、電極形成
面が樹脂封止された半導体装置15が完成する。
【0035】次に、図9、図10を参照して本実施の形
態の半導体装置の製造方法によって製造された半導体装
置を、基板へ実装した実装構造について説明する。図9
は半田の導電部7が形成された半導体装置15を基板2
1に半田接合によって実装した例を示している。図9
(a)に示すように、半導体素子1’下面に樹脂層3が
形成され樹脂層3の貫通孔3aに導電部7が形成された
半導体装置15を、電極22が形成された基板21に搭
載する。半導体装置15を搭載した基板21を加熱する
ことにより、導電部7は溶融して電極22に半田接合さ
れる。
【0036】このようにして得られる実装構造は、前述
のように半導体素子1’の下面からのバンプ高さが十分
に確保されているため、実装状態において実装高さhを
確保することが出来る。また実装状態では、半導体素子
1’の外部接続用の電極2と導電部7との接合部は周囲
を充分な厚さの樹脂層3に強固に囲まれた状態にある。
したがって、ヒートサイクル時の基板21と半導体素子
1’との熱膨張係数の差に起因する熱応力は接合部に集
中的に作用せず、樹脂層3が全く存在しない状態や、樹
脂層3があってもその厚さが薄い場合と比較して低い応
力レベルに抑えられ、結果として実装後の信頼性が高ま
る。また樹脂層3に含まれるフィラの含有率を変えて樹
脂層3の熱膨張係数を半導体素子1’と基板の熱膨張係
数の中間の値に調整することにより、実装後の信頼性を
さらに高めることができる。
【0037】図10は、金属バンプが形成された半導体
装置15をボンドによって基板21に接着して実装する
例を示している。図10(a)に示すように、ボンド2
3が塗布された基板21上に、導電部7が形成された半
導体装置15を搭載する。導電部7を電極22に押圧し
た状態でボンド23を硬化させることにより、図10
(b)に示すように半導体装置15は基板21に実装さ
れる。この場合においても、実装後には充分な実装高さ
hが確保され、樹脂層3はボンド層23とともにヒート
サイクル時の熱応力を緩和する応力緩和層として機能す
る。これにより、図5に示す例と同様に電極2と導電部
7との接合部の応力は低いレベルに抑えられる。
【0038】このように、上記いずれの場合において
も、充分な実装高さが確保されていることと相まって、
樹脂層3は充分な厚さで接合部を強固に補強しているた
め、半導体装置15の実装後の信頼性を大幅に向上させ
ることができる。しかも、樹脂層を貫通する導電部形成
に従来のようなメッキによる方法を用いないため、低コ
ストで充分な厚さの樹脂層を形成することが可能となっ
ている。したがって、高い信頼性を備えた半導体装置を
低コストで製造することができ、高い信頼性と低コスト
の両立を可能としている。
【0039】なお本実施の形態では、半導体素子の電極
形成面上のみに樹脂層3を形成する例を示したが、半導
体素子の両面に樹脂層3を形成するようにしてもよい。
両面に樹脂層を形成することにより、半導体素子をより
確実に保護することが出来るとともに、樹脂層が半導体
素子に対して上下対称に配置されるため温度変化に伴う
そりや変形を極めて小さく抑えることができる。また、
本実施の形態では半導体ウェハを例にとって説明した
が、これに限定されず、半導体素子の電極形成面に樹脂
層を形成する形態であれば本発明を適用することができ
る。
【0040】
【発明の効果】本発明によれば、電極形成面上に樹脂層
を形成し、この樹脂層に前記電極位置に対応してレーザ
照射により前記樹脂層を貫通する貫通孔を形成し、この
貫通孔内に電極と導通する導電部を形成するようにした
ので、充分な厚さを備えた樹脂層を形成して信頼性に優
れた半導体装置を低コストで製造することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態の半導体装置の製造方法
の工程説明図
【図2】本発明の一実施の形態の樹脂膜の断面図
【図3】本発明の一実施の形態の半導体装置の製造方法
の工程説明図
【図4】本発明の一実施の形態の半導体装置の製造方法
の工程説明図
【図5】本発明の一実施の形態の半導体装置の製造方法
の工程説明図
【図6】本発明の一実施の形態の半導体装置の製造方法
の工程説明図
【図7】本発明の一実施の形態の半導体装置の製造方法
の工程説明図
【図8】本発明の一実施の形態の半導体装置の断面図
【図9】本発明の一実施の形態の半導体装置の実装状態
を示す断面図
【図10】本発明の一実施の形態の半導体装置の実装状
態を示す断面図
【符号の説明】
1 半導体素子 2 電極 3 樹脂層 3a 貫通孔 5 クリーム半田 6 半田ボール 7、50 導電部 8 プラズマ処理装置 15 半導体装置 21 基板
フロントページの続き (72)発明者 野田 和宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Fターム(参考) 4M109 AA02 BA03 CA05 CA22 DA07 DA10 DB17 ED02 ED03

Claims (11)

    【特許請求の範囲】
  1. 【請求項1】半導体素子の少なくとも外部接続用の電極
    が形成された電極形成面上を樹脂で封止した半導体装置
    を製造する半導体装置の製造方法であって、前記電極形
    成面上に樹脂層を形成する樹脂層形成工程と、この樹脂
    層にレーザ照射により前記電極位置に対応して前記樹脂
    層を貫通する貫通孔を形成する貫通孔形成工程と、この
    貫通孔内に前記電極と導通する導電部を形成する導電部
    形成工程とを含むことを特徴とする半導体装置の製造方
    法。
  2. 【請求項2】前記樹脂層が半導体素子の少なくとも外部
    接続用電極が形成された電極形成面を封止する封止機能
    を有することを特徴とする請求項1記載の半導体装置の
    製造方法。
  3. 【請求項3】前記樹脂層形成工程において、シート状の
    樹脂を前記電極形成面に貼付することを特徴とする請求
    項1記載の半導体装置の製造方法。
  4. 【請求項4】前記導電部形成工程は、前記貫通孔内にペ
    ースト状導電材を充填する工程と、ペースト状導電材を
    加熱する工程とを含むことを特徴とする請求項1記載の
    半導体装置の製造方法。
  5. 【請求項5】前記ペースト状導電材が金属ペーストであ
    り、加熱により金属ペースト中の金属成分を溶融させて
    前記電極と接合することを特徴とする請求項4記載の半
    導体装置の製造方法。
  6. 【請求項6】前記ペースト状導電材が金属粒子を含んだ
    熱硬化性の導電性樹脂であり、加熱により前記熱硬化性
    の導電性樹脂を硬化させることを特徴とする請求項4記
    載の半導体装置の製造方法。
  7. 【請求項7】前記導電部形成工程は、前記貫通孔内に金
    属ペーストを充填する工程と、この金属ペースト上に導
    電性ボールを搭載する工程と、加熱により少なくとも前
    記金属ペースト中の金属成分を溶融させる工程とを含む
    ことを特徴とする請求項1記載の半導体装置の製造方
    法。
  8. 【請求項8】前記導電部に前記樹脂よりも上方に突出す
    る突出部を形成する工程を含むことを特徴とする請求項
    1記載の半導体装置の製造方法。
  9. 【請求項9】半導体素子の少なくとも外部接続用の電極
    が形成された電極形成面上を樹脂で封止した半導体装置
    であって、前記電極形成面上に樹脂層を形成する樹脂層
    形成工程と、この樹脂層にレーザ照射により前記電極位
    置に対応して前記樹脂層を貫通する貫通孔を形成する貫
    通孔形成工程と、この貫通孔内に前記電極と導通する導
    電部を形成する導電部形成工程とを含む半導体装置の製
    造方法によって製造されたことを特徴とする半導体装
    置。
  10. 【請求項10】前記樹脂層が、半導体素子の少なくとも
    外部接続用電極が形成された電極形成面を封止する封止
    部であることを特徴とする請求項9記載の半導体装置。
  11. 【請求項11】前記導電部が、前記樹脂層よりも上方に
    突出する突出部を備えていることを特徴とする請求項9
    記載の半導体装置。
JP11160514A 1999-06-08 1999-06-08 半導体装置の製造方法および半導体装置 Pending JP2000349194A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11160514A JP2000349194A (ja) 1999-06-08 1999-06-08 半導体装置の製造方法および半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11160514A JP2000349194A (ja) 1999-06-08 1999-06-08 半導体装置の製造方法および半導体装置

Publications (1)

Publication Number Publication Date
JP2000349194A true JP2000349194A (ja) 2000-12-15

Family

ID=15716610

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11160514A Pending JP2000349194A (ja) 1999-06-08 1999-06-08 半導体装置の製造方法および半導体装置

Country Status (1)

Country Link
JP (1) JP2000349194A (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005045925A1 (ja) * 2003-11-07 2005-05-19 Shinko Electric Industries Co., Ltd. 電子装置及びその製造方法
JP2007511103A (ja) * 2003-11-10 2007-04-26 チップパック,インク. バンプ−オン−リードフリップチップ相互接続
KR100746365B1 (ko) 2005-12-14 2007-08-06 삼성전기주식회사 플립칩 실장용 기판의 제조방법
JP2009129951A (ja) * 2007-11-20 2009-06-11 Shinko Electric Ind Co Ltd 導電性バンプの形成方法
WO2009146373A1 (en) * 2008-05-28 2009-12-03 Mvm Technoloiges, Inc. Maskless process for solder bumps production
US8076232B2 (en) 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
USRE44562E1 (en) 2003-11-10 2013-10-29 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
USRE44579E1 (en) 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
USRE44608E1 (en) 2003-11-10 2013-11-26 Stats Chippac, Ltd. Solder joint flip chip interconnection
JP2014003092A (ja) * 2012-06-15 2014-01-09 Hamamatsu Photonics Kk 固体撮像装置の製造方法及び固体撮像装置
US8810029B2 (en) 2003-11-10 2014-08-19 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US9064858B2 (en) 2003-11-10 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US9159665B2 (en) 2005-03-25 2015-10-13 Stats Chippac, Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
US9773685B2 (en) 2003-11-10 2017-09-26 STATS ChipPAC Pte. Ltd. Solder joint flip chip interconnection having relief structure
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
KR20230031638A (ko) * 2021-08-27 2023-03-07 (주)티에스이 테스트 소켓 및 이를 포함하는 테스트 장치와, 테스트 소켓의 제조방법

Cited By (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7847411B2 (en) 2003-11-07 2010-12-07 Shinko Electric Industries Co., Ltd. Electronic device and method of manufacturing the same
WO2005045925A1 (ja) * 2003-11-07 2005-05-19 Shinko Electric Industries Co., Ltd. 電子装置及びその製造方法
JPWO2005045925A1 (ja) * 2003-11-07 2007-05-24 新光電気工業株式会社 電子装置及びその製造方法
USRE44761E1 (en) 2003-11-10 2014-02-11 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US9922915B2 (en) 2003-11-10 2018-03-20 STATS ChipPAC Pte. Ltd. Bump-on-lead flip chip interconnection
US8759972B2 (en) 2003-11-10 2014-06-24 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
USRE47600E1 (en) 2003-11-10 2019-09-10 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming electrical interconnect with stress relief void
US8810029B2 (en) 2003-11-10 2014-08-19 Stats Chippac, Ltd. Solder joint flip chip interconnection
US8188598B2 (en) 2003-11-10 2012-05-29 Stats Chippac, Ltd. Bump-on-lead flip chip interconnection
KR101249555B1 (ko) * 2003-11-10 2013-04-01 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
USRE44355E1 (en) 2003-11-10 2013-07-09 Stats Chippac, Ltd. Method of forming a bump-on-lead flip chip interconnection having higher escape routing density
KR101286379B1 (ko) 2003-11-10 2013-07-15 스태츠 칩팩, 엘티디. 범프-온-리드 플립 칩 인터커넥션
USRE44377E1 (en) 2003-11-10 2013-07-16 Stats Chippac, Ltd. Bump-on-lead flip chip interconnection
USRE44500E1 (en) 2003-11-10 2013-09-17 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
USRE44524E1 (en) 2003-11-10 2013-10-08 Stats Chippac, Ltd. Bump-on-lead flip chip interconnection
US8558378B2 (en) 2003-11-10 2013-10-15 Stats Chippac, Ltd. Bump-on-lead flip chip interconnection
US9899286B2 (en) 2003-11-10 2018-02-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
USRE44579E1 (en) 2003-11-10 2013-11-05 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
USRE44608E1 (en) 2003-11-10 2013-11-26 Stats Chippac, Ltd. Solder joint flip chip interconnection
US9865556B2 (en) 2003-11-10 2018-01-09 STATS ChipPAC Pte Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
JP2007511103A (ja) * 2003-11-10 2007-04-26 チップパック,インク. バンプ−オン−リードフリップチップ相互接続
US9773685B2 (en) 2003-11-10 2017-09-26 STATS ChipPAC Pte. Ltd. Solder joint flip chip interconnection having relief structure
US9385101B2 (en) 2003-11-10 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming bump-on-lead interconnection
USRE44562E1 (en) 2003-11-10 2013-10-29 Stats Chippac, Ltd. Solder joint flip chip interconnection having relief structure
US9379084B2 (en) 2003-11-10 2016-06-28 STATS ChipPAC Pte. Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US9029196B2 (en) 2003-11-10 2015-05-12 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US9064858B2 (en) 2003-11-10 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming bump-on-lead interconnection
US9373573B2 (en) 2003-11-10 2016-06-21 STATS ChipPAC Pte. Ltd. Solder joint flip chip interconnection
US9219045B2 (en) 2003-11-10 2015-12-22 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
US10580749B2 (en) 2005-03-25 2020-03-03 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming high routing density interconnect sites on substrate
US8841779B2 (en) 2005-03-25 2014-09-23 Stats Chippac, Ltd. Semiconductor device and method of forming high routing density BOL BONL and BONP interconnect sites on substrate
US9159665B2 (en) 2005-03-25 2015-10-13 Stats Chippac, Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
KR100746365B1 (ko) 2005-12-14 2007-08-06 삼성전기주식회사 플립칩 실장용 기판의 제조방법
JP2009129951A (ja) * 2007-11-20 2009-06-11 Shinko Electric Ind Co Ltd 導電性バンプの形成方法
US8076232B2 (en) 2008-04-03 2011-12-13 Stats Chippac, Ltd. Semiconductor device and method of forming composite bump-on-lead interconnection
WO2009146373A1 (en) * 2008-05-28 2009-12-03 Mvm Technoloiges, Inc. Maskless process for solder bumps production
US9754995B2 (en) 2012-06-15 2017-09-05 Hamamatsu Photonics K.K. Manufacturing method for solid-state imaging device and solid-state imaging device
JP2014003092A (ja) * 2012-06-15 2014-01-09 Hamamatsu Photonics Kk 固体撮像装置の製造方法及び固体撮像装置
KR102135982B1 (ko) * 2012-06-15 2020-07-20 하마마츠 포토닉스 가부시키가이샤 고체 촬상 장치의 제조 방법 및 고체 촬상 장치
KR20150032657A (ko) * 2012-06-15 2015-03-27 하마마츠 포토닉스 가부시키가이샤 고체 촬상 장치의 제조 방법 및 고체 촬상 장치
KR20230031638A (ko) * 2021-08-27 2023-03-07 (주)티에스이 테스트 소켓 및 이를 포함하는 테스트 장치와, 테스트 소켓의 제조방법
KR102671633B1 (ko) * 2021-08-27 2024-06-03 주식회사 티에스이 테스트 소켓 및 이를 포함하는 테스트 장치와, 테스트 소켓의 제조방법

Similar Documents

Publication Publication Date Title
JP2000349194A (ja) 半導体装置の製造方法および半導体装置
JP2751912B2 (ja) 半導体装置およびその製造方法
JP2949490B2 (ja) 半導体パッケージの製造方法
TWI532133B (zh) 半導體元件中的無鉛結構
JPH11274241A (ja) 半導体装置の製造方法
JP2001024085A (ja) 半導体装置
KR20020044577A (ko) 개선된 플립-칩 결합 패키지
JP2001144123A (ja) 半導体装置の製造方法および半導体装置
JP3116926B2 (ja) パッケージ構造並びに半導体装置、パッケージ製造方法及び半導体装置製造方法
JP2021034600A (ja) 半導体装置
JPH10112515A (ja) ボールグリッドアレイ半導体装置及びその製造方法
JP2004363220A (ja) 実装構造体の製造方法及び接続体
JP2020004926A (ja) 配線基板及び配線基板の製造方法
JP2002026071A (ja) 半導体装置及びその製造方法、回路基板並びに電子機器
JP2001230267A (ja) 半導体装置の製造方法および半導体装置
JP3489489B2 (ja) 半導体装置の製造方法および半導体装置
JP2001223232A (ja) 半導体装置の製造方法
JPH10321750A (ja) 半導体装置および半導体チップを搭載する配線基板の製造方法
JP2001168224A (ja) 半導体装置、電子回路装置および製造方法
JP2003037210A (ja) 半導体装置およびその製造方法
JPH0888248A (ja) フェイスダウンボンディング方法及びそれに用いる接続材料
JP3525808B2 (ja) 半導体装置の製造方法および半導体装置
JP2000151086A (ja) プリント回路ユニット及びその製造方法
JP2000349114A (ja) 半導体装置の製造方法および半導体装置
JP3454097B2 (ja) 電子部品および電子部品の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040330

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20040817