WO2005045925A1 - 電子装置及びその製造方法 - Google Patents

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electronic
electronic element
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Eiji Takaike
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Shinko Electric Industries Co., Ltd.
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    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Definitions

  • the present invention relates to an electronic device and a method of manufacturing the same, and more particularly, to an electronic device configured to electrically connect an electronic element to a mounting board via an interposer and a method of manufacturing the same.
  • a semiconductor device has a structure in which a semiconductor chip is joined to an interposer.
  • a semiconductor device using a lead frame as an interposer has a structure in which a semiconductor chip is fixed to a die pad formed on a lead frame serving as an interposer, and the lead frame and the semiconductor chip are electrically connected by wires. Have been.
  • a semiconductor device having a package structure called a BGA (Bal I Grid Array) or an LGA (Land Grid Array).
  • BGA Bal I Grid Array
  • LGA Land Grid Array
  • This semiconductor device employs a structure in which solder bumps are formed on a semiconductor chip and the semiconductor chip is flip-chip mounted on a substrate serving as an interposer.
  • an interposer used for a BGA or LGA has an electrode pad to which a solder bump is bonded on the surface and an electrode pad to which an external connection terminal (solder pole or lead) is bonded on the back surface. ing.
  • Each of the electrode pads provided on the front and back sides is electrically connected by a via formed through the interposer substrate.
  • the semiconductor chip and the interposer are electrically and mechanically joined by a bump, so that the mechanical joining property between the semiconductor chip and the interposer is weak. For this reason, an underfill resin is provided between the semiconductor chip and the interposer, thereby increasing the mechanical strength at the joint position between the semiconductor chip and the interposer.
  • a chip-size package type semiconductor device hereinafter referred to as CSP
  • This CSP is a semiconductor device whose package is approximately the same size as a semiconductor chip (bare chip).
  • This CSP has solder bumps or posts (bonded to the semiconductor chip by solder) formed as external connection terminals, and is mounted on a mounting board (this mounting board is also considered to be a type of interposer). Flip chip mounted.
  • the above-mentioned post is configured to be soldered to an electrode on a semiconductor chip (for example, see Japanese Patent Application Laid-Open No. 2002-16469).
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2000-21664
  • a more specific object of the present invention is to provide an electronic device and a method for manufacturing the same, which can easily and surely cope with a narrow pitch and reduce the manufacturing cost. .
  • the present invention provides an electronic device, an interposer substrate to which the electronic device is bonded, and an interposer having a plurality of boss electrodes connected to electrodes of the electronic device.
  • the electronic device provided with the electronic device the electronic device and the interposer substrate are brought into direct contact with each other by direct contact, and the boss electrode is formed directly on the electrode of the electronic device. It is characterized by the following.
  • the present invention provides an electronic device, an interposer base material to which the electronic device is bonded, and a semiconductor device provided in a through hole formed in the interposer base material.
  • An electronic device comprising an interposer having a plurality of boss electrodes connected to electrodes of an electronic element, wherein a surface of the electronic element is directly contacted with a surface of the interposer substrate. And the boss electrode is formed directly on the electrode of the electronic element.
  • the electronic element and the interposer are directly joined, it is not necessary to provide a bump or an underfill resin at the junction between the electronic element and the interposer, so that the number of parts can be reduced and the electronic device can be reduced.
  • the thickness can be reduced.
  • the interposer is electrically connected to the electronic element by the post electrode, the pitch between the electrodes can be reduced as compared with the connection structure using the bump, and thus the density of the electronic device can be increased.
  • the electronic element and the interposer base material are formed by direct contact with each other, the electronic element and the interposer base material are bonded with a stronger bonding force than the bonding force using the bump and the underfill resin. Can be joined.
  • the material of the electronic element and the material of the interposer substrate may be the same.
  • the surface of the electronic element and the surface of the interposer substrate are Can be reliably and firmly integrated.
  • both the material of the electronic element and the material of the interposer substrate may be silicon.
  • a first insulating material layer is formed at least at a position of the electronic element to be joined to the interposer substrate, and at least at a position of the interposer substrate to be joined to the electronic element.
  • a structure in which a second insulating layer is formed can be employed.
  • the insulating material layer when the insulating material layer is formed at the position where the electronic element and the interposer base material are bonded, the region having high smoothness required for bonding can be narrowed. The formation of the layer can be facilitated. Further, when the insulating material layer is formed on the entire surface of the electronic element and the interposer substrate, the insulating layer can function as a protective layer for protecting the electronic element and the interposer substrate.
  • a configuration may be adopted in which a plurality of the post electrodes are disposed in one of the through holes.
  • a step may be formed in the interposer base material, and the electronic element may be housed in the step.
  • the thickness of the electronic device can be reduced.
  • the interposer substrate may have a configuration in which a plurality of the electronic elements are mounted.
  • the interposer substrate may be configured to be joined to a back surface of the electronic element.
  • the back surface of the electronic element is in contact with the interposer substrate, so that the bonding area between the electronic element and the interposer substrate can be increased, and the mounting strength of the electronic element can be increased. Can be increased.
  • a configuration may be adopted in which a sealing resin for sealing the electronic element is provided on the interposer substrate.
  • the sealing resin for sealing the electronic element is provided on the interposer base, the electronic element is sealed in the interposer base by the sealing resin. Since the electronic element is fixed, the electronic element can be reliably protected, and the mounting strength of the electronic element to the interposer substrate can be increased.
  • the electronic element can be a semiconductor chip.
  • the electronic element may be a passive element.
  • a method of manufacturing an electronic device includes the steps of: directly contacting a surface of an interposer substrate having a through hole with a surface of an electronic element; An integrating step of integrating the interposer base material and the electronic element; and a post electrode for directly forming a boss electrode in the through hole and on the electrode of the electronic element after completion of the integrating step.
  • the electronic element and the interposer substrate are brought into contact by direct contact in the integration step, so that it is necessary to provide a bump or an underfill resin at the junction between the electronic element and the interposer. It can be eliminated and the manufacturing process can be simplified.
  • a post electrode forming step was performed to directly form a boss electrode in the through hole and on the electrode of the electronic element.
  • the impedance between the electronic element and the interposer can be reduced, and the electrical characteristics can be improved.
  • the boss electrode can be formed using the through-hole formed in the interposer substrate as a mold, the formation of the post electrode can be simplified.
  • a method of manufacturing an electronic device includes a step of forming a boss electrode for directly forming a boss electrode on an electrode of an electronic element; After the step is completed, an integrating step of bringing the surface of the interposer substrate having the through hole formed therein into direct contact with the surface of the electronic element to integrate the interposer substrate and the electronic element, A rewiring forming step of forming a rewiring layer electrically connected to the ground electrode, and an external connecting electrode forming step of forming an external connecting electrode on the rewiring.
  • the electronic element and the interposer base material are brought into direct contact in the integration step, it is necessary to provide a bump or an underfill resin at the junction between the electronic element and the interposer. It can be eliminated and the manufacturing process can be simplified. Further, since the boss electrode is formed directly on the electrode of the electronic element in the post electrode forming step, the impedance between the electronic element and the interposer can be reduced, and the electrical characteristics can be improved. In addition, by performing the integration step after the post-electrode formation step is completed, the post electrode formation can be performed regardless of the through-hole formed in the interposer base material. The size of the boss electrode can be reduced as compared with the method of forming the boss electrode using the boss electrode.
  • a protective layer forming step of forming a protective layer made of an insulating material for holding the post electrode on the electronic element may be provided.
  • the present invention provides an electronic device, wherein the electronic device and the interposer are integrated by direct contact with each other.
  • the electronic element and the interposer are directly bonded, it is not necessary to provide a bump or an underfill resin at the connection between the electronic element and the interposer, so that the number of parts can be reduced and the electronic device can be reduced.
  • the thickness can be reduced.
  • the electronic element may be an optical device
  • the interposer may be provided with an optical waveguide optically connected to the optical device.
  • the present invention it is not necessary to provide a bump or an underfill resin at the junction between the electronic element and the interposer, the number of components can be reduced, and the electronic device can be made thinner.
  • the pitch between the electrodes can be reduced as compared with the connection structure using bumps, so that the density of the electronic device can be increased.
  • the electronic element and the interposer base material are integrated by direct contact, the electronic element and the interposer base material can be bonded with a bonding force stronger than the bonding force using the bump and the underfill resin. it can.
  • FIG. 1 is a sectional view showing a semiconductor device according to a first embodiment of the present invention.
  • FIG. 2A is a view for explaining the method for manufacturing a semiconductor device according to the first embodiment (part 1).
  • FIG. 2B is a view for explaining the method for manufacturing the semiconductor device according to the first embodiment (part 2).
  • FIG. 2C is an illustration for explaining the method of manufacturing the semiconductor device according to the first embodiment (part 3).
  • FIG. 3A is a view for explaining the method for manufacturing a semiconductor device according to the first embodiment (part 4).
  • FIG. 3B is a view for explaining the method for manufacturing a semiconductor device according to the first embodiment (part 5).
  • FIG. 3C is an illustration for explaining the method of manufacturing the semiconductor device according to the first embodiment (part 6).
  • FIG. 4A is a view for explaining the method for manufacturing a semiconductor device according to the first embodiment (part 7).
  • FIG. 4B is an illustration for explaining the method of manufacturing the semiconductor device according to the first embodiment (No. 8).
  • FIG. 4C is an illustration for explaining the method of manufacturing the semiconductor device according to the first embodiment (No. 9).
  • FIG. 4D is a view for explaining the method for manufacturing a semiconductor device according to the first embodiment (part 10).
  • FIG. 5 is a sectional view showing a semiconductor device according to a second embodiment of the present invention.
  • FIG. 6A is a view illustrating a method for manufacturing a semiconductor device according to a second embodiment (part 1).
  • FIG. 6B is a view for explaining the method for manufacturing the semiconductor device according to the second embodiment (part 2).
  • FIG. 7 is a sectional view showing a semiconductor device according to a third embodiment of the present invention.
  • FIG. 8A is a view for explaining the method for manufacturing the semiconductor device according to the third embodiment (part 1).
  • FIG. 8B is an illustration for explaining the method of manufacturing the semiconductor device according to the third embodiment (No. 2).
  • FIG. 8C is an illustration for explaining the method of manufacturing the semiconductor device according to the third embodiment (part 3).
  • FIG. 9 is a sectional view showing a semiconductor device according to a fourth embodiment of the present invention.
  • FIG. 10A is a view illustrating a method for manufacturing a semiconductor device according to a fourth embodiment (No. 1).
  • FIG. 10B is a view for explaining the method for manufacturing the semiconductor device according to the fourth embodiment (part 2).
  • FIG. 11 is a sectional view showing a semiconductor device according to a fifth embodiment of the present invention.
  • FIG. 12A is a view illustrating a method for manufacturing a semiconductor device according to a fifth embodiment (part 1).
  • FIG. 12B is an illustration for explaining the method of manufacturing the semiconductor device according to the fifth embodiment (No. 2).
  • FIG. 12C is an illustration for explaining the method of manufacturing the semiconductor device according to the fifth embodiment (part 3).
  • FIG. 13 is a sectional view showing a semiconductor device according to a sixth embodiment of the present invention.
  • FIG. 14 is a sectional view showing a semiconductor device according to a seventh embodiment of the present invention.
  • FIG. 15 is a sectional view showing a semiconductor device according to an eighth embodiment of the present invention.
  • FIG. 16 is a sectional view showing a semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 17 is a perspective view showing a semiconductor device according to a ninth embodiment of the present invention.
  • FIG. 18 is a sectional view showing a semiconductor device according to a tenth embodiment of the present invention.
  • FIG. 19 is a sectional view showing a semiconductor device according to a eleventh embodiment of the present invention.
  • FIG. 20 is a sectional view showing a semiconductor device according to a 12th embodiment of the present invention.
  • FIG. 21 is a sectional view showing a semiconductor device according to a thirteenth embodiment of the present invention.
  • FIG. 22 is a perspective view showing a semiconductor device according to a thirteenth embodiment of the present invention.
  • FIG. 23 is a sectional view showing a semiconductor device according to a fourteenth embodiment of the present invention.
  • FIG. 24 is a sectional view showing a semiconductor device according to a fifteenth embodiment of the present invention.
  • FIG. 25 is a perspective view showing a semiconductor device according to a fifteenth embodiment of the present invention.
  • FIG. 26 is a sectional view showing a semiconductor device according to a sixteenth embodiment of the present invention.
  • FIG. 27 is a sectional view showing a semiconductor device according to a seventeenth embodiment of the present invention.
  • FIG. 28 is a cross-sectional view showing an electronic device according to an eighteenth embodiment of the present invention.
  • FIG. 29 is a cross-sectional view showing an electronic device according to a nineteenth embodiment of the present invention.
  • FIG. 30 is a cross-sectional view showing an electronic device according to a twenty-ninth embodiment of the present invention.
  • FIG. 31 is a cross-sectional view showing an electronic device according to a twenty-first embodiment of the present invention.
  • FIG. 32 is a cross-sectional view taken along the line AA in FIG.
  • FIG. 1 is a sectional view showing an electronic device 1OA according to a first embodiment of the present invention.
  • the electronic device 1 OA has a simple configuration including a semiconductor chip 11 and an interposer 20 A (hereinafter, an electronic device using a semiconductor chip as an electronic element is hereinafter referred to as a semiconductor device). And).
  • the semiconductor chip 11 is a high-density semiconductor chip, and has a configuration in which a plurality of electrodes 13 are formed on the circuit forming surface side.
  • the electrode 13 is, for example, an aluminum electrode, and a barrier metal 14 is formed thereon.
  • the barrier metal 14 has a configuration in which a plurality of metal films are stacked, and the outermost layer is a copper (Cu) film.
  • the semiconductor chip 11 is formed from a silicon substrate, and the insulating film 15 is therefore silicon dioxide (SiO).
  • This silicon dioxide has high electrical insulation properties and physical stability.
  • the thin film circuit formed on the semiconductor chip 11 is protected by the insulating film 15.
  • the predetermined position of the insulating film 15 is brought into contact with and integrated with the semiconductor chip 11 as described later, but at least the surface of the insulating film 15 in this contact region is a highly accurate smooth surface.
  • the interposer 20A is composed of an interposer base material 21A, a post electrode 22A, a rewiring layer 23, an external connection terminal 24, a second insulating layer 26, and the like.
  • the interposer substrate 21 A is formed of silicon, and a post electrode 22 A is formed at a position corresponding to the electrode 13 formed on the semiconductor chip 11.
  • the post electrode 22A is formed of copper (Cu). This post electrode
  • a first insulating layer 25 is formed.
  • a polyimide resin is used for the first insulating layer 25.
  • the lower end of the boss electrode 22 A in the figure is directly connected to the barrier metal 14, and the upper end is electrically connected to the rewiring layer 23.
  • the redistribution layer 23 is also made of copper like the boss electrode 22A, and has a predetermined pattern.
  • An external connection terminal 24 functioning as an external connection end is formed at an end of the redistribution layer 23 opposite to the connection position with the post electrode 22A.
  • a solder pole is used as the external connection terminal 24.
  • a second insulating layer 26 is formed on the redistribution layer 23. No.
  • the second insulating layer 26 is formed mainly to protect the redistribution layer 23.
  • the second insulating layer 26 is also made of a polyimide resin, like the first insulating layer 25.
  • the bonding material between the semiconductor chip 11 and the interposer base material 21 A is used for bonding. No materials are used, and no joining means involving heating such as welding or welding is used.
  • each of the semiconductor chip 11 and the interposer substrate 21 A The bonding surface at the bonding position is a high-precision smooth surface (mirror surface), and the semiconductor chip 11 and the interposer substrate 21 A are placed in a vacuum environment and contacted while pressing the smooth surfaces together. Let it. As a result, the smooth surfaces are in close contact with each other, the respective smooth surfaces are integrated without using an adhesive or the like, and the semiconductor chip 11 and the interposer base material 21 A are in a state of being strongly bonded. This is called a method for bonding the surfaces of micro substrates.)
  • the materials to be joined are the same or the same type. That is, it is desirable that the material at the bonding position of the semiconductor chip 11 and the material at the bonding position of the interposer substrate 21A be the same or the same. As a result, the bonding strength between the semiconductor chip 11 and the interposer substrate 21A can be increased, and the reliability of the semiconductor device 1OA can be increased.
  • the bonding position of the semiconductor chip 11 is the insulating film 15 made of SiO 2.
  • the interposer substrate 21 A is silicon. However, although not shown, a thin film of SiO 2 is usually formed on the surface of the interposer substrate 21A.
  • the material at the bonding position of the semiconductor chip 11 and the material at the bonding position of the interposer substrate 21A are the same.
  • the bonding positions of the semiconductor chip 11 and the interposer substrate 21 A are both smooth surfaces. Therefore, in the present embodiment, the semiconductor chip 11 and the interposer 2OA are integrated by contacting and pressing the mutually joined smooth surfaces in a vacuum environment.
  • the semiconductor chip 11 and the interposer 2 OA are brought into direct contact with each other, so that the bumps conventionally used are performed.
  • the semiconductor chip 11 and the interposer 20A can be joined with a stronger joining force than a structure in which the semiconductor chip and the interposer are joined by using the semiconductor chip and the underfill resin.
  • no sealing resin for sealing the semiconductor chip 11 is provided, so that heat radiation characteristics can be improved. Also, the semiconductor chip 11 and the interposer 2 OA can be joined simply by contacting them in a vacuum environment. Therefore, the number of components required for joining can be reduced.
  • a configuration is adopted in which a joining auxiliary member 27 is provided at a step formed outside by joining the semiconductor chip 11 and the interposer 2OA.
  • the boost electrode 22A is formed in the through hole 31A formed in the interposer substrate 21A.
  • solder bumps were formed on the semiconductor chip, and the solder bumps were bonded to the interposer by flip chip bonding. It is.
  • the boss electrode 22 A is connected to the electrode of the semiconductor chip 11.
  • the feature is that it is formed directly on 13 (specifically on barrier metal 14). That is, in the semiconductor device 1 OA according to the present embodiment, the post electrode 22 A is formed directly on the electrode 13 by a plating method (which will be described later), and the post electrode 22 A and the electrode 13 are formed. There is no other conductive element such as a solder bump between them.
  • the semiconductor device 1OA according to the present embodiment it is possible to reduce the number of components because bumps and underfill resin, which are conventionally required, are not required. Further, since the bump and the underfill resin are not required, the thickness of the semiconductor device 1OA can be reduced. Furthermore, the pitch between the adjacent boost electrodes 22A can be made narrower than in the conventional connection structure using bumps, so that the density of the semiconductor device 1OA can be increased. You.
  • 2A to 4D are views for explaining a method for manufacturing the semiconductor device 1OA.
  • 2A to 4D show the same configuration as the configuration shown in FIG. The same reference numerals are given and the description thereof will be omitted.
  • the semiconductor chip 11 is manufactured through a well-known semiconductor manufacturing process, and an electrode 13 protected by a barrier metal 14 is formed on a circuit forming surface side (upper surface in the figure). .
  • an insulating film 15 made of SiO was formed except for the position where the electrode 13 was formed.
  • the electronic circuit formed on the circuit formation surface is protected by the insulating film 15. At least a portion of the insulating film 15 to be joined to the interposer substrate 21A is smoothed with high precision.
  • the interposer substrate 21A is cut out from a silicon wafer, and a through hole 31A is formed at a position corresponding to the electrode 13 formed on the semiconductor chip 11.
  • the through-hole 31 A is configured to have a cross-sectional area larger than the area of the electrode 13.
  • This interposer substrate 21A has a SiO 2 film (not shown) as a protective film formed on the entire surface thereof.
  • the surface of the interposer substrate 21 A that is to be joined to the semiconductor chip 11 is smoothed with high precision.
  • Various methods are conceivable for smoothing the bonding surface formed on the semiconductor chip 11 and the interposer substrate 21A, but a relatively inexpensive method such as lapping is used. If it is possible to form a flat surface with higher precision, CMP (chemical mechanical polishing) or dry etching may be applied.
  • the semiconductor chip 11 and the interposer base material 21 A having the above-described configurations are put in a vacuum apparatus. After positioning the through hole 31 A and the electrode 13, as shown in FIG. 2B, the semiconductor chip 11 and the interposer substrate 21 A are brought into contact with each other on their flat surfaces (mirror surfaces). Subsequently, pressure is applied. As a result, the smooth surfaces adhere to each other, and the respective smooth surfaces are integrated without using an adhesive or the like, whereby the semiconductor chip 11 and the interposer substrate 21 A are firmly joined. (Integration process).
  • a post electrode forming step of directly forming a post electrode 22 A in the through hole 31 A and on the electrode 13 (barrier metal 14) of the semiconductor chip 11 is performed. Is done.
  • a first insulating layer 25 is formed so as to seal the through hole 31A and cover the upper surface of the interposer substrate 21A. I do.
  • the first insulating layer 25 is a polyimide resin, and can be formed on the interposer substrate 21A using a spinner method or a potting method.
  • a first resist having a predetermined opening 33 above the first insulating layer 25 is formed.
  • Material 32 is formed.
  • a process of removing the first insulating layer 25 is performed using the first resist material 32 as a mask. By performing this removal process, as shown in FIG. 3B, an electrode hole 34 is formed, and a barrier metal 14 is exposed at the lower end of the electrode hole 34.
  • the post electrode 22A can be formed by either an electrolytic plating method or an electroless plating method.
  • a rewiring forming step of forming a rewiring layer 23 is subsequently performed.
  • a second resist material 35 having a pattern having an opening 36 at the position where the rewiring layer 23 is formed is formed.
  • the second resist material 35 is formed by applying a photoresist material on the interposer substrate 21A, and thereafter performing exposure and development processing.
  • the second resist material 35 is formed, copper plating is subsequently performed in the opening 36, and as shown in FIG. Form wiring layer 2 3 To achieve.
  • the redistribution layer 23 is formed directly on the upper end of the post electrode 22A, the electrical connection between the post electrode 22A and the redistribution layer 23 is improved.
  • the method of forming the rewiring layer 23 either the electrolytic plating method or the electroless plating method can be used.
  • an external connection electrode forming step of forming external connection terminals 24 on rewiring layer 23 is subsequently performed.
  • the external connection electrode forming step first, the second resist material 35 is removed, and a second insulating layer 26 is formed on the exposed first insulating layer 25 and redistribution layer 23.
  • the second insulating layer 26 is formed of a polyimide resin having the same quality as the first insulating layer 25.
  • an opening 37 is formed as shown in FIG. 4C.
  • the opening 37 is formed at the end of the rewiring layer 23 opposite to the end connected to the boss electrode 22 A, but the formation position of the opening 37 is arbitrary. It is possible to choose. Note that as a method for forming the opening 37, an etching method, a laser processing method, or the like can be used.
  • an external connection terminal 24 made of a solder pole is mounted in the opening 37, and is joined to the redistribution layer 23 by heat treatment. .
  • the semiconductor device 1OA shown in FIG. 1 is manufactured.
  • the semiconductor chip 11 and the interposer substrate 21 A are brought into direct contact with each other in the integration step by bringing them into direct contact with each other. For this reason, it is not necessary to provide a bump-underfill resin, which is conventionally required for joining the semiconductor chip 11 and the interposer 2OA, and the manufacturing process can be simplified.
  • the through hole is formed.
  • a substrate 22A is formed in 31A.
  • the post electrode 22 A is formed directly on the barrier metal 14 (electrode 13) of the semiconductor chip 11, the semiconductor chip 11 The impedance between the top 11 and the interposer 2 OA can be reduced, and the electrical characteristics can be improved.
  • the post electrode 22A is formed using the through hole 31A formed in the interposer substrate 21A (actually, the film of the first insulating layer 25 is formed on the inner periphery). Since it is formed, the formation of the post electrode 22A can be simplified.
  • the material at the joining position between the semiconductor chip 11 and the interposer substrate 21 A is the same (S i O).
  • FIG. 5 shows a semiconductor device 1 OB according to a second embodiment of the present invention
  • FIGS. 6A and 6B show a method of manufacturing the semiconductor device 10 B (only the integration step). Shown).
  • FIG. 5 the same components as those shown in FIGS. 1 to 4D used in the above description are denoted by the same reference numerals, and description thereof will be omitted. The same applies to each figure after FIG. 6A used in the following description.
  • the semiconductor device 1 OB has a chip-side polyimide film 16 (corresponding to the first insulating material layer described in claims) on the surface of the insulating film 15 formed on the semiconductor chip 11.
  • the chip-side PI film 16 is formed, and the interposer-side polyimide film 28 (the second embodiment of the present invention) is formed on the outer periphery of the interposer substrate 21A constituting the interposer 20B. This is referred to as an interposer-side PI film 28).
  • the chip-side PI film 16 is formed on the entire surface of the insulating film 15 (excluding the position where the electrode 13 is formed), and the interposer-side PI film 28 is formed of an interposer substrate. It is formed on the entire outer periphery of 21 A.
  • each PI film 16 and 28 is not necessarily the entire outer periphery of the insulating film 15 and the interposer substrate 21A. It does not have to be formed on the surface, but only needs to be formed at least at the joint position between the semiconductor chip 11 and the interposer base material 21A.
  • the positions where the semiconductor chip 11 and the interposer base material 21 A of the chip-side PI film 16 and the interposer-side PI film 28 are joined are smooth surfaces having high smoothness.
  • the semiconductor chip 11 and the interposer substrate are brought into contact by bringing the chip-side PI film 16 formed on the semiconductor chip 11 into contact with the interposer-side PI film 28 formed on the interposer substrate 21A. It is configured to be joined to the material 21A.
  • the chip-side PI film 16 is formed on the insulating film 15 on the semiconductor chip 11 side in advance as shown in FIG. 6A.
  • the interposer-side PI film 28 is formed on the surface (in the present embodiment, the entire outer periphery) of the interposer substrate 21A. Then, the semiconductor chip 11 and the interposer substrate 21 A having the above configuration are put in a vacuum device, and their flat surfaces (mirror surfaces) are brought into contact with each other under a predetermined vacuum environment, and then pressurized. You.
  • the smooth surfaces are in close contact with each other, and the smooth surfaces are integrated without using an adhesive or the like, whereby the semiconductor chip 11 and the interposer base material 2 are integrated.
  • 1 A is in a firmly joined state.
  • the surfaces of the semiconductor chip 11 and the interposer substrate 21A are coated with the PI films 16 and 28 (resin film), they can be brought into contact without using an adhesive or the like and pressed.
  • the PI films 16 and 28 are connected to the semiconductor chip 11 and the interposer substrate 2
  • the area for providing high smoothness required for bonding can be narrowed, and the surface smoothing treatment of the PI films 16 and 28 can be facilitated. it can.
  • the PI films 16 and 28 are formed on the entire outer periphery of the semiconductor chip 11 and the interposer base material 21A, the PI films 16 and 28 are formed on the semiconductor chip 11 and the interposer base material 2A. 1 A protective layer to protect A Function.
  • FIG. 7 shows a semiconductor device 1OC according to a third embodiment of the present invention
  • FIGS. 8A to 8C show a method of manufacturing the semiconductor device 1OC (post-electrode forming step and integrated process). Only the conversion process is shown).
  • the semiconductor device 10C according to the present embodiment is characterized in that it is manufactured by performing a Bost electrode forming step before performing the integrating step. That is, in the semiconductor device 1 OC according to the present embodiment, after the post electrode 22 B is directly formed on the electrode electrode 13 (barrier metal 14) of the semiconductor chip 11, the post electrode 22 B is formed.
  • the semiconductor chip 11 is manufactured by directly bonding the semiconductor chip 11 to the interposer substrate 21A.
  • the following method can be used for forming the post electrodes 22 B on the semiconductor chip 11. That is, first, a dry film having photosensitivity is attached on the circuit forming surface of the semiconductor chip 11. The thickness of the dry film is set equal to the height of the post electrode 22B. Subsequently, by exposing and developing the dry film, a through hole is formed at the position where the post electrode 22B is to be formed.
  • the barrier metal 14 is exposed at the bottom. Subsequently, by performing copper plating, a post electrode 22A is formed in the through hole formed in the dry film. At this time, the post electrode 22A is formed directly on the barrier metal 14 (electrode 13). Subsequently, by peeling off the dry film, a semiconductor chip 11 having the post electrode 22B shown in FIG. 8A is manufactured.
  • an integrating step is subsequently performed.
  • the semiconductor chip 11 and the interposer substrate 21 B are placed in a vacuum device, and their flat surfaces (mirror surfaces) are brought into contact with each other under a predetermined vacuum environment, and then pressurized.
  • the smooth surfaces adhere to each other, and the respective smooth surfaces are integrated without using an adhesive or the like.
  • FIG. 8B the semiconductor chip 11 and the interposer substrate 21 B are firmly joined. State.
  • the post electrode 22B is formed in the through hole 31A formed in the interposer substrate 21A. It is in a state of being passed through. Also, since the diameter of the post electrode 22B is smaller than the diameter of the through hole 31A, there is a gap between the outer peripheral surface of the post electrode 22B and the inner peripheral surface of the through hole 31A. A gap is formed.
  • first insulating layer 25 is formed.
  • the first insulating layer 25 is also filled in the gap between the outer peripheral surface of the post electrode 22B and the inner peripheral surface of the through hole 31A.
  • the steps after the completion of the formation of the first insulating layer 25 are the same as those of the method for manufacturing the semiconductor device 10A according to the first embodiment described with reference to FIGS. 2A to 4D. Therefore, the description is omitted.
  • the integration process is performed after the post-electrode forming process is completed.
  • the through-hole 31A is used as a mold and Since the electrode 22A was formed, the diameter of the through-hole 31A directly determined the diameter of the post electrode 22A.
  • Drilling of the interposer substrate 21A is mainly performed by mechanical processing or laser processing.
  • the dry film having photosensitivity is exposed and developed to form a through hole for forming the deposition electrode 22B, the through hole is reduced in size. Can be planned.
  • the post electrodes 22B can be arranged at a narrow pitch, and the density of the semiconductor device 1OC can be increased.
  • FIG. 9 shows a semiconductor device 1OD according to a fourth embodiment of the present invention
  • FIGS. 1OA and 1OB show a method of manufacturing the semiconductor device 1OD (only the integration process is shown). ).
  • the semiconductor device 1 OD according to the present embodiment is characterized in that a plurality of (only two are shown in the figure) boost electrodes 22 A are disposed in one through hole 31 B. Therefore, as shown in FIG. 1OA, the through-hole 31B formed in the interposer substrate 21B has a larger area than the through-hole 31A in the first to third embodiments.
  • the configuration is as follows. In the integration step, as shown in FIG. 10B, the edge of the interposer substrate 21B where the through hole 31B is formed is directly bonded to the semiconductor chip 11.
  • the through holes are smaller than the accuracy of forming the boss electrode 22 A.
  • the precision of forming 31 B can be reduced, and thus the formation of through hole 31 B can be facilitated.
  • FIG. 11 shows a semiconductor device 1 OE according to a fifth embodiment of the present invention
  • FIGS. 12A to 12 C show a method of manufacturing the semiconductor device 1 OE (post-electrode forming step). And only the integration process).
  • the semiconductor device 1 OE according to the present embodiment has the same structure as the semiconductor device 1 OD according to the third embodiment, except that a plurality of boss electrodes 22 B are disposed in one through hole 31 B. It is said to be done. Therefore, the post electrode 22B is also formed directly on the barrier metal 14 (electrode 13).
  • the post electrode 22 B is formed using a photosensitive dry film as in the third embodiment described above, and the timing of forming the post electrode 22 B is determined by an integrated process. Will be implemented earlier. Further, the present embodiment is characterized in that after the boss electrode 22B is formed on the semiconductor chip 11, a protective layer 17 for protecting the boss electrode 22B is formed.
  • the protective layer 17 is made of an insulating material. Specifically, in the present embodiment, the dry film used for forming the boss electrode 22B is not peeled off and used as it is as the protective layer 17 (protective layer forming step). With this configuration, the step of peeling off the dry film can be eliminated, and the manufacturing process can be shortened and the number of parts can be reduced as compared with the configuration in which the protective layer 17 is newly provided.
  • the method for forming the protective layer 17 is not limited to the manufacturing method of this embodiment, and another method (for example, a method using a resist or the like) may be used.
  • an integration step is performed.
  • the flat surfaces (mirror surfaces) of the semiconductor chip 11 and the interposer substrate 21B are contact-pressed in a predetermined vacuum environment (see FIG. 12A).
  • the smooth surfaces adhere to each other, and the respective smooth surfaces are integrated without using an adhesive or the like.
  • the semiconductor chip 11 and the interposer base material 2 1B are separated from each other. It will be in the state of being strongly joined. In this bonding state, a gap is formed between the outer periphery of the protective layer 17 and the inner periphery of the through hole 31B as shown in FIG. 12B.
  • a process of forming a first insulating layer 25 is performed.
  • the first insulating layer 25 is also filled in the gap between the outer peripheral surface of the protective layer 17 and the inner peripheral surface of the through hole 31B. Steps after the completion of the formation process of the first insulating layer 25 will be described with reference to FIGS. 2A to 4D. Since it is the same as the method of manufacturing the semiconductor device 1OA according to the first embodiment described above, the description thereof is omitted.
  • the boss electrode 22B since the boss electrode 22B is held by the protective layer 17 made of an insulating material, the boss electrode 22B becomes finer as the pitch becomes narrower. However, the post electrodes 22 B directly formed on the semiconductor chip 11 can be surely protected. Further, when the post electrode 22B is inserted into the through hole 31B, the post electrode 22B (particularly, the post electrode 22B close to the inner periphery of the through hole 31B) is interposed by the interposer substrate 21B. It can be prevented from being damaged by colliding with.
  • FIG. 13 shows a semiconductor device 1OF of the sixth embodiment
  • FIG. 14 shows a semiconductor device 1OG of the seventh embodiment
  • FIG. 15 shows an eighth embodiment.
  • the semiconductor device 1 OG 1 OH according to each embodiment is configured so as to further reduce the thickness of the semiconductor device 1 OA ⁇ 1 OE according to the above-described first to fifth embodiments.
  • the semiconductor device 1 OF shown in FIG. 13 is characterized in that the interposer 2 OF is composed of the interposer base material 21C and the reinforcing member 29.
  • the interposer substrate 21C is formed to be thinner than the interposer substrates 21A and 21B used in the semiconductor device 1OA ⁇ 10E according to the first to fifth embodiments.
  • a reinforcing member 29 functioning as a stiffener is provided on the interposer substrate 21C, and is configured to maintain a predetermined mechanical strength.
  • the reinforcing member 29 has an opening 38 formed in the center.
  • the area of the opening 38 is determined by the area of the through hole 31B formed in the interposer substrate 21C and the semiconductor chip 1 It is set wider than the area of 1. That is, in a state where the semiconductor chip 11 is directly integrated with the interposer base 21 C, a step 39 is formed between the reinforcing member 29 and the interposer base 21 C.
  • the semiconductor chip 11 is housed in the section 39. This configuration As a result, the semiconductor chip 11 becomes a step formed in the interposer 2 OF.
  • the semiconductor device can be stored in the recessed portion, the thickness of the semiconductor device can be reduced.
  • the semiconductor device 1 OG shown in FIG. 14 is characterized in that the step portion 30 is formed directly on the interposer substrate 21 D without separately providing a reinforcing member 29. .
  • the semiconductor device 1 OH shown in FIG. 15 has a through hole 31 C formed in the interposer substrate 21 E that is larger than the semiconductor chip 11 to penetrate the semiconductor chip 11. It is configured to be stored in the hole 31C. Regardless of the configuration of the semiconductor device 1 OG, 1 OH, part or all of the height of the semiconductor chip 11 overlaps with the thickness of the interposer base materials 21 D, 21 E. 1 OH can be made thinner.
  • Reference numeral 17 denotes a semiconductor device 10I according to the ninth embodiment.
  • FIG. 18 is a cross-sectional view of the semiconductor device 10 J according to the tenth embodiment
  • FIG. 19 is a cross-sectional view of the semiconductor device 1 OK according to the eleventh embodiment
  • FIG. 13 is a sectional view of a semiconductor device 1OL according to a second embodiment.
  • Each of the semiconductor devices 10 I 10 L shown in FIGS. 16 to 20 is characterized in that a plurality of semiconductor chips 11 are disposed on an interposer 201-21 H. .
  • the same components as those shown in FIGS. 1A to 15 used in the above description are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor device 10I according to the ninth embodiment shown in FIGS. 16 and 17 has a configuration in which no through-hole is formed in the interposer substrate 21F of the interposer 20I. That is, in the interposer substrate 2 1, a plurality of cavity portions 4 O A are formed from the lower surface of the interposer substrate 2 1 F.
  • the semiconductor chip 11 is bonded to the top surface of the 4OA, so that a plurality of semiconductor chips 11 are arranged in the interposer 20I. This Therefore, as shown in FIG. 17, the semiconductor chip 11 is hidden by the top plate 42 of the interposer substrate 21, and is invisible from outside the semiconductor device 10 I.
  • each semiconductor chip 11 is fixed to the interposer base material 21F by joining the back surface portion 11a thereof to the cavity portion 40A. Further, the semiconductor chip 11 and the interposer substrate 21F are joined by using the micro-substrate surface joining method as in the above-described embodiments.
  • the plurality of semiconductor chips 11 are simultaneously and collectively joined to the interposer base 21 F. That is, the plurality of semiconductor chips 11 are joined to the interposer substrate 21F by a so-called badge process. Thereby, the bonding process of the semiconductor chip 11 to the interposer substrate 21F can be efficiently performed.
  • the materials to be bonded are desirably the same or the same type.
  • silicon or glass is used as the material of the interposer substrate 21F.
  • the semiconductor device 10 J according to the tenth embodiment shown in FIG. 18 has a cavity portion 40 B formed from the lower surface of the interposer substrate 21 G and a semiconductor chip of the top plate portion 42.
  • An opening 43 is formed at a predetermined portion facing 11. Things.
  • the outer peripheral edge of the opening 43 of the top plate 42 is bonded to the back surface 11a of the semiconductor chip 11 by the surface of the fine base material.
  • the back surface 11 a of the semiconductor chip 11 is configured to be exposed to the outside.
  • the heat generated in the semiconductor chip 11 can be efficiently dissipated, and the semiconductor chip 11 can be reliably prevented from malfunctioning or being damaged by the heat.
  • the semiconductor device 1 OK according to the first embodiment shown in FIG. 19 has a cavity portion 40 B formed from the lower surface of the interposer substrate 21 G and an opening of the top plate portion 42.
  • the adhesive 44 is provided except for the position where the semiconductor chip 11 and the semiconductor chip 11 are provided.
  • the semiconductor device 10 K according to the present embodiment is similar to the semiconductor device 10 J according to the first embodiment shown in FIG. 18 in that the top plate portion 42 of the interposer substrate 21 G is used.
  • An opening 43 is formed at a position facing the back surface 11 a of the semiconductor chip 11, thereby improving the heat radiation efficiency of the semiconductor chip 11.
  • the heat dissipation efficiency is improved by forming the openings 43, the junction area between the top plate 42 and the semiconductor chip 11 is reduced, and the semiconductor device shown in FIG.
  • the bonding strength of the semiconductor chip 11 to the interposer substrate 21 G is lower than that of 10 J.
  • the adhesive agent 44 is provided in the cavity portion 40B.
  • the adhesive 44 is, for example, a thermosetting resin, and is selected to have a strength capable of protecting the semiconductor chip 11 after being cured. Therefore, according to the semiconductor device 1OK according to the present embodiment, the mechanical strength of the semiconductor chip 11 with respect to the interposer substrate 21G is increased while the heat radiation efficiency of the semiconductor chip 11 is maintained high. be able to.
  • the semiconductor device 1OL according to the 12th embodiment shown in FIG. 20 has a plurality of cavity portions 40B formed on the interposer substrate 21H from the upper surface.
  • the through hole 31D is formed in the bottom plate portion 45 of the portion 40B.
  • the insulating film 15 of the semiconductor chip 11 is fixed to the interposer substrate 21H by bonding the insulating film 15 of the semiconductor chip 11 to the edge of the bottom plate 45 where the through hole 31D is formed.
  • the post electrode 22A is configured to extend to the lower surface side of the interposer substrate 21H via the through hole 31D.
  • the depth of the cavity portion 40 C is set to be substantially equal to the thickness of the semiconductor chip 11. Therefore, in a state where the semiconductor chip 11 is bonded to the interposer base 21 H, the semiconductor chip 11 is located inside the interposer base 21 H. This makes it possible to reduce the amount of the semiconductor chip 11 and the insulating layers 25 and 26 protruding from the interposer substrate 21H, and to reduce the thickness of the semiconductor device 10L.
  • Figure 21 shows the first
  • FIG. 22 is a cross-sectional view of the semiconductor device 1 OM according to the thirteenth embodiment.
  • FIG. 22 is a perspective view of the semiconductor device 1 OM according to the thirteenth embodiment.
  • FIG. 23 is a cross-sectional view of the semiconductor device 1ON according to the 14th embodiment.
  • Each of the semiconductor devices 1 OM and 1 ON shown in FIGS. 21 to 23 has a bonding auxiliary member 2 to increase the bonding strength of the semiconductor chip 11 to the interposers 20 G and 2 OH. 7 is provided.
  • the semiconductor device 1 OM according to the thirteenth embodiment shown in FIGS. 21 and 22 is provided with a joining auxiliary member 27 in the semiconductor device 1 OL according to the first embodiment shown in FIG. 20. It is a thing. Specifically, a configuration in which a joining auxiliary member 27 is provided between the upper surface of the bottom plate portion 45 in the cavity portion 4 OC and the outer peripheral side surface of the semiconductor chip 11 is provided. Therefore, as shown in FIG. 22, when the semiconductor device 1 OM is viewed from the outside, the joining auxiliary member 27 is exposed from the cavity portion 40 C at the outer peripheral position of the semiconductor chip 11.
  • the semiconductor device 1 OM according to the fourteenth embodiment shown in FIG. 23 is different from the semiconductor device 10 J according to the tenth embodiment shown in FIG. Things. Specifically, the upper and lower surfaces of the top plate part 42 in the cavity part 4 OC and the half The structure is such that a joining auxiliary member 27 is provided between the outer peripheral side surface of the conductor chip 11 and the back surface 11a. Therefore, even with the semiconductor devices 10 M and 1 ON according to the thirteenth and fourteenth embodiments, the semiconductor chip 11 and the interposer base materials 21 G and 2 are maintained while keeping the heat radiation efficiency of the semiconductor chip 11 high. The mechanical strength with 1H can be increased.
  • Figure 24 shows the
  • FIG. 15 is a cross-sectional view showing a semiconductor device 1 OP as a 15th embodiment
  • FIG. 25 is a perspective view of the semiconductor device 1 OP
  • FIG. 26 is a sectional view showing a semiconductor device 1 OQ according to the 16th embodiment
  • FIG. 27 is a sectional view showing a semiconductor device 1 OR according to the 17th embodiment.
  • Each of the semiconductor devices 1 OP 1 OR shown in FIGS. 24 to 27 is sealed in the interposer base materials 21 G, 21 H and 122 so as to seal the semiconductor chip 11. It is characterized in that resin 46 A and 46 B are provided.
  • the semiconductor device 1 OP shown in FIG. 24 has a structure in which the semiconductor chip 11 is joined to the cavity 40 D formed on the interposer substrate 21 I, and then the cavity 40 D and the semiconductor chip 11 are connected to each other.
  • the sealing resin 46 A is disposed in the space between the two.
  • the sealing resin 46A is obtained by mixing silicon as a filler into a resin (for example, an epoxy resin) serving as a base material. It is also desirable to improve the heat dissipation by using a resin having a high thermal conductivity as the base material.
  • a screen printing method can be used as a specific method for introducing the sealing resin 46 A into the space between the cavity 40 D and the semiconductor chip 11.
  • this screen printing method it is possible to perform screen printing using a squeegee on the upper portion of the interposer substrate 21 I directly bonded to the semiconductor chip 11 without using a screen.
  • this method no screen is required, so that the process of disposing the sealing resin 46A can be simplified.
  • the semiconductor chip 11 is provided with the interposer by disposing the sealing resin 46A at the space between the cavity 40D and the semiconductor chip 11.
  • the base material 21 I is fixed in a state of being sealed with a sealing resin 46 A.
  • the semiconductor chip 11 can be reliably protected, and the bonding assist member 27 (see FIGS. 21 and 23) and the adhesive 44 (see FIG. 19) can be provided in the same manner.
  • the mounting strength of the semiconductor chip 11 on the interposer substrate 21 I can be increased.
  • the sealing resin 46A a resin in which silicon is mixed as a filler into a resin serving as a base material (for example, an epoxy resin) is used. That is, the sealing resin 46A has a configuration in which a filler of the same material as the interposer base material 21I is mixed. As a result, the difference in thermal expansion between the sealing resin 46 A and the interposer substrate 21 I can be reduced, and the semiconductor device 10 P can be prevented from warping even when the sealing resin 46 A is provided. can do.
  • a resin in which silicon is mixed as a filler into a resin serving as a base material for example, an epoxy resin
  • the semiconductor devices 1 O Q and 10 R shown in FIGS. 26 and 27 are characterized in that a sealing resin 46 B is formed by using a molding method.
  • the sealing resin 46 B is formed by using the molding method, the sealing formed is different from the method of forming the sealing resin 46 A by the screen printing method shown in FIGS. The degree of freedom of the shape of the resin 46 A can be increased.
  • the sealing resin 46B is molded using a mold (not shown), the sealing of an arbitrary shape can be performed by appropriately selecting the cavity formed in the mold. It becomes possible to form the resin 46B.
  • the sealing resin 46B is formed to be higher than the surfaces of the interposer base materials 21G and 21H by the height ⁇ .
  • the sealing resin 46B can be formed regardless of the interposer base materials 21G and 21H, the mechanical strength of the semiconductor devices 1OQ and 1OR can be reduced. It can be set arbitrarily. Further, by forming the sealing resin 46 B by using a molding method, a plurality of sealing resins 46 B can be collectively formed, and the production efficiency can be improved. In addition, by mixing a filler of the same material as the interposer base materials 21 G and 21 H into the sealing resin 46 B, the semiconductor device 1 OQ and 1 OR are prevented from warping. It is good.
  • Figure 28 shows the
  • FIG. 29 is a sectional view showing an electronic device 1 OS according to the 18th embodiment
  • FIG. 29 is a sectional view showing an electronic device 1 OT according to the 19th embodiment
  • FIG. 30 is an electronic device 1 according to the 20th embodiment. It is sectional drawing which shows OU.
  • the semiconductor chip 11 was used as an electronic element mounted on the interposer base 21A20I.
  • the eighteenth to twentieth embodiments are characterized in that a chip component 5OA5OC which is a passive element is used as an electronic element.
  • the chip components 5OA5OC are specifically chip capacitors, chip resistors, and the like.
  • Each of the chip components 5OA5OC is obtained by forming a resistor or a capacitor on a substrate such as a wafer and then dicing the substrate into individual pieces.
  • each chip component 50A 50C is configured to have various shapes by appropriately selecting the blade angle and the blade width of the dicing blade and using half dicing as a dicing method. ing.
  • the chip component 5OA is a bevel cut type
  • the chip component 50B is a step cut type
  • the chip component 5OC is a V-shaped cut type.
  • the electronic device 1OS shown in Fig. 28 has a chip component 5OA5OC mounted in a through hole 51 formed in an interposer base 21J.
  • the chip component 5OA5OC and the interposer base material 21J are bonded by using the fine base material surface bonding method as in the above-described embodiments.
  • the post electrode 22A is formed directly on the electrode 13 of the chip components 5OA to 5OC.
  • the bonding strength is smaller than the bonding force using the bump and the underfill resin.
  • the chip component 50A5OC and the interposer substrate 21J can be joined with a strong joining force. Thereby, the reliability of the electronic device 1 OS can be improved.
  • the electronic device 1OT shown in Fig. 29 is characterized in that a flat substrate made of silicon is used as the interposer base 21K constituting the interposer 20T.
  • the chip component 5OA5OC has a configuration in which the back surface is directly bonded to the interposer substrate 21K by a fine substrate surface bonding.
  • a cavity 40E is formed on an interposer base material 21L constituting an interposer 20U, and a chip component 5OA5OC is joined in the cavity 40E.
  • the chip component 5OA5OC has a configuration in which the back surface is directly bonded to the interposer base material 21L by the fine base material surface bonding.
  • the entire back surface of the chip component 50 ⁇ 5 OC is bonded to the interposer base materials 21 K and 21 L on the small base surface, so that the bonding strength is improved. And the reliability of the electronic devices 1 OT and 1 OU can be improved.
  • FIG. 31 is a sectional view showing an electronic device 1 OV according to a twenty-first embodiment
  • FIG. 32 is a sectional view taken along line AA in FIG.
  • the semiconductor chip 11 is used as an electronic element mounted on the interposer 2 OA-20 R
  • the passive element is used as an electronic element mounted on the interposer 2 OS 2 OU.
  • the example using the chip component 5OA5OC was shown.
  • the electronic device 1 OV according to the present embodiment is characterized in that an optical device is used as an electronic element.
  • an optical device is used as an electronic element.
  • a light emitting element 55 and a light receiving element 56 are used as optical devices, and these are optically connected by an optical waveguide.
  • the electronic device 1 O V is roughly composed of an interposer 20 V, a light emitting element 55, a light receiving element 56, and the like.
  • the interposer 20 V has a structure in which a first clad layer 52, a second clad layer 53, and a core layer 54 are laminated on an interposer base material 21 M.
  • the interposer substrate 21M is a silicon substrate, and the surface on which the first cladding layer 52 is disposed is a smooth surface (mirror surface).
  • the wiring pattern is formed at a predetermined position on the interposer substrate 21M by using a well-known thin film forming technique.
  • the first cladding layer 52 is made of a glass material, and a groove for forming the core layer 54 is formed at a predetermined position in a predetermined pattern (see FIG. 32). A core layer 54 is formed in this groove. On the surface of the first cladding layer 52 on which the core layer 54 is formed, a second cladding layer 53 is further formed. The second cladding layer 53 is formed of the same glass material as the first cladding layer 52.
  • the refractive index n 1 of the core layer 54 is set to be larger than the refractive index n 2 of the first clad layer 52 and the second clad layer 53 (n 1> n 2). For this reason, when light travels to the core layer 54, the light is repeatedly totally reflected in the core layer 54. Thus, the light that has entered the core layer 54 is transmitted through the core layer 54.
  • openings 62 and 63 are formed at predetermined positions.
  • the opening 62 is provided at the position where the light emitting element 55 is provided, and the opening 63 is provided at the position where the light receiving element 56 is formed.
  • the mirrored interposer substrate 2 1 M Is exposed.
  • the light emitting element 55 is inserted into the opening 62 formed in the interposer substrate 21M.
  • the light receiving element 56 is also inserted into the opening 63 formed in the interposer substrate 21M.
  • the surface of the light emitting element 55 and the light receiving element 56 facing the interposer substrate 21M is a smooth surface (mirror surface).
  • the light-emitting element 55 and the light-receiving element 56 are pressed against the interposer substrate 21M in a vacuum environment so that the smooth surfaces come into close contact with each other. Therefore, the light emitting element 55, the light receiving element 56, and the interposer substrate 21M are integrated and firmly joined without using an adhesive or the like (a method of joining the surfaces of the fine base material).
  • the light emitting element 55 is a photodiode, and a light emitting section 55A for emitting light is formed on a side portion.
  • the left end in the drawing of the core layer 54 exposed to the opening 62 by forming the opening 62 is configured to face the light emitting portion 55 A formed in the light emitting element 55. I have. Therefore, the light generated by the light emitting element 55 enters the core layer 54 located between the openings 62 and 63.
  • an electrode 55B is formed on the lower surface in the figure.
  • a boost electrode 60 is provided upright on the electrode 55B, and an external connection terminal 24 is formed at a lower end thereof.
  • the light receiving element 56 is disposed in the opening 63 as described above.
  • Reference numeral 56 denotes a photodiode.
  • the light receiving portion 56A is formed on the lower surface in the figure
  • the electrode 56B is formed on the upper surface in the figure.
  • the shape of the opening 63 is larger than that of the light receiving element 56.
  • a reflecting member 57 is arranged together with 56.
  • the reflecting member 57 has a reflecting surface 57 A, and the reflecting surface 57 A is configured to face the right end in the drawing of the core layer 54 exposed to the opening 63.
  • the angle of the reflecting surface 57 A is configured such that light emitted from the light emitting element 55 and emitted from the right end of the core layer 54 irradiates the light receiving section 56 A of the light receiving element 56. .
  • the light emitting element 55 and the light receiving element 56 arranged in the interposer 2 OV Has a configuration in which the first and second cladding layers 52 and 53 functioning as waveguides are optically connected to each other by the core layer 54, and the signal between the light emitting element 55 and the light receiving element 56 is Transmission becomes possible.
  • highly accurate signal transmission without loss can be performed within the electronic device 1 OV, and the reliability of the electronic device 1 OV can be improved.
  • the electrode 56B formed on the light receiving element 56 is made of an interposer base material.
  • a through electrode 61 is formed at a position facing the right end of the wiring pattern 59 of each of the cladding layers 52, 53 and the core layer 54 in the drawing.
  • the upper end of the through electrode 61 in the figure is electrically connected to the wiring pattern 59, and the lower end is formed with an external connection terminal 24.
  • An insulating layer 58 is formed on the opening 62 on the side of the light emitting element 55 on which the electrode 55 B is formed and on the surface of the second cladding layer 53 to protect the interposer 2 OV. It has been done.
  • the light emitting element 55 and the light receiving element 56 are made into a solid form by directly contacting the interposer 20 V (interposer base material 21 M).
  • interposer 20 V interposer base material 21 M
  • both can be joined with a stronger joining force.
  • bumps (solder) and underfill resin are not used, unnecessary materials such as solder, flux, and resin are formed at a portion where the light emitting element 55 and the light receiving element 56 are optically connected to the core layer 54. Intrusion and contamination can be prevented, and optical signals can be transmitted and received reliably. Therefore, the reliability of the electronic device 1 OV can also be improved.

Abstract

　本発明はインターポーザを介して半導体チッブを実装基板に電気的に接続する構成とされた半導体装置及びその製造方法に関し、電子素子と、前記電子素子が接合されるインターポーザ基材と、前記電子素子の電極と接続される複数のポスト電極とを有するインターポーザとを具備する電子装置において、前記電子素子と前記インターポーザ基材とを直接接触させることにより一体化すると共に、前記ポスト電極を前記電子素子の電極上に直接形成した構成とする。

Description

明 細 書
電子装置及びその製造方法
技術分野
[0001 ] 本発明は電子装置及びその製造方法に係り、 特にインターポーザを介して 電子素子を実装基板に電気的に接続する構成とされた電子装置及びその製造 方法に関する。
背景技術
[0002] 一般に半導体装置は、 半導体チップをインターポーザに接合する構造を有 している。 例えば、 インターポーザとしてリードフレームを用いた半導体装 置では、 インターポーザとなるリードフレームに形成されたダイパッドに半 導体チップを固定すると共に、 リードフレームと半導体チップをワイヤによ リ電気的に接続する構造とされている。
[0003] また、 近年の半導体チップの高密度化及び多ピン化に対応するため、 B G A (Ba l I Gr i d Array) , または L G A (Land Gr i d Array)と称せられるパッケ ージ構造の半導体装置が多用されている。 この半導体装置は、 半導体チップ にはんだバンプを形成すると共に、 この半導体チップをインターポーザとな る基板にフリップチップ実装する構造が採られている。
[0004] また、 B G A或いは L G Aに用いられるインターポーザは、 表面にはんだ バンプが接合される電極パッドが形成されると共に、 背面に外部接続端子 （ はんだポール或いはリード） が接合される電極パッドが形成されている。 ま た、 表裏に設けられた各電極パッドは、 インターポーザ基材を貫通して形成 されたビアによリ電気的に接続された構成とされている。
[0005] また、 このパッケージ構造では、 半導体チップとインターポーザとがバン プで電気的かつ機械的に接合されるため、 半導体チップとインターポーザと の機械的接合性が弱い。 このため、 半導体チップとインターポーザとの間に 、 アンダーフィル樹脂を設け、 これにより半導体チップとインターポーザと の接合位置における機械的強度を高めることが行なわれている。 [0006] 一方、 上記の B G A或いは L G Aの他に、 例えば特許文献 1に示されるよ うな、 チップサイズパッケージタイプの半導体装置 （以下、 C S Pという） が知られている。 この C S Pは、 パッケージの形状を略半導体チップ （ベア チップ） の大きさと同等の大きさとした半導体装置である。
[0007] この C S Pは、 外部接続端子としてはんだバンプ或いはポスト （半導体チ ップにはんだにより接合されている） が形成されており、 実装基板 （この実 装基板もインターポーザの一種と考えられる） にフリップチップ実装される 。 尚、 上記のポストは、 半導体チップ上の電極にはんだ付け接合された構成 とされている （例えば、 特開 2 0 0 2 - 1 6 4 3 6 9号公報参照） 。
特許文献 1 ：特開 2 0 0 2 - 1 6 4 3 6 9号公報
発明の開示
発明が解決しょうとする課題
[0008] ところで、 半導体装置に求められる高密度化の要求は益々厳しくなリ、 従 前では 1 5 0 mであった端子間ピッチが、 現在では 7 0 mの狭ピッチが 要求されるようになってきている。 1 5 0 mの端子間ピッチであればデザ インルールに比較的余裕を持たせることができ、 ラインアンドスペースも例 えばライン幅及びラインスペースを共に 1 5 a m程度に設定することができ る。
[0009] しかしながら、 端子間ピッチが 7 O Z mと狭ピッチ化が進むと、 半導体チ ップ側ではラインアンドスペースに余裕がなくなリ、 フリップチップ接合時 において隣接したはんだバンプ間で短絡が発生してしまうという問題点が生 じる。 また、 インターポーザ側においては、 インターポーザ基材の表裏面に 形成される各電極パッドゃ、 インターポーザ基材を貫通して形成されるビア の形成が微細化のために困難となり、 インターポーザの製造コス卜が上昇し てしまうという問題点が生じる。
課題を解決するための手段
[0010] 本発明は、 上記した従来技術の課題を解決する、 改良された有用な電子装 置及びその製造方法を提供することを総括的な目的としている。 [001 1 ] 本発明のより詳細な目的は、 容易かつ確実に狭ピッチ化に対応しうると共 に製造コス卜の低減を図リ得る電子装置及びその製造方法を提供することを 目的とする。
[0012] この目的を達成するため、 本発明は、 電子素子と、 前記電子素子が接合さ れるインターポーザ基材と、 前記電子素子の電極と接続される複数のボス卜 電極とを有するィンターポーザとを具備する電子装置において、 前記電子素 子と前記インタ一ポーザ基材とを直接接触させることによリー体化すると共 に、 前記ボス卜電極を前記電子素子の電極上に直接形成した構成としたこと を特徴とする。
[0013] また、 上記の目的を達成するため、 本発明は、 電子素子と、 前記電子素子 が接合されるインターポーザ基材と、 該インターポーザ基材に形成された貫 通孔内に配設され前記電子素子の電極と接続される複数のボス卜電極とを有 するインターポーザとを具備する電子装置において、 前記電子素子の表面と 前記インタ一ポーザ基材の表面とを直接接触させることによリー体化すると 共に、 前記ボス卜電極を前記電子素子の電極上に直接形成した構成としたこ とを特徴とする。
[0014] 上記の構成とすることにより、 電子素子とインターポーザが直接的に接合 されるため、 電子素子とインターポーザとの接合にバンプやアンダーフィル 樹脂を設ける必要が無くなり、 部品点数の削減及び電子装置の薄型化を図る ことができる。 また、 インターポーザはポスト電極により電子素子と電気的 に接続されるため、 バンプによる接続構造に比べて電極間ピッチを狭ピッチ 化することが可能となり、 よって電子装置の高密度化を図ることができる。 更に、 電子素子とインターポーザ基材は直接接触させることによリー体化さ れているため、 バンプとアンダーフィル樹脂を用いた接合力よりも強い接合 力で電子素子とインタ一ポーザ基材とを接合することができる。
[0015] また、 上記発明において、 前記電子素子の材質と前記インターポーザ基材 の材質を同一とすることができる。
[0016] この構成とすることにより、 電子素子の表面とインターポーザ基材の表面 とを確実かつ強固に一体化させることができる。
[0017] また、 上記発明において、 前記電子素子の材質と前記インターポーザ基材 の材質を共にシリコンとすることができる。
[0018] また、 上記発明において、 前記電子素子の少なくとも前記インターポーザ 基材と接合する位置に第 1の絶縁材層を形成すると共に、 前記インターポー ザ基材の少なくとも前記電子素子と接合する位置に第 2の絶縁層を形成した 構成とすることができる。
[0019] この構成とすることにより、 絶縁材層を電子素子及びインターポーザ基材 の接合位置に形成した場合には、 接合に必要な高い平滑性を持たせる領域を 狭くすることができ、 絶縁材層の形成を容易化することができる。 また、 絶 縁材層を電子素子及びインターポーザ基材の全面に形成した場合には、 この 絶縁層を電子素子及びインターポーザ基材を保護する保護層として機能させ ることができる。
[0020] また、 上記発明において、 複数の前記ポスト電極が、 ひとつの前記貫通孔 内に配設された構成とすることができる。
[0021 ] この構成とすることにより、 ひとつの貫通孔内に複数の前記ポスト電極が 配設されるため、 ボス卜電極の形成精度に比べ貫通孔の形成精度を低くする ことができ、 貫通孔の形成を容易化することができる。
[0022] また、 上記発明において、 前記インターポーザ基材に段差部を形成し、 該 電子素子を前記段差部内に前記電子素子を収納する構成とすることができる
[0023] この構成とすることにより、 電子素子をインターポーザに形成された段差 部内に収納できるため、 電子装置の薄型化を図ることができる。
[0024] また、 上記発明において、 前記インターポーザ基材には複数の前記電子素 子を搭載した構成としてもよい。
[0025] この構成とすることにより、 インターポーザ基材に複数の前記電子素子が 搭載されている場合には、 ボス卜電極等の配線を複数の電子素子において一 括的に形成することが可能となり、 製造効率を向上させることができる。 [0026] また、 上記発明において、 前記インターポーザ基材を前記電子素子の背面 部と接合した構成とすることができる。
[0027] この構成とすることにより、 電子素子の背面部がインターポーザ基材と接 合することにより、 電子素子とインタ一ポーザ基材との接合面積を広くする ことができ、 電子素子の取付け強度を高めることができる。
[0028] また、 上記発明において、 前記電子素子を封止する封止樹脂を前記インタ 一ポーザ基材に配設した構成とすることができる。
[0029] この構成とすることにより、 電子素子を封止する封止樹脂をインターポー ザ基材に配設したことにより、 電子素子はィンターポーザ基材に封止樹脂に より封止された状態で固定されるため、 電子素子の保護を確実に図ることが できると共に、 インターポーザ基材に対する電子素子の取付け強度を高める ことができる。
[0030] また、 上記発明において、 前記電子素子を半導体チップとすることができ る。
[0031 ] また、 上記発明において、 前記電子素子を受動素子とすることができる。
[0032] また、 上記の目的を達成するため、 本発明に係る電子装置の製造方法は、 貫通孔が形成されたインタ一ポーザ基材の表面と電子素子の表面とを直接接 触させることにより、 前記ィンターポーザ基材と前記電子素子とを一体化す る一体化工程と、 該一体化工程の終了後、 前記貫通孔内でかつ前記電子素子 の電極上にボス卜電極を直接形成するボス卜電極形成工程と、 前記ボスト電 極と電気的に接続される再配線層を形成する再配線形成工程と、 前記再配線 上に外部接続電極を形成する外部接続電極形成工程とを有することを特徴と する。
[0033] 上記発明によれば、 一体化工程において電子素子とインターポーザ基材が 直接接触させることによリー体化されるため、 電子素子とインターポーザと の接合にバンプやアンダーフィル樹脂を設ける必要が無くなリ、 製造工程の 簡単化を図ることができる。 また、 一体化工程の終了後にポスト電極形成ェ 程を実施し、 貫通孔内でかつ電子素子の電極上にボス卜電極を直接形成した ことにより、 電子素子とインターポーザとの間のインピーダンスの低減を図 ることができ、 電気的特性の向上を図ることができる。 また、 インターポー ザ基材に形成された貫通孔を型としてボス卜電極を形成することができるた め、 ポスト電極の形成の簡単化を図ることができる。
[0034] また、 上記の目的を達成するため、 本発明に係る電子装置の製造方法は、 電子素子の電極上にボス卜電極を直接形成するボス卜電極形成工程と、 該ポ ス卜電極形成工程の終了後、 貫通孔が形成されたインターポーザ基材の表面 と電子素子の表面とを直接接触させ、 前記インタ一ポーザ基材と前記電子素 子とを一体化する一体化工程と、 前記ボス卜電極と電気的に接続される再配 線層を形成する再配線形成工程と、 前記再配線上に外部接続電極を形成する 外部接続電極形成工程とを有することを特徴とする。
[0035] 上記発明によれば、 一体化工程において電子素子とインターポーザ基材が 直接接触させることによリー体化されるため、 電子素子とインターポーザと の接合にバンプやアンダーフィル樹脂を設ける必要が無くなリ、 製造工程の 簡単化を図ることができる。 また、 ポスト電極形成工程において電子素子の 電極上にボス卜電極を直接形成するため、 電子素子とインターポーザとの間 のインピーダンスの低減を図ることができ、 電気的特性の向上を図ることが できる。 また、 ポスト電極形成工程の終了後に一体化工程を実施することに より、 ボス卜電極形成はインターポーザ基材に形成された貫通孔に拘わらず 形成することができるため、 インターポーザ基材の貫通孔を利用してボス卜 電極を形成する方法に比べ、 ボス卜電極の微細化を図ることができる。
[0036] また、 上記発明において、 前記ポスト電極を保持する絶縁材よりなる保護 層を前記電子素子に形成する保護層形成工程を設けてもよい。
[0037] この構成とすることにより、 ポスト電極を保持する絶縁材よりなる保護層 を電子素子に形成する保護層形成工程を設けたことにより、 電子素子上に直 接形成されたボス卜電極を保護層により保持できるため、 ボス卜電極が微細 化してもこれを確実に保護することができる。
[0038] また、 上記の目的を達成するため、 本発明は、 電子素子と、 前記電子素子 が接合されるインターポーザとを具備する電子装置において、 前記電子素子 と前記ィンターポーザとを直接接触させることにより一体化した構成とした ことを特徴とする。
[0039] 上記の構成とすることにより、 電子素子とインターポーザが直接的に接合 されるため、 電子素子とインターポーザとの接合にバンプやアンダーフィル 樹脂を設ける必要が無くなり、 部品点数の削減及び電子装置の薄型化を図る ことができる。
[0040] また、 上記発明において、 前記電子素子を光デバイスとし、 かつ前記イン ターポーザに前記光デバイスと光学的に接続される光導波路を設けた構成と することができる。
[0041 ] 上記の構成とすることにより、 光デバイスとインターポーザが直接接合さ れるため、 光デバイスとインターポーザとの接合にバンプやアンダーフィル 樹脂を設ける必要が無くなり、 光デバイスの光学面がはんだや樹脂で汚染の されることを防止できる。
発明の効果
[0042] 本発明によれば、 電子素子とインターポーザとの接合にバンプやアンダー フィル樹脂を設ける必要が無くなリ、 部品点数の削減及び電子装置の薄型化 を図ることができる。 また、 バンプによる接続構造に比べて電極間ピッチを 狭ピッチ化することが可能となり、 よつて電子装置の高密度化を図ることが できる。 更に、 電子素子とインターポーザ基材は直接接触させることにより 一体化されるため、 バンプとアンダーフィル樹脂を用いた接合力よりも強い 接合力で電子素子とインタ一ポーザ基材とを接合することができる。
図面の簡単な説明
[0043] [図 1 ]図 1は、 本発明の第 1実施例である半導体装置を示す断面図である。
[図 2A]図 2 Aは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 1 ) 。
[図 2B]図 2 Bは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 2 ) 。 [図 2C]図 2 Cは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 3 ) 。
[図 3A]図 3 Aは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 4 ) 。
[図 3B]図 3 Bは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 5 ) 。
[図 3C]図 3 Cは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 6 ) 。
[図 4A]図 4 Aは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 7 ) 。
[図 4B]図 4 Bは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 8 ) 。
[図 4C]図 4 Cは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 9 ) 。
[図 4D]図 4 Dは、 第 1実施例である半導体装置の製造方法を説明するための 図である （その 1 0 ) 。
[図 5]図 5は、 本発明の第 2実施例である半導体装置を示す断面図である。
[図 6A]図 6 Aは、 第 2実施例である半導体装置の製造方法を説明するための 図である （その 1 ) 。
[図 6B]図 6 Bは、 第 2実施例である半導体装置の製造方法を説明するための 図である （その 2 ) 。
[図 7]図 7は、 本発明の第 3実施例である半導体装置を示す断面図である。
[図 8A]図 8 Aは、 第 3実施例である半導体装置の製造方法を説明するための 図である （その 1 ) 。
[図 8B]図 8 Bは、 第 3実施例である半導体装置の製造方法を説明するための 図である （その 2 ) 。
[図 8C]図 8 Cは、 第 3実施例である半導体装置の製造方法を説明するための 図である （その 3 ) 。 [図 9]図 9は、 本発明の第 4実施例である半導体装置を示す断面図である。
[図 10A]図 1 O Aは、 第 4実施例である半導体装置の製造方法を説明するため の図である （その 1 ) 。
[図 10B]図 1 O Bは、 第 4実施例である半導体装置の製造方法を説明するため の図である （その 2 ) 。
[図 11 ]図 1 1は、 本発明の第 5実施例である半導体装置を示す断面図である
[図 12A]図 1 2 Aは、 第 5実施例である半導体装置の製造方法を説明するため の図である （その 1 ) 。
[図 12B]図 1 2 Bは、 第 5実施例である半導体装置の製造方法を説明するため の図である （その 2 ) 。
[図 12C]図 1 2 Cは、 第 5実施例である半導体装置の製造方法を説明するため の図である （その 3 ) 。
[図 13]図 1 3は、 本発明の第 6実施例である半導体装置を示す断面図である
[図 14]図 1 4は、 本発明の第 7実施例である半導体装置を示す断面図である
[図 15]図 1 5は、 本発明の第 8実施例である半導体装置を示す断面図である
[図 16]図 1 6は、 本発明の第 9実施例である半導体装置を示す断面図である
[図 17]図 1 7は、 本発明の第 9実施例である半導体装置を示す斜視図である
[図 18]図 1 8は、 本発明の第 1 0実施例である半導体装置を示す断面図であ る。
[図 19]図 1 9は、 本発明の第 1 1実施例である半導体装置を示す断面図であ る。
[図 20]図 2 0は、 本発明の第 1 2実施例である半導体装置を示す断面図であ る。
圆 図 2 1は、 本発明の第 1 3実施例である半導体装置を示す断面図であ る。
[図 22 図 2 2は、 本発明の第 1 3実施例である半導体装置を示す斜視図であ る。
[図 23 図 2 3は、 本発明の第 1 4実施例である半導体装置を示す断面図であ る。
[図 24 図 2 4は、 本発明の第 1 5実施例である半導体装置を示す断面図であ る。
[図 25 図 2 5は、 本発明の第 1 5実施例である半導体装置を示す斜視図であ る。
[図 26 図 2 6は、 本発明の第 1 6実施例である半導体装置を示す断面図であ る。
[図 27 図 2 7は、 本発明の第 1 7実施例である半導体装置を示す断面図であ る。
[図 28 図 2 8は、 本発明の第 1 8実施例である電子装置を示す断面図である
[図 29 図 2 9は、 本発明の第 1 9実施例である電子装置を示す断面図である [図 30 図 3 0は、 本発明の第 2 0実施例である電子装置を示す断面図である 圆 図 3 1は、 本発明の第 2 1実施例である電子装置を示す断面図である [図 32 図 3 2は、 図 3 1における A-A線に沿う断面図である。
符号の説明
1 0 1 0 R 半導体装置
1 0 S 1 0 V 電子装置
1 1 半導体チップ 1 4 バリアメタル
1 5 絶縁膜
1 6 チップ側 P I膜
1 保護層
2 OA 20 V インターポーザ
21 A 21 M インターポーザ基材
22 A, 22 B ポスト電極
23 再配線層
24 外部接続端子
25 第 1の絶縁層
26 第 2の絶縁層
27 接合補助部材
28 インターポーザ側 P I膜
29 補強部材
30， 39 段差部
31 A 31 C 貫通孔
32 第 1のレジスト材
33， 36， 37 開口部
34 電極用孔
35 第 2のレジスト材
OA— 40 D キヤビティ部
6 A, 46 B 封止樹脂
OA 50 C チップ部品
2 第 1のクラッド層
3 第 2のクラッド層
4 コア層
5 発光素子 5 6 受光素子
5 7 販社部材
5 9 配線パターン
6 0， 6 1 ポス卜状電極
発明を実施するための最良の形態
[0045] 次に、 本発明を実施するための最良の形態について図面と共に説明する。
[0046] 図 1は、 本発明の第 1実施例である電子装置 1 O Aを示す断面図である。
本実施例に係る電子装置 1 O Aは、 半導体チップ 1 1とインターポーザ 2 0 Aとよりなる簡単な構成とされている （以下、 電子素子として半導体チップ を用いてる電子装置を、 以下半導体装置というものとする） 。
[0047] 半導体チップ 1 1は高密度化された半導体チップであり、 回路形成面側に 複数の電極 1 3が形成された構成とされている。 この電極 1 3は例えばアル ミ電極であり、 その上層にはバリアメタル 1 4が形成されている。 このバリ ァメタル 1 4は、 図示されないが複数の金属膜を積層した構成とされていお リ、 その最外層は銅 （C u ) 膜とされている。
[0048] また、 半導体チップ 1 1の回路形成面において、 電極 1 3形成以外の領域 は絶縁膜 1 5により被覆された構成とされている。 本実施例では、 半導体チ ップ 1 1はシリコン基板から形成されたものであり、 よって絶縁膜 1 5は二 酸化シリコン （S i O ) である。
2
[0049] この二酸化シリコンは高い電気的絶縁性と、 物理的な安定を有している。
よって、 半導体チップ 1 1に形成された薄膜回路は、 絶縁膜 1 5により保護 される。 この絶縁膜 1 5の所定位置は後述するように半導体チップ 1 1に接 触されて一体化するが、 少なくともこの接触領域における絶縁膜 1 5の表面 は高精度な平滑面とされている。
[0050] 尚、 図 1では図示の便宜上、 隣接する電極 1 3間の距離を大きく図示して いるが、 前記のように半導体チップ 1 1は高密度化されている。 よって隣接 する電極 1 3間のピッチ （端子間ピッチ） も小さくなつておリ、 具体的には 本実施例で対象とする電極 1 3の端子間ピッチは 1 O O Z m以下である。 [0051 ] 一方、 インターポーザ 2 0 Aは、 インターポーザ基材 2 1 A， ポスト電極 2 2 A , 再配線層 2 3， 外部接続端子 2 4， 及び第 2の絶縁層 2 6等により 構成されている。 インターポーザ基材 2 1 Aはシリコンにより形成されてお リ、 また半導体チップ 1 1に形成された電極 1 3と対応する位置にはポスト 電極 2 2 Aが形成されている。
[0052] ポスト電極 2 2 Aは、 銅 （C u ) により形成されている。 このポスト電極
2 2 Aは、 インターポーザ基材 2 1 Aに形成された貫通孔 3 1 A内に設けら れている。 また、 インターポーザ基材 2 1 Aとボス卜電極 2 2 Aが短絡しな いよう、 インターポーザ基材 2 1 Aとポスト電極 2 2 Aの間には、 第 1の絶 縁層 2 5 (梨地で示す） が形成されている。 本実施例では、 第 1の絶縁層 2 5としてポリイミド樹脂を用いている。
[0053] このボス卜電極 2 2 Aの図中下端部はバリアメタル 1 4に直接接合してお リ、 また上端部は再配線層 2 3に電気的に接続されている。 再配線層 2 3も ボス卜電極 2 2 Aと同様に銅により形成されており、 所定のパターンを有し ている。 そして、 再配線層 2 3のポスト電極 2 2 Aとの接続位置に対する反 対側の端部には、 外部接続端として機能する外部接続端子 2 4が形成されて いる。 この外部接続端子 2 4は、 例えばはんだポールが用いられている。
[0054] 更に、 再配線層 2 3の上部には、 第 2の絶縁層 2 6が形成されている。 第
2の絶縁層 2 6は、 主に再配線層 2 3を保護するために形成される。 この第 2の絶縁層 2 6も、 第 1の絶縁層 2 5と同様にポリイミド樹脂により形成さ れている。
[0055] ここで、 半導体チップ 1 1とィンターポーザ基材 2 1 Aとの接合構造、 及 び電極 1 3とボス卜電極 2 2 Aの電気的接続構造に注目し、 以下説明する。
[0056] 先ず、 半導体チップ 1 1とインターポーザ基材 2 1 Aとの接合構造に注目 すると、 本実施例では半導体チップ 1 1とインターポーザ基材 2 1 Aとの接 合するのに接着材ゃロウ材を用いることはしておらず、 また溶着或いは溶接 等の加熱を伴う接合手段も用いていない。
[0057] 本実施例では、 半導体チップ 1 1とインターポーザ基材 2 1 Aのそれぞれ 接合される位置における接合面を高精度の平滑面 （鏡面） とし、 半導体チッ プ 1 1とインターポーザ基材 2 1 Aとを真空環境下に置いた上で、 平滑面同 士を押圧しつつ接触させる。 これにより、 平滑面同士は密着し、 接着剤等を 用いなくても各平滑面は一体化し、 半導体チップ 1 1とインターポーザ基材 2 1 Aは強固に接合された状態となる （この接合方法を微小基材面接合方法 という） 。
[0058] この際、 接合されるもの同士の材質は同一或いは同種であることが望まし い。 即ち、 半導体チップ 1 1の接合位置における材質と、 インターポーザ基 材 2 1 Aの接合位置における材質は同一或いは同種であることが望ましい。 これにより、 半導体チップ 1 1とインターポーザ基材 2 1 Aとの接合力を高 めることができ、 半導体装置 1 O Aの信頼性を高めることができる。
[0059] 本実施例では、 半導体チップ 1 1の接合位置は S i O よりなる絶縁膜 1 5
2
であり、 インターポーザ基材 2 1 Aはシリコンである。 しかしながら、 図示 しないがインターポーザ基材 2 1 Aの表面には、 通常 S i O の薄膜層が形成
2
されている。 よって、 半導体チップ 1 1の接合位置における材質と、 インタ 一ポーザ基材 2 1 Aの接合位置における材質は同一となる。
[0060] 更に、 前記したように半導体チップ 1 1及びインターポーザ基材 2 1 Aの 接合位置は、 いずれも平滑面とされている。 よって本実施例では、 真空環境 下において平滑面とされた互いの接合面を接触させて押圧することにより、 半導体チップ 1 1とインターポーザ 2 O Aは一体化する。
[0061 ] このように、 本実施例では半導体チップ 1 1とインターポーザ 2 O A (ィ ンターポーザ基材 2 1 A) とを直接接触させることによリー体化しているた め、 従来行なわれていたバンプとアンダーフィル樹脂を用いて半導体チップ とインターポーザとを接合する構造に比べ、 強い接合力で半導体チップ 1 1 とインタ一ポーザ 2 0 Aとを接合することができる。
[0062] また、 本実施例では半導体チップ 1 1を封止する封止樹脂は設けられてお らず、 これにより放熱特性の向上を図ることができる。 また、 単に真空環境 下で接触させるだけで半導体チップ 1 1とインターポーザ 2 O Aを接合でき るため、 接合に要する部品点数の削減を図ることができる。
[0063] 尚、 本実施例では、 半導体チップ 1 1とインターポーザ 2 O Aが接合され ることにより外部に形成される段部に接合補助部材 2 7を配設した構成とし ている。 これにより、 半導体チップ 1 1とインターポーザ 2 O Aの取付け強 度をより高めることができ、 半導体装置 1 O Aの信頼性をより高めることが できる。
[0064] 続いて、 電極 1 3とボス卜電極 2 2 Aの電気的接続構造に注目する。 前記 したように、 ボス卜電極 2 2 Aはインターポーザ基材 2 1 Aに形成された貫 通孔 3 1 A内に形成されている。
[0065] 従来では、 半導体チップとインターポーザを電気的に接続しょうとした場 合、 半導体チップにはんだバンプを形成し、 これをインターポーザにフリツ プチップ接合することが行なわれていたことは前述した通リである。
[0066] これに対して本実施例では、 ボス卜電極 2 2 Aを半導体チップ 1 1の電極
1 3上 （詳細にはバリアメタル 1 4上） に直接形成した構成としたことを特 徴としている。 即ち、 本実施例に係る半導体装置 1 O Aはポスト電極 2 2 A が電極 1 3上に直接めつき法等 （これについては後述する） により形成され ており、 ポスト電極 2 2 Aと電極 1 3との間には、 はんだバンプ等の他の導 電性要素は介在していない。
[0067] このため、 本実施例に係る半導体装置 1 O Aによれば、 従来必要とされた バンプやアンダーフィル樹脂が不要となリ、 部品点数の削減を図ることがで きる。 また、 バンプやアンダーフィル樹脂が不要となることにより、 半導体 装置 1 O Aの薄型化を図ることもできる。 更に、 バンプを用いていた従来の 接続構造に比べ、 隣接するボス卜電極 2 2 Aの電極間ピッチを狭ピッチ化す ることが可能となり、 よって半導体装置 1 O Aの高密度化を図ることができ る。
[0068] 続いて、 上記構成とされた半導体装置 1 O Aの製造方法について説明する 。 図 2 A乃至図 4 Dは、 半導体装置 1 O Aの製造方法を説明するための図で ある。 尚、 図 2 A乃至図 4 Dにおいて、 図 1に示した構成と同一構成につい ては同一符号を付してその説明を省略するものとする。
[0069] 半導体装置 1 O Aを製造するには、 図 2 Aに示すように、 半導体チップ 1
1とインターポーザ基材 2 1 Aを用意する。 半導体チップ 1 1は、 周知の半 導体製造プロセスを経ることにより製造されるものであり、 回路形成面側 （ 図中上面） にはバリアメタル 1 4により保護された電極 1 3が形成されてい る。
[0070] また、 電極 1 3の形成位置以外は S i O よりなる絶縁膜 1 5が形成されて
2
おり、 この絶縁膜 1 5により回路形成面に形成された電子回路は保護されて いる。 この絶縁膜 1 5の少なくともインターポーザ基材 2 1 Aと接合される 部位は、 高精度に平滑化されている。
[0071 ] 一方、 インターポーザ基材 2 1 Aは、 シリコンウェハーから切り出したも のであり、 半導体チップ 1 1に形成された電極 1 3と対応する位置には貫通 孔 3 1 Aが形成されている。 この貫通孔 3 1 Aは、 電極 1 3の面積よりも広 い断面積を有するよう構成されている。 このインターポーザ基材 2 1 Aは、 その表面全面に保護膜としての S i O 膜 （図示せず） が形成されている。
2
[0072] 更に、 インターポーザ基材 2 1 Aの表面で、 少なくとも半導体チップ 1 1 と接合される部位は、 高精度に平滑化されている。 この半導体チップ 1 1及 びインターポーザ基材 2 1 Aに形成される接合面を平滑化する方法としては 種々の方法が考えられるが、 比較的安価な処理としてはラッピング等の研削 法を用いることができ、 また更に高精度の平坦面を形成しょうとする場合に は C M P (化学機械研磨） またはドライエッチングを適用することも考えら れる。
[0073] 上記構成とされた半導体チップ 1 1及びインターポーザ基材 2 1 Aは、 真 空装置内に入れられる。 そして貫通孔 3 1 Aと電極 1 3とを位置決めした上 で、 図 2 Bに示されるように、 半導体チップ 1 1とインターポーザ基材 2 1 Aは、 互いの平坦面 （鏡面） 同士が接触され続いて加圧される。 これにより 、 平滑面同士は密着し、 接着剤等を用いなくても各平滑面は一体化し、 これ により半導体チップ 1 1とインターポーザ基材 2 1 Aは強固に接合された状 態となる （一体化工程） 。
[0074] 一体化工程が終了すると、 続いて貫通孔 3 1 A内でかつ半導体チップ 1 1 の電極 1 3 (バリアメタル 1 4 ) にポスト電極 2 2 Aを直接形成するポスト 電極形成工程が実施される。 このポスト電極形成工程では、 先ず図 2 Cに示 されるように、 貫通孔 3 1 Aを封止すると共にインターポーザ基材 2 1 Aの 上面が被覆されるよう第 1の絶縁層 2 5を形成する。 この第 1の絶縁層 2 5 はポリイミド樹脂であり、 スピナ一法或いはポッティング法を用いてインタ 一ポーザ基材 2 1 Aに形成することができる。
[0075] 第 1の絶縁層 2 5が形成されると、 続いて図 3 Aに示されるように、 第 1 の絶縁層 2 5の上部に所定の開口部 3 3を有した第 1のレジスト材 3 2が形 成される。 続いて、 この第 1のレジスト材 3 2をマスクとして第 1の絶縁層 2 5を除去する処理が行なわれる。 この除去処理が実施されることにより、 図 3 Bに示すように電極用孔 3 4が形成されると共に、 電極用孔 3 4の下端 にバリアメタル 1 4が露出する。
[0076] 次に、 電極用孔 3 4内に銅めつきを実施し、 これによリ図 3 Cに示すよう に、 電極用孔 3 4内にポスト電極 2 2 Aを形成する。 この際、 ポスト電極 2 2 Aはバリアメタル 1 4上に銅が直接析出されることにより形成されるため 、 ポスト電極 2 2 Aはバリアメタル 1 4 (即ち、 電極 1 3 ) 上に直接形成さ れた構成となる。 尚、 ポスト電極 2 2 Aの形成には、 電解めつき法或いは無 電解めつき法のいずれをも用いることが可能である。
[0077] 上記したボス卜電極形成工程が終了すると、 続いて再配線層 2 3を形成す る再配線形成工程が実施される。 この再配線形成工程では、 図 4 Aに示すよ うに、 再配線層 2 3の形成位置に開口部 3 6を有したパターンの第 2のレジ スト材 3 5が形成される。 この第 2のレジスト材 3 5は、 ホトレジスト材を インターポーザ基材 2 1 A上に塗布し、 その後に露光及び現像処理を行うこ とにより形成される。
[0078] 第 2のレジスト材 3 5が形成されると、 続いて開口部 3 6内に銅めつきを 実施し、 これによリ図 4 Bに示すように、 開口部 3 6内に再配線層 2 3を形 成する。 この際、 ポスト電極 2 2 Aの上端部に直接再配線層 2 3が形成され るため、 ボス卜電極 2 2 Aと再配線層 2 3との電気的接続性は良好となる。 尚、 再配線層 2 3の形成方法についても、 電解めつき法或いは無電解めつき 法のいずれを用いることも可能である。
[0079] 上記した再配線形成工程が終了すると、 続いて再配線層 2 3上に外部接続 端子 2 4を形成する外部接続電極形成工程が実施される。 外部接続電極形成 工程では、 先ず第 2のレジスト材 3 5を除去すると共に、 これにより露出し た第 1の絶縁層 2 5及び再配線層 2 3の上部に第 2の絶縁層 2 6を形成する 。 この第 2の絶縁層 2 6は、 第 1の絶縁層 2 5と同質であるポリイミド樹脂 により形成されている。
[0080] この第 1の絶縁層 2 5の再配線層 2 3と対向する所定位置には、 図 4 Cに 示すように、 開口部 3 7が形成される。 本実施例では、 開口部 3 7を再配線 層 2 3のボス卜電極 2 2 Aと接続する端部と反対側の端部に形成しているが 、 開口部 3 7の形成位置は任意に選定することが可能である。 尚、 開口部 3 7の形成方法としては、 エッチング法或いはレーザ加工法等を用いることが できる。
[0081 ] 続いて、 図 4 Dに示すように、 上記の開口部 3 7にははんだポールよりな る外部接続端子 2 4が搭載され、 熱処理することによリ再配線層 2 3に接合 させる。 以上の一連の工程を実施することにより、 図 1に示す半導体装置 1 O Aが製造される。
[0082] 上記した製造方法によれば、 一体化工程において半導体チップ 1 1とイン ターポーザ基材 2 1 Aは直接接触させることによリー体化される。 このため 、 半導体チップ 1 1とインターポーザ 2 O Aの接合に、 従来必要とされたバ ンプゃアンダーフィル樹脂を設ける必要が無くなリ、 製造工程の簡単化を図 ることができる。
[0083] また、 一体化工程の終了後に実施されるボス卜電極形成工程では、 貫通孔
3 1 A内に基板 2 2 Aが形成される。 この際、 ポスト電極 2 2 Aは半導体チ ップ 1 1のバリアメタル 1 4 (電極 1 3 ) に直接形成されるため、 半導体チ ップ 1 1とインターポーザ 2 O A間のインピーダンスの低減を図ることがで き、 電気的特性の向上を図ることができる。 また、 インターポーザ基材 2 1 Aに形成された貫通孔 3 1 A (実際には、 内周に第 1の絶縁層 2 5の膜が形 成されている） を型としてポスト電極 2 2 Aが形成されるため、 ポスト電極 2 2 Aの形成を簡単化することができる。
[0084] 尚、 上記実施例では、 半導体チップ 1 1とインターポーザ基材 2 1 Aの接 合位置における材質を同一材質 （S i O ) としたが、 必ずしも半導体チップ
2
1 1とインターポーザ基材 2 1 Aの接合位置における材質を同一材質とする 必要はない。 例えば、 S i O 膜が存在しない S iのみからなるインターポー
2
ザ基材 2 1 Aであっても、 接合面同士が平滑面であれば S i O よりなる絶縁
2
膜 1 5と接触させるのみで接合することは可能である。
[0085] 続いて、 本発明の第 2実施例について説明する。 図 5は、 本発明の第 2実 施例である半導体装置 1 O Bを示しており、 また図 6 A， 図 6 Bは半導体装 置 1 0 Bの製造方法を示している （一体化工程のみ示す） 。 尚、 図 5におい て、 先の説明に用いた図 1乃至図 4 Dに示した構成と同一構成については、 同一符号を付してその説明を省略するものとする。 また、 後の説明に用いる 図 6 A以降の各図についても同様とする。
[0086] 本実施例に係る半導体装置 1 O Bは、 半導体チップ 1 1に形成されている 絶縁膜 1 5の表面にチップ側ポリイミド膜 1 6 (請求項に記載の第 1の絶縁 材層に相当する。 以下、 チップ側 P I膜 1 6という） を形成すると共に、 ィ ンターポーザ 2 0 Bを構成するインターポーザ基材 2 1 Aの外周にインター ポーザ側ポリイミド膜 2 8 (請求項に記載の第 2の絶縁材層に相当する。 以 下、 インターポーザ側 P I膜 2 8という） を形成したことを特徴とするもの である。
[0087] 本実施例では、 チップ側 P I膜 1 6を絶縁膜 1 5の表面全面 （電極 1 3の 形成位置は除く） に形成しており、 またインターポーザ側 P I膜 2 8はイン ターポーザ基材 2 1 Aの外周全面に形成されている。 しかしながら、 各 P I 膜 1 6， 2 8は必ずしも絶縁膜 1 5及びインターポーザ基材 2 1 Aの外周全 面に形成しなければならないものではなく、 少なくとも半導体チップ 1 1と インターポーザ基材 2 1 Aとの接合位置に形成されていればよい。
[0088] チップ側 P I膜 1 6及びィンターポーザ側 P I膜 2 8の半導体チップ 1 1 とインターポーザ基材 2 1 Aとが接合される位置は、 高い平滑性を有した平 滑面とされている。 本実施例では、 半導体チップ 1 1に形成されたチップ側 P I膜 1 6と、 インターポーザ基材 2 1 Aに形成されたインターポーザ側 P I膜 2 8を接触させることにより、 半導体チップ 1 1とインターポーザ基材 2 1 Aとを接合した構成とされている。
[0089] 従って半導体装置 1 O Bの製造方法においては、 一体化工程を実施する際 、 図 6 Aに示すように予め半導体チップ 1 1側では絶縁膜 1 5上にチップ側 P I膜 1 6を形成しておき、 またインターポーザ基材 2 1 A側ではその表面 (本実施例では、 外周全面） にインターポーザ側 P I膜 2 8を形成しておく 。 そして、 上記構成とされた半導体チップ 1 1及びインターポーザ基材 2 1 Aは、 真空装置内に入れられ、 所定の真空環境下で互いの平坦面 （鏡面） 同 士が接触され続いて加圧される。
[0090] これにより、 図 6 Bに示されるように平滑面同士は密着し、 接着剤等を用 いなくても各平滑面は一体化し、 これにより半導体チップ 1 1とインターポ 一ザ基材 2 1 Aは強固に接合された状態となる。 このように、 半導体チップ 1 1及びインターポーザ基材 2 1 Aの表面に P I膜 1 6， 2 8 (樹脂膜） が 被膜された状態であっても、 接着剤等を用いなくても接触させ押圧するのみ で半導体チップ 1 1とインターポーザ基材 2 1 Aとを接合することができる
[0091 ] この際、 P I膜 1 6， 2 8を半導体チップ 1 1及びインターポーザ基材 2
1 Aの接合位置のみに形成した場合には、 接合に必要な高かい平滑性を持た せる領域を狭くすることができ、 P I膜 1 6， 2 8の表面平滑化処理を容易 化することができる。 また、 P I膜 1 6， 2 8を半導体チップ 1 1及びイン ターポーザ基材 2 1 Aの外周全面に形成した場合には、 この P I膜 1 6， 2 8を半導体チップ 1 1及びインターポーザ基材 2 1 Aを保護する保護層とし て機能させることができる。
[0092] 尚、 一体化工程が終了した後の工程は、 図 2 A乃至図 4 Dを用いて説明し た第 1実施例に係る半導体装置 1 O Aの製造方法と同一であるため、 その説 明は省略する。
[0093] 続いて、 本発明の第 3実施例について説明する。 図 7は、 本発明の第 3実 施例である半導体装置 1 O Cを示しており、 また図 8 A乃至図 8 Cは半導体 装置 1 O Cの製造方法を示している （ポスト電極形成工程及び一体化工程の み示す） 。
[0094] 本実施例に係る半導体装置 1 0 Cは、 一体化工程を実施する前にボスト電 極形成工程を実施することにより製造されたことを特徴とするものである。 即ち、 本実施例に係る半導体装置 1 O Cは、 半導体チップ 1 1の電極電極 1 3 (バリアメタル 1 4 ) 上にポスト電極 2 2 Bを直接形成した後、 このボス 卜電極 2 2 Bが形成された半導体チップ 1 1をインターポーザ基材 2 1 Aと 直接接合させることにより製造される。
[0095] 図 8 Aに示すように、 半導体チップ 1 1にポスト電極 2 2 Bを形成するに は、 例えば次のような方法を用いることができる。 即ち、 先ず半導体チップ 1 1の回路形成面上に感光性を有したドライフィルムを貼着する。 このドラ ィフィルムの厚さは、 ポスト電極 2 2 Bの高さと等しく設定されている。 続 いて、 このドライフィルムに露光及び現像処理を行うことにより、 ポスト電 極 2 2 Bの形成位置に貫通孔を形成する。
[0096] この貫通孔が形成された状態で、 その底部にはバリアメタル 1 4が露出し た状態となる。 続いて、 銅めつきを行うことにより、 ドライフィルムに形成 された貫通孔内にポスト電極 2 2 Aを形成する。 この際， ポスト電極 2 2 A はバリアメタル 1 4 (電極 1 3 ) 上に直接形成された構成となる。 続いて、 ドライフィルムを剥離することにより、 図 8 Aに示すポス卜電極 2 2 Bが形 成された半導体チップ 1 1が製造される。
[0097] 上記したボス卜電極形成工程が終了すると、 続いて一体化工程が実施され る。 この一体化工程では、 半導体チップ 1 1及びインターポーザ基材 2 1 B は真空装置内に入れられ、 所定の真空環境下で互いの平坦面 （鏡面） 同士が 接触され続いて加圧される。 これにより平滑面同士は密着し、 接着剤等を用 いなくても各平滑面は一体化し、 図 8 Bに示されように、 半導体チップ 1 1 とインターポーザ基材 2 1 Bは強固に接合された状態となる。
[0098] この半導体チップ 1 1とインターポーザ基材 2 1 Bとが一体化した状態に おいて、 ポス卜電極 2 2 Bはインターポーザ基材 2 1 Aに形成されている貫 通孔 3 1 A内に揷通された状態となっている。 また、 ポス卜電極 2 2 Bの直 径は、 貫通孔 3 1 Aの直径に対して小さいため、 ポス卜電極 2 2 Bの外周面 と貫通孔 3 1 Aの内周面との間には間隙が形成される。
[0099] 上記の一体化工程が終了すると、 第 1の絶縁層 2 5の形成処理が実施され る。 この際、 図 8 Cに示されるように、 第 1の絶縁層 2 5はポスト電極 2 2 Bの外周面と貫通孔 3 1 Aの内周面との間の間隙内にも充填される。 尚、 第 1の絶縁層 2 5の形成処理が終了した後の工程は、 図 2 A乃至図 4 Dを用い て説明した第 1実施例に係る半導体装置 1 0 Aの製造方法と同一であるため 、 その説明は省略する。
[0100] 上記のように本実施例に係る半導体装置 1 0 C及びその製造方法によれば 、 ポスト電極形成工程の終了後に一体化工程を実施しているため、 ポスト電 極 2 2 Bの形成はインターポーザ基材 2 1 Aに形成された貫通孔 3 1 Aに拘 わらず形成することができる。 即ち、 前記した第 1実施例に係る半導体装置 1 O Aの製造方法と異なり、 貫通孔 3 1 Aはポスト電極 2 2 Bを形成するた めのいわゆる型としては用いられていないため、 ポス卜電極 2 2 Bと貫通孔 3 1 Aとを別個に形成することができる （但し、 ボス卜電極 2 2 Bの直径を 貫通孔 3 1 Aの直径に対して小さくする必要はある） 。
[0101 ] このため、 インターポーザ基材 2 1 Aに形成された貫通孔 3 1 Aを利用し てボス卜電極 2 2 Aを形成した第 1実施例に係る製造方法に比べ、 本実施例 に係る半導体装置 1 O Cの製造方法によれば貫通孔 3 1 Aを容易に形成する ことができる。
[0102] また、 第 1実施例に係る製造方法では、 貫通孔 3 1 Aを型としてボスト電 極 2 2 Aを形成する構成であったため、 貫通孔 3 1 Aの直径がそのままポス 卜電極 2 2 Aの直径を決める要因となっていた。
[0103] インターポーザ基材 2 1 Aに対する穴あけ加工は、 機械加工或いはレーザ 加工が主である。 これに対して本実施例では、 感光性を有したドライフィル ムに露光及び現像処理を行うことによリポス卜電極 2 2 Bの形成用の貫通孔 を形成するため、 貫通孔の微細化を図ることができる。 これにより、 ポスト 電極 2 2 Bの狭ピッチで配設することができ、 半導体装置 1 O Cの高密度化 を図ることができる。
[0104] 続いて、 本発明の第 4実施例について説明する。 図 9は、 本発明の第 4実 施例である半導体装置 1 O Dを示しており、 また図 1 O A及び図 1 O Bは半 導体装置 1 O Dの製造方法を示している （一体化工程のみ示す） 。
[0105] 本実施例に係る半導体装置 1 O Dは、 複数 （図では 2本のみ示す） のボス 卜電極 2 2 Aをひとつの貫通孔 3 1 B内に配設したことを特徴としている。 このため、 図 1 O Aに示すように、 インターポーザ基材 2 1 Bに形成される 貫通孔 3 1 Bは、 前記した第 1乃至第 3実施例における貫通孔 3 1 Aに比べ て広い面積を有した構成とされている。 また一体化工程においては、 図 1 0 Bに示すように、 インターポーザ基材 2 1 Bの貫通孔 3 1 Bが形成された縁 部が半導体チップ 1 1と直接接合される構成となる。
[0106] 本実施例の構成とすることにより、 ひとつの貫通孔 3 1 B内に複数のボス 卜電極 2 2 Aが配設されるため、 ボス卜電極 2 2 Aの形成精度に比べ貫通孔 3 1 Bの形成精度を低くすることができ、 よって貫通孔 3 1 Bの形成を容易 化することができる。
[0107] 続いて、 本発明の第 5実施例について説明する。 図 1 1は、 本発明の第 5 実施例である半導体装置 1 O Eを示しており、 また図 1 2 A乃至図 1 2 Cは 半導体装置 1 O Eの製造方法を示している （ポスト電極形成工程及び一体化 工程のみ示す） 。
[0108] 本実施例に係る半導体装置 1 O Eも第 3実施例に係る半導体装置 1 O Dと 同様に、 複数のボス卜電極 2 2 Bがひとつの貫通孔 3 1 B内に配設された構 成とされている。 よって、 このポスト電極 2 2 Bも、 バリアメタル 1 4 (電 極 1 3 ) 上に直接形成された構成となっている。
[0109] また、 ボス卜電極 2 2 Bは前記した第 3実施例と同様に感光性を有したド ライフイルムを用いて形成され、 またポス卜電極 2 2 Bの形成のタイミング は一体化工程よりも先に実施される。 更に本実施例では、 半導体チップ 1 1 にボス卜電極 2 2 Bが形成された後、 ボス卜電極 2 2 Bを保護する保護層 1 7を形成することを特徴としている。
[01 10] 保護層 1 7は、 絶縁材よりなる。 具体的には、 本実施例ではボス卜電極 2 2 Bの形成に用いたドライフィルムを剥離することなく、 そのまま保護層 1 7として使用した構成としている （保護層形成工程） 。 この構成とすること により、 ドライフィルムを剥離する工程を無くすることができ、 新たに保護 層 1 7を設ける構成に比べて製造工程の短縮及び部品点数の削減を図ること ができる。 但し、 保護層 1 7の形成方法は本実施例の製造方法に限定される ものではなく、 他の方法 （例えば、 レジスト等を利用する方法） を用いても よい。
[01 1 1 ] 上記したボス卜電極 2 2 Bを形成するボス卜電極形成工程、 及び保護層 1 7を形成する保護層形成工程が終了すると、 一体化工程が実施される。 この 一体化工程では、 所定の真空環境下で半導体チップ 1 1及びインターポーザ 基材 2 1 Bの平坦面 （鏡面） 同士が接触加圧される （図 1 2 A参照） 。
[01 12] これにより平滑面同士は密着し、 接着剤等を用いなくても各平滑面は一体 化し、 図 1 2 Bに示されように、 半導体チップ 1 1とインターポーザ基材 2 1 Bは強固に接合された状態となる。 この接合状態において、 保護層 1 7の 外周と貫通孔 3 1 Bの内周との間には、 図 1 2 Bに示されように間隙が形成 されるよう構成されている
上記の一体化工程が終了すると、 第 1の絶縁層 2 5の形成処理が実施され る。 この際、 図 1 2 Cに示されるように、 第 1の絶縁層 2 5は保護層 1 7の 外周面と貫通孔 3 1 Bの内周面との間の間隙内にも充填される。 尚、 第 1の 絶縁層 2 5の形成処理が終了した後の工程は、 図 2 A乃至図 4 Dを用いて説 明した第 1実施例に係る半導体装置 1 O Aの製造方法と同一であるため、 そ の説明は省略する。
[0113] 上記のように本実施例では、 ボス卜電極 2 2 Bを絶縁材よりなる保護層 1 7で保持する構成としているため、 狭ピッチ化に伴いボス卜電極 2 2 Bが微 細化しても、 半導体チップ 1 1上に直接形成されたポスト電極 2 2 Bを確実 に保護するこができる。 更に、 ポスト電極 2 2 Bを貫通孔 3 1 Bに挿入する 際、 ポス卜電極 2 2 B (特に貫通孔 3 1 Bの内周に近いポス卜電極 2 2 B ) がインターポーザ基材 2 1 Bと衝突して破損することを防止することができ る。
[0114] 続いて、 本発明の第 6乃至第 8実施例について説明する。 図 1 3は第 6実 施例である半導体装置 1 O Fを示しており、 図 1 4は第 7実施例である半導 体装置 1 O Gを示しており、 更に図 1 5は第 8実施例である半導体装置 1 0 Hを示している。 各実施例に係る半導体装置 1 O G 1 O Hは、 上記した第 1乃至第 5実施例に係る半導体装置 1 O A ^ 1 O Eにおいて、 更に薄型化を 図れるよう構成したものである。
[0115] 図 1 3に示す半導体装置 1 O Fは、 インターポーザ 2 O Fをインターポー ザ基材 2 1 Cと補強部材 2 9とにより構成したことを特徴としている。 イン ターポーザ基材 2 1 Cは、 第 1乃至第 5実施例に係る半導体装置 1 O A ^ 1 0 Eで用いていたインターポーザ基材 2 1 A , 2 1 Bに比べて薄く形成され ている。 しかしながら、 このインターポーザ基材 2 1 Cにはスティフナ一と して機能する補強部材 2 9が設けられており、 所定の機械的強度を維持する よう構成されている。
[0116] 補強部材 2 9は中央に開口部 3 8が形成されており、 この開口部 3 8の面 積はインターポーザ基材 2 1 Cに形成された貫通孔 3 1 Bの面積及び半導体 チップ 1 1の面積よりも広く設定されている。 即ち、 半導体チップ 1 1がィ ンターポーザ基材 2 1 Cに直接的に一体化した状態において、 補強部材 2 9 とインターポーザ基材 2 1 Cとの間には段差部 3 9が形成され、 この段差部 3 9内に半導体チップ 1 1が収納された構成となっている。 この構成とする ことにより、 半導体チップ 1 1はインターポーザ 2 O Fに形成された段差部
3 9内 （窪んだ部分） に収納できるため、 半導体装置 1 O Fの薄型化を図る ことができる。
[0117] 図 1 4に示す半導体装置 1 O Gは、 別個に補強部材 2 9を設けることなく 、 インターポーザ基材 2 1 Dに直接に段差部 3 0を形成したことを特徴とす るものである。 更に、 図 1 5に示す半導体装置 1 O Hは、 インターポーザ基 材 2 1 Eに形成する貫通孔 3 1 Cの面積を半導体チップ 1 1の面積よりも大 きくすることにより、 半導体チップ 1 1を貫通孔 3 1 C内に収納するよう構 成したものである。 いずれの構成の半導体装置 1 O G， 1 O Hであっても、 半導体チップ 1 1の高さの一部或いは全部がインターポーザ基材 2 1 D， 2 1 Eの厚さと重なるため、 半導体装置 1 O G， 1 O Hの薄型化を図ることが できる。
[0118] 続いて、 本発明の第 9乃至第 1 2実施例について説明する。 図 1 6及び図
1 7は第 9実施例である半導体装置 1 0 Iを示している。 また、 図 1 8は第 1 0実施例である半導体装置 1 0 Jの断面図であり、 図 1 9は第 1 1実施例 である半導体装置 1 O Kの断面図であり、 図 2 0は第 1 2実施例である半導 体装置 1 O Lの断面図である。
[0119] この図 1 6乃至図 2 0に示す半導体装置 1 0 I 1 0 Lは、 いずれもイン ターポーザ 2 0 1 - 2 1 Hに複数の半導体チップ 1 1を配設したことを特徴 としている。 尚、 図 1 6以降の各図において、 先の説明に用いた図 1 A乃至 図 1 5に示した構成と同一構成については同一符号を付してその説明を省略 するものとする。
[0120] 図 1 6及び図 1 7に示す第 9実施例に係る半導体装置 1 0 Iは、 インター ポーザ 2 0 Iのインターポーザ基材 2 1 Fに貫通孔が形成されていない構成 である。 即ち、 インターポーザ基材 2 1 「は、 複数のキヤビティ部 4 O Aが インターポーザ基材 2 1 Fの下面から形成されており、 この各キヤビティ部
4 O Aの天面部分に半導体チップ 1 1が接合されることにより、 複数の半導 体チップ 1 1がインターポーザ 2 0 Iに配設された構成とされている。 この ため図 1 7に示すように、 半導体チップ 1 1はインターポーザ基材 2 1 「の 天板部 4 2に隠れ、 半導体装置 1 0 Iの外部からは見えない構成となってい る。
[0121 ] また、 各半導体チップ 1 1は、 その背面部 1 1 aがキヤビティ部 4 0 Aに 接合することによりインターポーザ基材 2 1 Fに固定される。 また、 半導体 チップ 1 1とインターポーザ基材 2 1 Fとの接合は、 前記した各実施例と同 様に微小基材面接合方法を用いて接合される。
[0122] この際、 複数の半導体チップ 1 1は、 インターポーザ基材 2 1 Fに同時に 一括的に接合させる。 即ち、 複数の半導体チップ 1 1は、 インターポーザ基 材 2 1 Fへの接合は、 いわゆるバッジ処理により行われる。 これにより、 半 導体チップ 1 1のインターポーザ基材 2 1 Fへの接合処理を効率よく実施す ることができる。
[0123] 一方、 前記したように微小基材面接合方法を用いる場合には、 接合される もの同士の材質は同一或いは同種であることが望ましい。 このため、 本実施 例では、 インターポーザ基材 2 1 Fの材質としてシリコン或はガラスを用い ている。 これにより、 半導体チップ 1 1とインターポーザ基材 2 1 Fとの接 合力を高めることができ、 半導体装置 1 0 Iの信頼性を高めることができる
[0124] また、 複数の半導体チップ 1 1を同一のインターポーザ基材 2 1 Fに接合 する構成では、 個々の半導体チップ 1 1のインターポーザ基材 2 1 Fに対す る接合強度を高めることが半導体装置 1 0 Iの信頼性を高める点から重要で ある。 この点、 本実施例では半導体チップ 1 1の背面部 1 1 aの全面がキヤ ビティ部 4 O Aに微小基材面接合しているため、 半導体チップ 1 1とインタ 一ポーザ基材 2 1 Fとの接合面積を広くすることができ、 半導体チップ 1 1 の取付け強度を高めることができる。
[0125] 図 1 8に示す第 1 0実施例に係る半導体装置 1 0 Jは、 インターポーザ基 材 2 1 Gの下面よりキヤビティ部 4 0 Bを形成すると共に、 天板部 4 2の半 導体チップ 1 1と対向する所定部分に開口部 4 3を形成したことを特徴とす るものである。 本実施例では、 天板部 4 2の開口部 4 3の外周縁が半導体チ ップ 1 1の背面部 1 1 aと微小基材面接合した構成となっている。
[0126] 本実施例のようにインターポーザ基材 2 1 Gに開口部 4 3を形成すること により、 半導体チップ 1 1の背面部 1 1 aは、 外部に露出した構成となる。 これにより、 半導体チップ 1 1で発生する熱を効率よく放熱することができ 、 半導体チップ 1 1が熱により誤動作したり損傷したりすることを確実に防 止することができる。
[0127] 図 1 9に示す第 1 1実施例に係る半導体装置 1 O Kは、 インターポーザ基 材 2 1 Gに下面から形成されるキヤビティ部 4 0 B形成すると共に、 天板部 4 2の開口部 4 3及び半導体チップ 1 1の配設位置を除き接着剤 4 4を配設 したことを特徴とするものである。
[0128] 本実施例に係る半導体装置 1 0 Kは、 図 1 8に示した第 1 1実施例に係る 半導体装置 1 0 Jと同様に、 インターポーザ基材 2 1 Gの天板部 4 2で半導 体チップ 1 1の背面部 1 1 aと対向する位置に開口部 4 3が形成されており 、 これにより半導体チップ 1 1の放熱効率の向上を図っている。 しかしなが ら、 開口部 4 3を形成することによリ放熱効率は向上するものの、 天板部 4 2と半導体チップ 1 1との接合面積が狭くなリ、 図 1 8に示した半導体装置 1 0 Jに比べ、 半導体チップ 1 1のインターポーザ基材 2 1 Gに対する接合 強度は弱くなる。
[0129] そこで、 本実施例では複数の半導体チップ 1 1をインターポーザ基材 2 1 Gに微小基材面接合した後、 キヤビティ部 4 0 B内に接着剤 4 4を配設する 構成とした。 この接着剤 4 4は例えば熱硬化型の樹脂であり、 硬化した後に は半導体チップ 1 1を保護しうる強度を有するものが選定されている。 よつ て、 本実施例に係る半導体装置 1 O Kによれば、 半導体チップ 1 1の放熱効 率を高く維持しつつ、 半導体チップ 1 1のインターポーザ基材 2 1 Gに対す る機械的強度を高めることができる。
[0130] 図 2 0に示す第 1 2実施例に係る半導体装置 1 O Lは、 インターポーザ基 材 2 1 Hに上面から複数のキヤビティ部 4 0 Bを形成し、 その各キヤビティ 部 4 0 Bの底板部 4 5に貫通孔 3 1 Dを形成した構成とされている。 そして 、 底板部 4 5の貫通孔 3 1 Dが形成された縁部に半導体チップ 1 1の絶縁膜 1 5が微小基材面接合することにより、 インターポーザ基材 2 1 Hに固定さ れる構成とされている。 また、 ポスト電極 2 2 Aは貫通孔 3 1 Dを介してィ ンターポーザ基材 2 1 Hの下面側に延出するよう構成されている。
[0131 ] 更に、 キヤビティ部 4 0 Cの深さは、 半導体チップ 1 1の厚さと略等しく なるよう設定されている。 従って、 半導体チップ 1 1がインターポーザ基材 2 1 Hに接合された状態において、 半導体チップ 1 1はインターポーザ基材 2 1 Hの内部に位置する構成となる。 これにより、 半導体チップ 1 1及び絶 縁層 2 5， 2 6がインターポーザ基材 2 1 Hから突出する量を小さくでき、 半導体装置 1 0 Lの薄型化を図ることができる。
[0132] 続いて、 本発明の第 1 3及び第 1 4実施例について説明する。 図 2 1は第
1 3実施例である半導体装置 1 O Mの断面図であり、 図 2 2は第 1 3実施例 である半導体装置 1 O Mの斜視図である。 また、 図 2 3は第 1 4実施例であ る半導体装置 1 O Nの断面図である。
[0133] この図 2 1乃至図 2 3に示す半導体装置 1 O M， 1 O Nは、 いずれも半導 体チップ 1 1のインターポーザ 2 0 G , 2 O Hに対する接合強度を高めるた めに接合補助部材 2 7を設けたことを特徴としている。
[0134] 図 2 1及び図 2 2に示す第 1 3実施例に係る半導体装置 1 O Mは、 図 2 0 に示した第 1 2実施例に係る半導体装置 1 O Lに接合補助部材 2 7を設けた ものである。 具体的には、 キヤビティ部 4 O C内の底板部 4 5の上面と、 半 導体チップ 1 1の外周側面との間に接合補助部材 2 7を設けた構成としてい る。 このため、 図 2 2に示すように、 半導体装置 1 O Mを外観視した場合、 半導体チップ 1 1の外周位置に接合補助部材 2 7がキヤビティ部 4 0 Cから 露出した状態となる。
[0135] また、 図 2 3に示す第 1 4実施例に係る半導体装置 1 O Mは、 図 1 8に示 した第 1 0実施例に係る半導体装置 1 0 Jに接合補助部材 2 7を設けたもの である。 具体的には、 キヤビティ部 4 O C内の天板部 4 2の上下両面と、 半 導体チップ 1 1の外周側面及び背面部 1 1 aとの間に接合補助部材 2 7を設 けた構成としている。 よって、 第 1 3及び 1 4実施例に係る半導体装置 1 0 M, 1 O Nによっても、 半導体チップ 1 1の放熱効率を高く維持しつつ、 半 導体チップ 1 1とインターポーザ基材 2 1 G , 2 1 Hとの機械的強度を高め ることができる。
[0136] 続いて、 本発明の第 1 5乃至第 1 7実施例について説明する。 図 2 4は第
1 5実施例である半導体装置 1 O Pを示す断面図であり、 図 2 5は半導体装 置 1 O Pの斜視図である。 また、 図 2 6は第 1 6実施例である半導体装置 1 O Qを示す断面図であり、 図 2 7は第 1 7実施例である半導体装置 1 O Rを 示す断面図である。
[0137] この図 2 4乃至図 2 7に示す各半導体装置 1 O P 1 O Rは、 いずれも半 導体チップ 1 1を封止するようインターポーザ基材 2 1 G， 2 1 H , 1 2 1 に封止樹脂 4 6 A , 4 6 Bを設けたことを特徴としている。
[0138] 図 2 4に示す半導体装置 1 O Pは、 インターポーザ基材 2 1 Iに形成され たキヤビティ部 4 0 Dに半導体チップ 1 1を接合した後、 キヤビティ部 4 0 Dと半導体チップ 1 1との離間部分に封止樹脂 4 6 Aを配設した構成として いる。 この封止樹脂 4 6 Aは、 基材となる樹脂 （例えば、 エポキシ系樹脂） にシリコンをフイラ一として混入したものである。 また、 基材となる樹脂に 高熱伝導性のものを用いて、 放熱性を向上させることが望ましい。
[0139] また、 キヤビティ部 4 0 Dと半導体チップ 1 1との離間部分に封止樹脂 4 6 Aを導入する具体的な方法としては、 スクリーン印刷法を用いることがで きる。 このスクリーン印刷法を実施する際、 スクリーンを用いることなく、 直接半導体チップ 1 1が接合されたインターポーザ基材 2 1 Iの上部にスキ ージを用いてスクリーン印刷を行うことが可能である。 この方法を用いた場 合には、 スクリーンが不要となるため、 封止樹脂 4 6 Aを配設する処理の簡 単化を図ることができる。
[0140] 上記のようにしてキヤビティ部 4 0 Dと半導体チップ 1 1との離間部分に 封止樹脂 4 6 Aが配設されることにより、 半導体チップ 1 1はインターポー ザ基材 2 1 Iに封止樹脂 4 6 Aにより封止された状態で固定される。 これに より、 半導体チップ 1 1の保護を確実に図ることができると共に、 接合補助 部材 2 7 (図 2 1 図 2 3参照） 及び接着剤 4 4 (図 1 9参照） を設けるの と同様に、 インターポーザ基材 2 1 Iに対する半導体チップ 1 1の取付け強 度を高めることができる。
[0141 ] また、 上記のように封止樹脂 4 6 Aとして、 基材となる樹脂 （例えば、 ェ ポキシ系樹脂） にシリコンをフイラ一として混入したものを用いてる。 即ち 、 封止樹脂 4 6 Aは、 インターポーザ基材 2 1 Iと同一材質のフィラーが混 入された構成とされている。 これにより、 封止樹脂 4 6 Aとインターポーザ 基材 2 1 Iの熱膨張差を小さくすることができ、 封止樹脂 4 6 Aを設けても 半導体装置 1 0 Pに反りが発生することを防止することができる。
[0142] 図 2 6及び図 2 7に示す半導体装置 1 O Q， 1 0 Rは、 モールド法を用い て封止樹脂 4 6 Bを形成したことを特徴としている。 モールド法を用いて封 止樹脂 4 6 Bを形成する場合、 図 2 4及び図 2 5に示したスクリーン印刷法 によリ封止樹脂 4 6 Aを形成する方法と異なり、 形成される封止樹脂 4 6 A の形状の自由度を高めることができる。
[0143] 即ち、 封止樹脂 4 6 Bは金型 （図示せず） を用いて成型されることとなる ため、 金型に形成されるキヤビティを適宜選定することにより、 任意の形状 の封止樹脂 4 6 Bを形成することが可能となる。 図 2 6及び図 2 7に示す例 では、 インターポーザ基材 2 1 G , 2 1 Hの表面に対し、 封止樹脂 4 6 Bを 高さ Δ Ηだけ高くなるよう形成したものである。
[0144] このように、 インターポーザ基材 2 1 G , 2 1 Hに拘わらず封止樹脂 4 6 Bを形成することが可能となることにより、 半導体装置 1 O Q， 1 O Rの機 械的強度を任意に設定することが可能となる。 また、 モールド法を用いて封 止樹脂 4 6 Bを形成することによリ、 一括的に複数の封止樹脂 4 6 Bを形成 することが可能となり、 製造効率を高めることができる。 尚、 封止樹脂 4 6 Bにインターポーザ基材 2 1 G , 2 1 Hと同一材質のフィラーを混入するこ とにより、 半導体装置 1 O Q， 1 O Rに反りが発生することを防止する構成 としてもよい。
[0145] 続いて、 本発明の第 1 8乃至第 20実施例について説明する。 図 28は第
1 8実施例である電子装置 1 OSを示す断面図であり、 図 29は第 1 9実施 例である電子装置 1 OTを示す断面図であり、 図 30は第 20実施例である 電子装置 1 OUを示す断面図である。
[0146] 前記した各実施例に係る電子装置 1 OA 1 ORでは、 インターポーザ基 材 21 A 20 Iに搭載される電子素子として半導体チップ 1 1を用いた例 を示した。 これに対して第 1 8乃至第 20実施例では、 電子素子として受動 素子であるチップ部品 5 OA 5 OCを用いたことを特徴としている。 この チップ部品 5 OA 5 OCは、 具体的にはチップコンデンサー， チップ抵抗 等である。
[0147] この各チップ部品 5 OA 5 OCは、 抵抗或はコンデンサーがウェハ等の 基板上に形成された後、 この基板をダイシングすることによリ個片化したも のである。 このダイシングの際、 ダイシングブレードの刃先角や刃幅を適宜 選定したり、 またダイシング方法としてハーフダイシングを用いたりするこ とにより、 各チップ部品 50 A 50 Cは種々の形状を有した構成とされて いる。 具体的には、 チップ部品 5 OAはべベルカット型のものであり、 チッ プ部品 50 Bはステップカツ卜型のものであり、 チップ部品 5 OCは V字力 ッ卜型のものである。
[0148] 図 28に示す電子装置 1 OSは、 インターポーザ基材 21 Jに形成された 貫通孔 51にチップ部品 5 OA 5 OCを装着したものである。 このチップ 部品 5 OA 5 OCとインターポーザ基材 21 Jは、 前記した各実施例と同 様に微小基材面接合方法を用いて接合されている。 また、 ポスト電極 22 A はチップ部品 5 OAから 5 OCの電極 1 3に直接形成された構成とされてい る。
[0149] 従って、 上記した各実施例と同様に、 受動素子であるチップ部品 5 OA 5 OCを用いても接合にバンプやアンダーフィル樹脂を設ける必要が無くな リ、 部品点数の削減を図ることができる。 また、 インターポーザ 2 OSはポ ス卜電極 22 Aによりチップ部品 5 OA 5 OCと電気的に接続されるため 、 バンプによる接続構造に比べて電極間ピッチを狭ピツチ化することが可能 となり、 よって電子装置 1 OSの高密度化を図ることができる。
[0150] 更に、 チップ部品 5 OA 5 OCとインターポーザ基材 21 Jは微小基材 面接合により直接接触させることによリー体化されているため、 バンプとァ ンダーフィル樹脂を用いた接合力よりも強い接合力でチップ部品 50 A 5 OCとインターポーザ基材 21 Jとを接合することができる。 これにより、 電子装置 1 OSの信頼性を高めることができる。
[0151] 図 29に示す電子装置 1 OTは、 インターポーザ 20 Tを構成するインタ 一ポーザ基材 21 Kとして、 シリコンよりなる平板基板を用いたことを特徴 としている。 また、 チップ部品 5 OA 5 OCは、 その背面をインターポー ザ基材 21 Kに微小基材面接合により直接接合された構成としている。
[0152] 更に、 図 30に示す電子装置 1 OUは、 インターポーザ 20 Uを構成する インターポーザ基材 21 Lにキヤビティ 40 Eを形成し、 このキヤビティ 4 0 E内にチップ部品 5 OA 5 OCを接合したことを特徴とするものである 。 本実施例においても、 チップ部品 5 OA 5 OCは、 その背面をインター ポーザ基材 21 Lに微小基材面接合により直接接合された構成としている。 図 29及び図 30に示す電子装置 1 0 T， 1 0Uによれば、 チップ部品 50 Α 5 OCの背面全面がインターポーザ基材 21 K, 21 Lに微小基材面接 合されているため、 接合強度を高めることができ、 電子装置 1 OT， 1 OU の信頼性を高めることができる。
[0153] 続いて、 本発明の第 21実施例について説明する。 図 31は第 21実施例 である電子装置 1 OVを示す断面図であり、 図 32は図 31における A-A線 に沿う断面図である。
[0154] 前記した各実施例に係る電子体装置 （半導体装置） 1 OA^1 ORではィ ンターポーザ 2 OA-20 Rに搭載される電子素子として半導体チップ 1 1 を用いた例を示し、 また第 1 8乃至第 20実施例に係る 1 05 1 0 では インターポーザ 2 OS 2 OUに搭載される電子素子として受動素子である チップ部品 5 O A 5 O Cを用いた例を示した。
[0155] これに対して本実施例に係る電子装置 1 O Vは、 電子素子として光学デバ イスを用いたことを特徴としている。 具体的には、 本実施例では光学デバィ スとして発光素子 5 5及び受光素子 5 6を用い、 これを光導波路によリ光学 的に接続した構成としている。
[0156] 電子装置 1 O Vは、 大略するとインターポーザ 2 0 V、 発光素子 5 5， 受 光素子 5 6等により構成されている。 インターポーザ 2 0 Vは、 インターポ 一ザ基材 2 1 Mに、 第 1のクラッド層 5 2， 第 2のクラッド層 5 3， 及びコ ァ層 5 4を積層した構造とされている。
[0157] インターポーザ基材 2 1 Mはシリコン基板であり、 第 1のクラッド層 5 2 が配設される側の面は平滑面 （鏡面） とされている。 また、 このインターポ 一ザ基材 2 1 Mの所定位置には、 周知の薄膜形成技術を用いて配線パターン
5 9がパターン形成されている。
[0158] 第 1のクラッド層 5 2はガラス材料よりなり、 その所定位置にはコア層 5 4を形成するための溝が所定のパターンで形成されている （図 3 2参照） 。 この溝内には、 コア層 5 4が形成される。 このコア層 5 4が形成された第 1 のクラッド層 5 2の表面には、 更に第 2のクラッド層 5 3が形成される。 こ の第 2のクラッド層 5 3は第 1のクラッド層 5 2と同一の材料であるガラス 材料により形成されている。
[0159] また、 コア層 5 4の屈折率 n 1は、 第 1のクラッド層 5 2及び第 2のクラ ッド層 5 3の屈折率 n 2よりも大きく設定されている （n 1 > n 2 ) 。 この ため、 コア層 5 4に光が進行すると、 この光はコア層 5 4内で全反射を繰り 返す。 これにより、 コア層 5 4に進入した光は、 コア層 5 4内を伝送される 構成となる。
[0160] 上記構成とされたインターポーザ 2 0 Vは、 所定位置に開口部 6 2， 6 3 が形成されている。 開口部 6 2は発光素子 5 5の配設位置に設けられており 、 また開口部 6 3は受光素子 5 6の形成位置に設けられている。 この開口部
6 2， 6 3が形成された位置では、 鏡面とされたインターポーザ基材 2 1 M の表面が露出した状態となっている。
[0161 ] 発光素子 5 5は、 このインターポーザ基材 2 1 Mに形成された開口部 6 2 内に挿入される。 同様に、 受光素子 5 6もインターポーザ基材 2 1 Mに形成 された開口部 6 3内に挿入される。 この際、 発光素子 5 5及び受光素子 5 6 のインターポーザ基材 2 1 Mと対向する面は平滑面 （鏡面） とされている。
[0162] よって、 上記した各実施例と同様に、 真空環境下において発光素子 5 5及 び受光素子 5 6をインターポーザ基材 2 1 Mに押圧することにより平滑面同 士は密着する。 よって、 発光素子 5 5及び受光素子 5 6とインターポーザ基 材 2 1 Mは、 接着剤等を用いなくても一体化し強固に接合された状態となる (微小基材面接合方法） 。
[0163] 発光素子 5 5はホトダイオードであり、 側部に光を発射する発光部 5 5 A が形成されている。 開口部 6 2が形成されることによりこの開口部 6 2に露 出したコア層 5 4の図中左端部は、 発光素子 5 5に形成された発光部 5 5 A と対向するよう構成されている。 よって、 発光素子 5 5で生成された光は、 開口部 6 2と開口部 6 3との間に位置するコア層 5 4に進入する。
[0164] また、 発光素子 5 5は、 図中下面に電極 5 5 Bが形成されている。 この電 極 5 5 Bにはボス卜電極 6 0が立設されており、 その下端部には外部接続端 子 2 4が形成されている。
[0165] 一方、 開口部 6 3には前記のように受光素子 5 6が配設される。 受光素子
5 6はホトダイオードであり、 本実施例では受光部 5 6 Aが図中下面に、 電 極 5 6 Bが図中上面に形成されている。
[0166] 開口部 6 3の形状は受光素子 5 6よりも大きく形成されており、 受光素子
5 6と共に反射部材 5 7が配設されるよう構成されている。 この反射部材 5 7は反射面 5 7 Aを有しており、 この反射面 5 7 Aは開口部 6 3に露出した コア層 5 4の図中右端部と対向するよう構成されている。 また、 反射面 5 7 Aの角度は、 発光素子 5 5で発光されコア層 5 4の右端部から出射した光が 、 受光素子 5 6の受光部 5 6 Aに照射されるよう構成されている。
[0167] 従って、 インターポーザ 2 O Vに配設された発光素子 5 5と受光素子 5 6 は、 導波路として機能する第 1及び第 2のクラッド層 5 2， 5 3とコア層 5 4により光学的に接続された構成となり、 発光素子 5 5と受光素子 5 6との 間で信号の送信が可能となる。 これにより、 電子装置 1 O V内で損失のない 精度の高い信号送信を行うことができ、 電子装置 1 O Vの信頼性を高めるこ とができる。
[0168] また、 受光素子 5 6に形成されている電極 5 6 Bは、 インターポーザ基材
2 1 Mに形成されている配線パターン 5 9の図中左端部と電気的に接続され ている。 また、 各クラッド層 5 2， 5 3及びコア層 5 4の配線パターン 5 9 の図中右端部と対向する位置には、 貫通電極 6 1が形成されている。
[0169] この貫通電極 6 1の図中上端部は配線パターン 5 9と電気的に接続されて おり、 下端部には外部接続端子 2 4が形成されている。 尚、 発光素子 5 5の 電極 5 5 Bの形成された側の開口部 6 2及び第 2のクラッド層 5 3の表面に は絶縁層 5 8が形成されており、 インターポーザ 2 O Vの保護が図られてい る。
[0170] このように本実施例においても、 発光素子 5 5及び受光素子 5 6とインタ 一ポーザ 2 0 V (インターポーザ基材 2 1 M) とを直接接触させることによ リー体化しているため、 従来行なわれていたバンプとアンダーフィル樹脂を 用いて半導体チップとィンターポーザとを接合する構造に比べ、 強い接合力 で両者を接合することができる。 また、 バンプ （はんだ） やアンダーフィル 樹脂を用いないことにより、 発光素子 5 5及び受光素子 5 6とコア層 5 4と が光学的に接続される部位にはんだ、 フラックス、 樹脂等の不要物が侵入し 汚染することを防止でき、 光信号の送受信を確実に行うことができる。 よつ て、 これによつても電子装置 1 O Vの信頼性を高めることができる。

Claims

請求の範囲
[1 ] 電子素子と、
前記電子素子が接合されるィンターポーザ基材と、 前記電子素子の電極と 接続される複数のボス卜電極とを有するィンターポーザとを具備する電子装 置において、
前記電子素子と前記インタ一ポーザ基材とを直接接触させることによリー 体化すると共に、 前記ボス卜電極を前記電子素子の電極上に直接形成した構 成としたことを特徴とする電子装置。
[2] 電子素子と、
前記電子素子が接合されるィンターポーザ基材と、 該ィンターポーザ基材 に形成された貫通孔内に配設され前記電子素子の電極と接続される複数のポ スト電極とを有するィンターポーザとを具備する電子装置において、 前記電子素子の表面と前記インタ一ポーザ基材の表面とを直接接触させる ことによリー体化すると共に、 前記ボス卜電極を前記電子素子の電極上に直 接形成した構成としたことを特徴とする電子装置。
[3] 請求項 1または 2記載の電子装置において、
前記電子素子の材質と前記ィンターポーザ基材の材質が同一であることを 特徴とする電子装置。
[4] 請求項 1または 2記載の電子装置において、
前記電子素子の材質と前記ィンターポーザ基材の材質を共にシリコンであ ることを特徴とする電子装置。
[5] 請求項 1または 2記載の電子装置において、
前記電子素子の少なくとも前記ィンターポーザ基材と接合する位置に第 1 の絶縁材層を形成すると共に、
前記ィンターポーザ基材の少なくとも前記電子素子と接合する位置に第 2 の絶縁層を形成したことを特徴とする電子装置。
[6] 請求項 2記載の電子装置において、
複数の前記ボス卜電極が、 ひとつの前記貫通孔内に配設されていることを 特徴とする電子装置。
[7] 請求項 1または 2記載の電子装置において、
前記インターポーザ基材に段差部を形成し、 該電子素子を前記段差部内に 前記電子素子を収納する構成としたことを特徴とする電子装置。
[8] 請求項 1または 2記載の電子装置において、
前記ィンターポーザ基材は複数の前記電子素子が搭載されてなることを特 徴とする電子装置。
[9] 請求項 1または 2記載の電子装置において、
前記ィンターポーザ基材は前記電子素子の背面部と接合してなることを特 徴とする電子装置。
[10] 請求項 1または 2記載の電子装置において、
前記電子素子を封止する封止樹脂を前記インターポーザ基材に配設したこ とを特徴とする電子装置。
[11 ] 請求項 1または 2記載の電子装置において、
前記電子素子は半導体チップであることを特徴とする電子装置。
[12] 請求項 1または 2記載の電子装置において、
前記電子素子は受動素子であることを特徴とする電子装置。
[13] 貫通孔が形成されたインタ一ポーザ基材の表面と電子素子の表面とを直接 接触させることにより、 前記ィンターポーザ基材と前記電子素子とを一体化 する一体化工程と、
該一体化工程の終了後、 前記貫通孔内でかつ前記電子素子の電極上にボス 卜電極を直接形成するボス卜電極形成工程と、
前記ボス卜電極と電気的に接続される再配線層を形成する再配線形成工程 前記再配線上に外部接続電極を形成する外部接続電極形成工程と を有することを特徴とする電子装置の製造方法。
[14] 電子素子の電極上にボス卜電極を直接形成するボス卜電極形成工程と、 該ポス卜電極形成工程の終了後、 貫通孔が形成されたインターポーザ基材 の表面と電子素子の表面とを直接接触させ、 前記インタ一ポーザ基材と前記 電子素子とを一体化する一体化工程と、
前記ボス卜電極と電気的に接続される再配線層を形成する再配線形成工程 前記再配線上に外部接続電極を形成する外部接続電極形成工程と を有することを特徴とする電子装置の製造方法。
[15] 請求項 1 4記載の電子装置の製造方法において、
前記ボス卜電極を保持する絶縁材ょリなる保護層を前記電子素子に形成す る保護層形成工程を有することを特徴とする電子装置の製造方法。
[16] 電子素子と、
前記電子素子が接合されるインターポーザとを具備する電子装置において 前記電子素子と前記インタ一ポーザとを直接接触させることによリー体化 した構成としたことを特徴とする電子装置。
[17] 請求項 1 6記載の電子装置において、
前記電子素子は光デバイスであり、
前記インターポーザには、 前記光デバイスと光学的に接続される光導波路 が設けられていることを特徴とする電子装置。
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