KR20060080236A - 전자 장치 및 그 제조 방법 - Google Patents

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신꼬오덴기 고교 가부시키가이샤
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Abstract

본 발명은 인터포저(interposer)를 통하여 반도체 칩을 실장 기판에 전기적으로 접속하는 구성으로 된 반도체 장치 및 그 제조 방법에 관한 것으로서, 전자 소자와, 상기 전자 소자가 접합되는 인터포저 기재와, 상기 전자 소자의 전극과 접속되는 복수의 포스트 전극을 갖는 인터포저를 구비하는 전자 장치에 있어서, 상기 전자 소자와 상기 인터포저 기재를 직접 접촉시킴으로써 일체화하는 동시에, 상기 포스트 전극을 상기 전자 소자의 전극 위에 직접 형성한 구성으로 하는 것이다.
인터포저, 반도체 장치, 발광 소자, 반사 부재, 포스트 전극

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND PROCESS FOR MANUFACTURING SAME}
본 발명은 전자 장치 및 그 제조 방법에 관한 것으로서, 특히 인터포저(interposer)를 통하여 전자 소자를 실장 기판에 전기적으로 접속하는 구성으로 된 전자 장치 및 그 제조 방법에 관한 것이다.
일반적으로 반도체 장치는 반도체 칩을 인터포저에 접합하는 구조를 갖고 있다. 예를 들어, 인터포저로서 리드 프레임(lead frame)을 사용한 반도체 장치에서는 인터포저로 되는 리드 프레임에 형성된 다이 패드(die pad)에 반도체 칩을 고정하는 동시에, 리드 프레임과 반도체 칩을 와이어에 의해 전기적으로 접속하는 구조로 되어 있다.
또한, 최근의 반도체 칩의 고밀도화 및 다(多)핀화에 대응하기 위해, BGA(Ball Grid Array), 또는 LGA(Land Grid Array)라고 불리는 패키지 구조의 반도체 장치가 다용(多用)되고 있다. 이 반도체 장치는 반도체 칩에 땜납 범프를 형성하는 동시에, 이 반도체 칩을 인터포저로 되는 기판에 플립칩 실장하는 구조가 채용되어 있다.
또한, BGA 또는 LGA에 사용되는 인터포저는 표면에 땜납 범프가 접합되는 전 극 패드가 형성되는 동시에, 배면(背面)에 외부 접속 단자(땜납 볼 또는 리드)가 접합되는 전극 패드가 형성되어 있다. 또한, 표리(表裏)에 설치된 각 전극 패드는 인터포저 기재를 관통하여 형성된 비아에 의해 전기적으로 접속된 구성으로 되어 있다.
또한, 이 패키지 구조에서는 반도체 칩과 인터포저가 범프에 의해 전기적, 또한 기계적으로 접합되기 때문에, 반도체 칩과 인터포저의 기계적 접합성이 약하다. 이 때문에, 반도체 칩과 인터포저 사이에, 언더필 수지를 설치하고, 이것에 의해 반도체 칩과 인터포저의 접합 위치에서의 기계적 강도를 높이는 것이 실행되고 있다.
한편, 상기 BGA 또는 LGA 외에, 예를 들어 특허문헌 1에 도시된 바와 같은 칩사이즈 패키지 타입의 반도체 장치(이하, CSP라 함)가 알려져 있다. 이 CSP는 패키지의 형상을 대략 반도체 칩(베어칩(bare chip))의 크기와 동등한 크기로 한 반도체 장치이다.
이 CSP는 외부 접속 단자로서 땜납 범프 또는 포스트(반도체 칩에 납땜에 의해 접합되어 있다)가 형성되어 있고, 실장 기판(이 실장 기판도 인터포저의 일종으로 간주됨)에 플립칩 실장된다. 또한, 상기 포스트는 반도체 칩 위의 전극에 납땜 접합된 구성으로 되어 있다(예를 들어, 일본국 공개특허2002-164369호 공보 참조).
[특허문헌 1] 일본국 공개특허2002-164369호 공보
그러나, 반도체 장치에 요구되는 고밀도화의 요구는 점점 엄격해져, 종전에는 150㎛이었던 단자간 피치가 현재에는 70㎛의 협소 피치가 요구되도록 되고 있다. 150㎛의 단자간 피치이면 디자인 룰에 비교적 여유를 갖게 할 수 있어, 라인 앤드 스페이스(line and space)도 예를 들어 라인 폭 및 라인 스페이스(line space)를 모두 15㎛정도로 설정할 수 있다.
그러나, 단자간 피치가 7O㎛으로 협피치화가 진행되면, 반도체 칩 측에서는 라인 앤드 스페이스에 여유가 없어져, 플립칩 접합 시에서 인접한 땜납 범프 사이에서 단락이 발생하게 된다는 문제점이 생긴다. 또한, 인터포저(interposer) 측에서는 인터포저 기재의 표리면에 형성되는 각 전극 패드나, 인터포저 기재를 관통하여 형성되는 비아의 형성이 미세화되기 때문에 곤란해져, 인터포저의 제조 비용이 상승하게 된다는 문제점이 생긴다.
본 발명은 상기한 종래 기술의 과제를 해결하는 개량된 유용한 전자 장치 및 그 제조 방법을 제공하는 것을 총괄적인 목적으로 하고 있다.
본 발명의 보다 상세한 목적은 용이하며, 또한 확실하게 협피치화에 대응할 수 있는 동시에 제조 비용의 저감을 도모할 수 있는 전자 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이 목적을 달성하기 위해, 본 발명은 전자 소자와, 상기 전자 소자가 접합되는 인터포저 기재와, 상기 전자 소자의 전극과 접속되는 복수의 포스트 전극을 갖는 인터포저를 구비하는 전자 장치에서, 상기 전자 소자와 상기 인터포저 기재를 직접 접촉시킴으로써 일체화하는 동시에, 상기 포스트 전극을 상기 전자 소자의 전극 위에 직접 형성한 구성으로 한 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위해, 본 발명은 전자 소자와, 상기 전자 소자가 접합되는 인터포저 기재와, 상기 인터포저 기재에 형성된 관통 구멍 내에 배열 설치되어 상기 전자 소자의 전극과 접속되는 복수의 포스트 전극을 갖는 인터포저를 구비하는 전자 장치에서, 상기 전자 소자의 표면과 상기 인터포저 기재의 표면을 직접 접촉시킴으로써 일체화하는 동시에, 상기 포스트 전극을 상기 전자 소자의 전극 위에 직접 형성한 구성으로 한 것을 특징으로 한다.
상기 구성으로 함으로써, 전자 소자와 인터포저가 직접적으로 접합되기 때문에, 전자 소자와 인터포저의 접합에 범프나 언더필 수지를 설치할 필요가 없어져, 부품점수의 삭감 및 전자 장치의 박형화를 도모할 수 있다. 또한, 인터포저는 포스트 전극에 의해 전자 소자와 전기적으로 접속되기 때문에, 범프에 의한 접속 구조에 비하여 전극간 피치를 협피치화하는 것이 가능해지고, 따라서 전자 장치의 고밀도화를 도모할 수 있다. 또한, 전자 소자와 인터포저 기재는 직접 접촉시킴으로써 일체화되어 있기 때문에, 범프과 언더필 수지를 사용한 접합력보다도 강한 접합력에 의해 전자 소자와 인터포저 기재를 접합할 수 있다.
또한, 상기 발명에서, 상기 전자 소자의 재질과 상기 인터포저 기재의 재질을 동일하게 할 수 있다.
이 구성으로 함으로써, 전자 소자의 표면과 인터포저 기재의 표면을 확실하게, 또한 견고하게 일체화시킬 수 있다.
또한, 상기 발명에서, 상기 전자 소자의 재질과 상기 인터포저 기재의 재질이 모두 실리콘으로 할 수 있다.
또한, 상기 발명에서, 상기 전자 소자의 적어도 상기 인터포저 기재와 접합하는 위치에 제 1 절연재층을 형성하는 동시에, 상기 인터포저 기재의 적어도 상기 전자 소자와 접합하는 위치에 제 2 절연층을 형성한 구성으로 할 수 있다.
이 구성으로 함으로써, 절연재층을 전자 소자 및 인터포저 기재의 접합 위치에 형성한 경우에는 접합에 필요한 높은 평활성을 갖게 하는 영역을 좁게 할 수 있어, 절연재층의 형성을 용이화할 수 있다. 또한, 절연재층을 전자 소자 및 인터포저 기재의 전면(全面)에 형성한 경우에는 이 절연층을 전자 소자 및 인터포저 기재를 보호하는 보호층으로서 기능시킬 수 있다.
또한, 상기 발명에서, 복수의 상기 포스트 전극이 한 개의 상기 관통 구멍 내에 배열 설치된 구성으로 할 수 있다.
이 구성으로 함으로써, 한 개의 관통 구멍 내에 복수의 상기 포스트 전극이 배열 설치되기 때문에, 포스트 전극의 형성 정밀도에 비하여 관통 구멍의 형성 정밀도를 낮게 할 수 있어, 관통 구멍의 형성을 용이화할 수 있다.
또한, 상기 발명에서, 상기 인터포저 기재에 단차부를 형성하고, 상기 전자 소자를 상기 단차부 내에 상기 전자 소자를 수납하는 구성으로 할 수 있다.
이 구성으로 함으로써, 전자 소자를 인터포저에 형성된 단차부 내에 수납할 수 있기 때문에, 전자 장치의 박형화를 도모할 수 있다.
또한, 상기 발명에서, 상기 인터포저 기재에는 복수의 상기 전자 소자를 탑재한 구성으로 할 수도 있다.
이 구성으로 함으로써, 인터포저 기재에 복수의 상기 전자 소자가 탑재되어 있는 경우에는 포스트 전극 등의 배선을 복수의 전자 소자에서 일괄적으로 형성하는 것이 가능해져, 제조 효율을 향상시킬 수 있다.
또한, 상기 발명에서, 상기 인터포저 기재를 상기 전자 소자의 배면부와 접합한 구성으로 할 수 있다.
이 구성으로 함으로써, 전자 소자의 배면부가 인터포저 기재와 접합함으로써, 전자 소자와 인터포저 기재의 접합 면적을 넓게 할 수 있어, 전자 소자의 부착 강도를 높게 할 수 있다.
또한, 상기 발명에서, 상기 전자 소자를 밀봉하는 밀봉 수지를 상기 인터포저 기재에 배열 설치한 구성으로 할 수 있다.
이 구성으로 함으로써, 전자 소자를 밀봉하는 밀봉 수지를 인터포저 기재에 배열 설치함으로써, 전자 소자는 인터포저 기재에 밀봉 수지에 의해 밀봉된 상태에서 고정되기 때문에, 전자 소자의 보호를 확실하게 도모할 수 있는 동시에, 인터포저 기재에 대한 전자 소자의 부착 강도를 높게 할 수 있다.
또한, 상기 발명에서, 상기 전자 소자를 반도체 칩으로 할 수 있다.
또한, 상기 발명에서, 상기 전자 소자를 수동 소자로 할 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명에 따른 전자 장치의 제조 방법은 관통 구멍이 형성된 인터포저 기재의 표면과 전자 소자의 표면을 직접 접촉시킴으로써, 상기 인터포저 기재와 상기 전자 소자를 일체화하는 일체화 공정과, 상기 일체화 공정의 종료 후, 상기 관통 구멍 내이며, 또한 상기 전자 소자의 전극 위에 포스트 전극을 직접 형성하는 포스트 전극 형성 공정과, 상기 포스트 전극과 전기적으로 접속되는 재(再)배선층을 형성하는 재배선 형성 공정과, 상기 재배선 위에 외부 접속 전극을 형성하는 외부 접속 전극 형성 공정을 갖는 것을 특징으로 한다.
상기 발명에 의하면, 일체화 공정에서 전자 소자와 인터포저 기재를 직접 접촉시킴으로써 일체화되기 때문에, 전자 소자와 인터포저의 접합에 범프나 언더필 수지를 설치할 필요가 없어져, 제조 공정의 간단화를 도모할 수 있다. 또한, 일체화 공정의 종료 후에 포스트 전극 형성 공정을 실시하고, 관통 구멍 내이며, 또한 전자 소자의 전극 위에 포스트 전극을 직접 형성함으로써, 전자 소자와 인터포저 사이의 임피던스(impedance)의 저감을 도모할 수 있어, 전기적 특성의 향상을 도모할 수 있다. 또한, 인터포저 기재에 형성된 관통 구멍을 몰드로서 포스트 전극을 형성할 수 있기 때문에, 포스트 전극의 형성의 간단화를 도모할 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명에 따른 전자 장치의 제조 방법은 전자 소자의 전극 위에 포스트 전극을 직접 형성하는 포스트 전극 형성 공정과, 상기 포스트 전극 형성 공정의 종료 후, 관통 구멍이 형성된 인터포저 기재의 표면과 전자 소자의 표면을 직접 접촉시켜, 상기 인터포저 기재와 상기 전자 소자를 일체화하는 일체화 공정과, 상기 포스트 전극과 전기적으로 접속되는 재배선층을 형성하는 재배선 형성 공정과, 상기 재배선 위에 외부 접속 전극을 형성하는 외부 접속 전극 형성 공정을 갖는 것을 특징으로 한다.
상기 발명에 의하면, 일체화 공정에서 전자 소자와 인터포저 기재를 직접 접촉시킴으로써 일체화하기 때문에, 전자 소자와 인터포저의 접합에 범프나 언더필 수지를 설치할 필요가 없어져, 제조 공정의 간단화를 도모할 수 있다. 또한, 포스트 전극 형성 공정에서 전자 소자의 전극 위에 포스트 전극을 직접 형성하기 때문에, 전자 소자와 인터포저 사이의 임피던스의 저감을 도모할 수 있어, 전기적 특성의 향상을 도모할 수 있다. 또한, 포스트 전극 형성 공정의 종료 후에 일체화 공정을 실시함으로써, 포스트 전극 형성은 인터포저 기재에 형성된 관통 구멍에 상관없이 형성할 수 있기 때문에, 인터포저 기재의 관통 구멍을 이용하여 포스트 전극을 형성하는 방법에 비하여, 포스트 전극의 미세화를 도모할 수 있다.
또한, 상기 발명에서, 상기 포스트 전극을 유지하는 절연재로 이루어지는 보호층을 상기 전자 소자에 형성하는 보호층 형성 공정을 설치할 수도 있다.
이 구성으로 함으로써, 포스트 전극을 유지하는 절연재로 이루어지는 보호층을 전자 소자에 형성하는 보호층 형성 공정을 설치함으로써, 전자 소자 위에 직접 형성된 포스트 전극을 보호층에 의해 유지할 수 있기 때문에, 포스트 전극이 미세화되어도 이것을 확실하게 보호할 수 있다.
또한, 상기 목적을 달성하기 위해, 본 발명은 전자 소자와, 상기 전자 소자가 접합되는 인터포저를 구비하는 전자 장치에서, 상기 전자 소자와 상기 인터포저를 직접 접촉시킴으로써 일체화한 구성으로 한 것을 특징으로 한다.
상기 구성으로 함으로써, 전자 소자와 인터포저가 직접적으로 접합되기 때문에, 전자 소자와 인터포저의 접합에 범프나 언더필 수지를 설치할 필요가 없어져, 부품점수의 삭감 및 전자 장치의 박형화를 도모할 수 있다.
또한, 상기 발명에서, 상기 전자 소자를 광 디바이스로 하고, 또한 상기 인터포저에 상기 광 디바이스와 광학적으로 접속되는 광도파로를 설치한 구성으로 할 수 있다.
상기 구성으로 함으로써, 광 디바이스와 인터포저가 직접 접합되기 때문에, 광 디바이스와 인터포저의 접합에 범프나 언더필 수지를 설치할 필요가 없어져, 광 디바이스의 광학면이 땜납이나 수지에 의해 오염이 되는 것을 방지할 수 있다.
본 발명에 의하면, 전자 소자와 인터포저의 접합에 범프나 언더필 수지를 설치할 필요가 없어져, 부품점수의 삭감 및 전자 장치의 박형화를 도모할 수 있다. 또한, 범프에 의한 접속 구조에 비하여 전극간 피치를 협피치화하는 것이 가능해지고, 따라서 전자 장치의 고밀도화를 도모할 수 있다. 또한, 전자 소자와 인터포저 기재는 직접 접촉됨으로써 일체화되기 때문에, 범프와 언더필 수지를 사용한 접합력보다도 강한 접합력에 의해 전자 소자와 인터포저 기재를 접합할 수 있다.
도 1은 본 발명의 제 1 실시예인 반도체 장치를 나타낸 단면도.
도 2a는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 1).
도 2b는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 2).
도 2c는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 3).
도 3a는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 4).
도 3b는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 5).
도 3c는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 6).
도 4a는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 7).
도 4b는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 8).
도 4c는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 9).
도 4d는 제 1 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 10).
도 5는 본 발명의 제 2 실시예인 반도체 장치를 나타낸 단면도.
도 6a는 제 2 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 1).
도 6b는 제 2 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 2).
도 7은 본 발명의 제 3 실시예인 반도체 장치를 나타낸 단면도.
도 8a는 제 3 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 1).
도 8b는 제 3 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 2).
도 8c는 제 3 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 3).
도 9는 본 발명의 제 4 실시예인 반도체 장치를 나타낸 단면도.
도 10a는 제 4 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 1).
도 10b는 제 4 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 2).
도 11은 본 발명의 제 5 실시예인 반도체 장치를 나타낸 단면도.
도 12a는 제 5 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 1)
도 12b는 제 5 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 2).
도 12c는 제 5 실시예인 반도체 장치의 제조 방법을 설명하기 위한 도면(도 3).
도 13은 본 발명의 제 6 실시예인 반도체 장치를 나타낸 단면도.
도 14는 본 발명의 제 7 실시예인 반도체 장치를 나타낸 단면도.
도 15는 본 발명의 제 8 실시예인 반도체 장치를 나타낸 단면도.
도 16은 본 발명의 제 9 실시예인 반도체 장치를 나타낸 단면도.
도 17은 본 발명의 제 9 실시예인 반도체 장치를 나타낸 사시도.
도 18은 본 발명의 제 10 실시예인 반도체 장치를 나타낸 단면도.
도 19는 본 발명의 제 11 실시예인 반도체 장치를 나타낸 단면도.
도 20은 본 발명의 제 12 실시예인 반도체 장치를 나타낸 단면도.
도 21은 본 발명의 제 13 실시예인 반도체 장치를 나타낸 단면도.
도 22는 본 발명의 제 13 실시예인 반도체 장치를 나타낸 사시도.
도 23은 본 발명의 제 14 실시예인 반도체 장치를 나타낸 단면도.
도 24는 본 발명의 제 15 실시예인 반도체 장치를 나타낸 단면도.
도 25는 본 발명의 제 15 실시예인 반도체 장치를 나타낸 사시도.
도 26은 본 발명의 제 16 실시예인 반도체 장치를 나타낸 단면도.
도 27은 본 발명의 제 17 실시예인 반도체 장치를 나타낸 단면도.
도 28은 본 발명의 제 18 실시예인 전자 장치를 나타낸 단면도.
도 29는 본 발명의 제 19 실시예인 전자 장치를 나타낸 단면도.
도 30은 본 발명의 제 20 실시예인 전자 장치를 나타낸 단면도.
도 31은 본 발명의 제 21 실시예인 전자 장치를 나타낸 단면도.
도 32는 도 31에서의 A-A선에 따른 단면도.
도면의 주요 부분에 대한 부호의 설명
10A∼10R 반도체 장치 10S∼10V 전자 장치
11 반도체 칩 13 전극
14 배리어 메탈 15 절연막
16 칩 측 PI막 17 보호층
20A∼20V 인터포저(interposer) 21A∼21M 인터포저 기재
22A, 22B 포스트 전극 23 재(再)배선층
24 외부 접속 단자 25 제 1 절연층
26 제 2 절연층 27 접합 보조 부재
28 인터포저 측 PI막 29 보강 부재
30, 39 단차부 31A∼31C 관통 구멍
32 제 1 레지스트재 33, 36, 37 개구부
34 전극용 구멍 35 제 2 레지스트재
40A∼40D 캐비티부 46A, 46B 밀봉 수지
50A∼50C 칩 부품 52 제 1 클래드(clad)층
53 제 2 클래드층 54 코어층
55 발광 소자 56 수광 소자
57 반사 부재(reflection member) 59 배선 패턴
60, 61 포스트 형상 전극
다음으로, 본 발명을 실시하기 위한 최선의 형태에 대해서 도면과 함께 설명한다.
도 1은 본 발명의 제 1 실시예인 전자 장치(10A)를 나타낸 단면도이다. 본 실시예에 따른 전자 장치(10A)는 반도체 칩(11)과 인터포저(20A)로 이루어지는 간 단한 구성으로 되어 있다(이하, 전자 소자로서 반도체 칩을 사용하고 있는 전자 장치를, 이하 반도체 장치라는 것으로 한다).
반도체 칩(11)은 고밀도화된 반도체 칩이며, 회로 형성면 측에 복수의 전극(13)이 형성된 구성으로 되어 있다. 이 전극(13)은 예를 들어 알루미늄 전극이며, 그 상층에는 배리어 메탈(14)이 형성되어 있다. 이 배리어 메탈(14)은 복수의 금속막(도시 생략)을 적층한 구성으로 되어 있고, 그 최외층은 구리(Cu)막으로 되어 있다.
또한, 반도체 칩(11)의 회로 형성면에서, 전극(13) 형성 이외의 영역은 절연막(15)에 의해 피복된 구성으로 되어 있다. 본 실시예에서는 반도체 칩(11)은 실리콘 기판으로 형성된 것이며, 따라서 절연막(15)은 이산화실리콘(SiO2)이다.
이 이산화실리콘은 높은 전기적 절연성과, 물리적인 안정을 갖고 있다. 따라서, 반도체 칩(11)에 형성된 박막 회로는 절연막(15)에 의해 보호된다. 이 절연막(15)의 소정 위치는 후술하는 바와 같이 반도체 칩(11)에 접촉되어 일체화하지만, 적어도 이 접촉 영역에서의 절연막(15)의 표면은 고정밀도인 평활면으로 되어 있다.
또한, 도 1에서는 도시의 편의상, 인접하는 전극(13) 사이의 거리를 크게 도시하고 있지만, 상기와 같이 반도체 칩(11)은 고밀도화되어 있다. 따라서, 인접하는 전극(13)간의 피치(단자간 피치)도 작아지고 있고, 구체적으로는 본 실시예에서 대상으로 하는 전극(13)의 단자간 피치는 10O㎛이하이다.
한편, 인터포저(20A)는 인터포저 기재(21A), 포스트 전극(22A), 재배선층(23), 외부 접속 단자(24), 및 제 2 절연층(26) 등에 의해 구성되어 있다. 인터포저 기재(21A)는 실리콘에 의해 형성되어 있고, 또한 반도체 칩(11)에 형성된 전극(13)과 대응하는 위치에는 포스트 전극(22A)이 형성되어 있다.
포스트 전극(22A)은 구리(Cu)에 의해 형성되어 있다. 이 포스트 전극(22A)은 인터포저 기재(21A)에 형성된 관통 구멍(31A) 내에 설치되어 있다. 또한, 인터포저 기재(21A)와 포스트 전극(22A)이 단락(短絡)되지 않도록, 인터포저 기재(21A)와 포스트 전극(22A) 사이에는 제 1 절연층(25)(점으로 나타냄)이 형성되어 있다. 본 실시예에서는 제 1 절연층(25)으로서 폴리이미드 수지를 사용하고 있다.
이 포스트 전극(22A)의 도면 중 하단(下端)부는 배리어 메탈(14)에 직접 접합하고 있고, 또한 상단(上端)부는 재배선층(23)에 전기적으로 접속되어 있다. 재배선층(23)도 포스트 전극(22A)과 동일하게 구리에 의해 형성되어 있고, 소정의 패턴을 갖고 있다. 그리고, 재배선층(23)의 포스트 전극(22A)의 접속 위치에 대한 반대 측의 단부(端部)에는 외부 접속단으로서 기능하는 외부 접속 단자(24)가 형성되어 있다. 이 외부 접속 단자(24)는 예를 들어 땜납 볼이 사용되어 있다.
또한, 재배선층(23)의 상부(上部)에는 제 2 절연층(26)이 형성되어 있다. 제 2 절연층(26)은 주로 재배선층(23)을 보호하기 위해 형성된다. 이 제 2 절연층(26)도, 제 1 절연층(25)과 동일하게 폴리이미드 수지에 의해 형성되어 있다.
여기서, 반도체 칩(11)과 인터포저 기재(21A)의 접합 구조, 및 전극(13)과 포스트 전극(22A)의 전기적 접속 구조에 주목하여, 이하 설명한다.
우선, 반도체 칩(11)과 인터포저 기재(21A)의 접합 구조에 주목하면, 본 실시예에서는 반도체 칩(11)과 인터포저 기재(21A)를 접합하기 위해 접착재나 땜납재를 사용하지는 않고, 또한 용착 또는 용접 등의 가열을 동반하는 접합 수단도 사용하지 않는다.
본 실시예에서는 반도체 칩(11)과 인터포저 기재(21A)가 각각 접합되는 위치에서의 접합면을 고밀도의 평활면(경면(鏡面))으로 하고, 반도체 칩(11)과 인터포저 기재(21A)를 진공 환경 하에 둔 후에, 평활면(平滑面)끼리를 가압하면서 접촉시킨다. 이것에 의해, 평활면끼리는 밀착되어, 접착제 등을 사용하지 않아도 각 평활면은 일체화하고, 반도체 칩(11)과 인터포저 기재(21A)는 견고하게 접합된 상태로 된다(이 접합 방법을 미소 기재면 접합 방법이라 한다).
이 때, 접합되는 것끼리의 재질은 동일 또는 동종인 것이 바람직하다. 즉, 반도체 칩(11)의 접합 위치에서의 재질과, 인터포저 기재(21A)의 접합 위치에서의 재질은 동일 또는 동종인 것이 바람직하다. 이것에 의해, 반도체 칩(11)과 인터포저 기재(21A)의 접합력을 높일 수 있고, 반도체 장치(10A)의 신뢰성을 높일 수 있다.
본 실시예에서는 반도체 칩(11)의 접합 위치는 SiO2로 이루어지는 절연막(15)이며, 인터포저 기재(21A)는 실리콘이다. 그러나, 인터포저 기재(21A)의 표면(도시 생략)에는 통상 SiO2의 박막 층이 형성되어 있다. 따라서, 반도체 칩(11)의 접합 위치에서의 재질과, 인터포저 기재(21A)의 접합 위치에서의 재질은 동일하게 된다.
또한, 상기한 바와 같이 반도체 칩(11) 및 인터포저 기재(21A)의 접합 위치는 어느 것이나 평활면으로 되어 있다. 따라서, 본 실시예에서는 진공 환경 하에서 평활면으로 된 서로의 접합면을 접촉시켜 가압함으로써, 반도체 칩(11)과 인터포저(20A)는 일체화된다.
이와 같이, 본 실시예에서는 반도체 칩(11)과 인터포저(20A)(인터포저 기재(21A))를 직접 접촉시킴으로써 일체화하고 있기 때문에, 종래 실행되었던 범프와 언더필 수지를 사용하여 반도체 칩과 인터포저를 접합하는 구조에 비하여, 강한 접합력에 의해 반도체 칩(11)과 인터포저(20A)를 접합할 수 있다.
또한, 본 실시예에서는 반도체 칩(11)을 밀봉하는 밀봉 수지는 설치되어 있지 않고, 이것에 의해 방열 특성의 향상을 도모할 수 있다. 또한, 다만 진공 환경 하에서 접촉시키는 것만으로 반도체 칩(11)과 인터포저(20A)를 접합할 수 있기 때문에, 접합에 요구되는 부품점수의 삭감을 도모할 수 있다.
또한, 본 실시예에서는 반도체 칩(11)과 인터포저(20A)가 접합됨으로써 외부에 형성되는 단부(段部)에 접합 보조 부재(27)를 배열 설치한 구성으로 하고 있다. 이것에 의해, 반도체 칩(11)과 인터포저(20A)의 부착 강도를 보다 높게 할 수 있어, 반도체 장치(10A)의 신뢰성을 보다 높일 수 있다.
이어서, 전극(13)과 포스트 전극(22A)의 전기적 접속 구조에 주목한다. 상기한 바와 같이, 포스트 전극(22A)은 인터포저 기재(21A)에 형성된 관통 구멍(31A) 내에 형성되어 있다.
종래에는 반도체 칩과 인터포저를 전기적으로 접속하려고 한 경우, 반도체 칩에 땜납 범프를 형성하고, 이것을 인터포저에 플립칩 접합하는 것이 실행되어 있는 것은 상술한 바와 같다.
이에 대하여 본 실시예에서는 포스트 전극(22A)을 반도체 칩(11)의 전극(13) 위(상세하게는 배리어 메탈(14) 위)에 직접 형성한 구성으로 한 것을 특징으로 하고 있다. 즉, 본 실시예에 따른 반도체 장치(10A)는 포스트 전극(22A)이 전극(13) 위에 직접 도금법 등(이것에 대해서는 후술한다)에 의해 형성되어 있고, 포스트 전극(22A)과 전극(13) 사이에는 땜납 범프 등의 다른 도전성 요소는 개재(介在)하지 않는다.
이 때문에, 본 실시예에 따른 반도체 장치(10A)에 의하면, 종래 필요했던 범프나 언더필 수지가 불필요해져, 부품점수의 삭감을 도모할 수 있다. 또한, 범프나 언더필 수지가 불필요해짐으로써, 반도체 장치(10A)의 박형화를 도모할 수 있다. 또한, 범프를 사용했던 종래의 접속 구조에 비하여, 인접하는 포스트 전극(22A)의 전극간 피치를 협피치화하는 것이 가능해지고, 따라서 반도체 장치(10A)의 고밀도화를 도모할 수 있다.
이어서, 상기 구성으로 된 반도체 장치(10A)의 제조 방법에 대해서 설명한다. 도 2A 내지 도 4D는 반도체 장치(10A)의 제조 방법을 설명하기 위한 도면이다. 또한, 도 2A 내지 도 4D에서, 도 1에 나타낸 구성과 동일 구성에 대해서는 동일한 부호를 첨부하여 그 설명을 생략하는 것으로 한다.
반도체 장치(10A)를 제조하기 위해서는 도 2A에 나타낸 바와 같이, 반도체 칩(11)과 인터포저 기재(21A)를 준비한다. 반도체 칩(11)은 주지한 반도체 제조 프로세스를 거침으로써 제조되는 것이며, 회로 형성면 측(도면 중 상면)에는 배리어 메탈(14)에 의해 보호된 전극(13)이 형성되어 있다.
또한, 전극(13)의 형성 위치 이외에는 SiO2로 이루어지는 절연막(15)이 형성되어 있고, 이 절연막(15)에 의해 회로 형성면에 형성된 전자 회로는 보호되어 있다. 이 절연막(15)의 적어도 인터포저 기재(21A)와 접합되는 부위는 고정밀도로 평활화되어 있다.
한편, 인터포저 기재(21A)는 실리콘 웨이퍼(wafer)로부터 잘라 낸 것이며, 반도체 칩(11)에 형성된 전극(13)과 대응하는 위치에는 관통 구멍(31A)이 형성되어 있다. 이 관통 구멍(31A)은 전극(13)의 면적보다도 넓은 단면적을 갖도록 구성되어 있다. 이 인터포저 기재(21A)는 그 표면 전면에 보호막으로서의 SiO2막(도시 생략)이 형성되어 있다.
또한, 인터포저 기재(21A)의 표면에서, 적어도 반도체 칩(11)과 접합되는 부위는 고정밀도로 평활화되어 있다. 이 반도체 칩(11) 및 인터포저 기재(21A)에 형성되는 접합면을 평활화하는 방법으로서는 여러 가지의 방법이 고려되지만, 비교적 저렴한 처리로서는 랩핑(wrapping) 등의 연삭법을 사용할 수 있고, 또한 더 고정밀도의 평탄면을 형성하려고 하는 경우에는 CMP(화학 기계 연마) 또는 드라이 에칭을 적용하는 것도 고려할 수 있다.
상기 구성으로 된 반도체 칩(11) 및 인터포저 기재(21A)는 진공 장치 내에 넣어진다. 그리고, 관통 구멍(31A)과 전극(13)을 위치 결정한 후에, 도 2B에 도시된 바와 같이, 반도체 칩(11)과 인터포저 기재(21A)는 서로의 평탄면(경면)끼리가 접촉되어 가압된다. 이것에 의해, 평활면끼리는 밀착되어, 접착제 등을 사용하지 않아도 각 평활면은 일체화하고, 이것에 의해 반도체 칩(11)과 인터포저 기재(21A)는 견고하게 접합된 상태로 된다(일체화 공정).
일체화 공정이 종료하면, 이어서 관통 구멍(31A) 내이며, 또한 반도체 칩(11)의 전극(13)(배리어 메탈(14))에 포스트 전극(22A)을 직접 형성하는 포스트 전극 형성 공정이 실시된다. 이 포스트 전극 형성 공정에서는 우선 도 2C에 도시된 바와 같이, 관통 구멍(31A)을 밀봉하는 동시에 인터포저 기재(21A)의 상면이 피복되도록 제 1 절연층(25)을 형성한다. 이 제 1 절연층(25)은 폴리이미드 수지이며, 스피너(spinner)법 또는 포팅(potting)법을 사용하여 인터포저 기재(21A)에 형성할 수 있다.
제 1 절연층(25)이 형성되면, 이어서 도 3A에 도시된 바와 같이, 제 1 절연층(25)의 상부에 소정의 개구부(33)를 갖는 제 1 레지스트재(32)가 형성된다. 이어서, 이 제 1 레지스트재(32)를 마스크로 하여 제 1 절연층(25)을 제거하는 처리가 실행된다. 이 제거 처리가 실시됨으로써, 도 3B에 나타낸 바와 같이 전극용 구멍(34)이 형성되는 동시에, 전극용 구멍(34)의 하단에 배리어 메탈(14)이 노출된다.
다음으로, 전극용 구멍(34) 내에 구리 도금을 실시하고, 이것에 의해 도 3C에 나타낸 바와 같이, 전극용 구멍(34) 내에 포스트 전극(22A)을 형성한다. 이 때 , 포스트 전극(22A)은 배리어 메탈(14) 위에 구리가 직접 석출됨으로써 형성되기 때문에, 포스트 전극(22A)은 배리어 메탈(14)(즉, 전극(13)) 위에 직접 형성된 구성으로 된다. 또한, 포스트 전극(22A)의 형성에는 전해 도금법 또는 무전해 도금법의 어느 것도 사용하는 것이 가능하다.
상기한 포스트 전극 형성 공정이 종료하면, 이어서 재배선층(23)을 형성하는 재배선 형성 공정이 실시된다. 이 재배선 형성 공정에서는 도 4A에 나타낸 바와 같이, 재배선층(23)의 형성 위치에 개구부(36)를 갖는 패턴의 제 2 레지스트재(35)가 형성된다. 이 제 2 레지스트재(35)는 포토 레지스트재를 인터포저 기재(21A) 위에 도포하고, 그 후에 노광 및 현상 처리를 행함으로써 형성된다.
제 2 레지스트재(35)가 형성되면, 이어서 개구부(36) 내에 구리 도금을 실시하고, 이것에 의해 도 4B에 나타낸 바와 같이, 개구부(36) 내에 재배선층(23)을 형성한다. 이 때, 포스트 전극(22A)의 상단부에 직접 재배선층(23)이 형성되기 때문에, 포스트 전극(22A)과 재배선층(23)의 전기적 접속성은 양호해진다. 또한, 재배선층(23)의 형성 방법에 대해서도, 전해 도금법 또는 무전해 도금법의 어느 것을 사용하는 것도 가능하다.
상기한 재배선 형성 공정이 종료하면, 이어서 재배선층(23) 위에 외부 접속 단자(24)를 형성하는 외부 접속 전극 형성 공정이 실시된다. 외부 접속 전극 형성 공정에서는 우선 제 2 레지스트재(35)를 제거하는 동시에, 이것에 의해 노출된 제 1 절연층(25) 및 재배선층(23)의 상부에 제 2 절연층(26)을 형성한다. 이 제 2 절연층(26)은 제 1 절연층(25)과 동질인 폴리이미드 수지에 의해 형성되어 있다.
이 제 1 절연층(25)의 재배선층(23)과 대향하는 소정 위치에는 도 4C에 나타낸 바와 같이, 개구부(37)가 형성된다. 본 실시예에서는 개구부(37)를 재배선층(23)의 포스트 전극(22A)과 접속하는 단부와 반대측의 단부에 형성하고 있지만, 개구부(37)의 형성 위치는 임의로 선정하는 것이 가능하다. 또한, 개구부(37)의 형성 방법으로서는 에칭법 또는 레이저 가공법 등을 사용할 수 있다.
이어서, 도 4D에 나타낸 바와 같이, 상기의 개구부(37)에 땜납 볼로 이루어지는 외부 접속 단자(24)가 탑재되어, 열처리함으로써 재배선층(23)에 접합시킨다. 이상의 일련의 공정을 실시함으로써, 도 1에 나타낸 반도체 장치(10A)가 제조된다.
상기한 제조 방법에 의하면, 일체화 공정에서 반도체 칩(11)과 인터포저 기재(21A)는 직접 접촉시킴으로써 일체화된다. 이 때문에, 반도체 칩(11)과 인터포저(20A)의 접합에, 종래 필요했던 범프나 언더필 수지를 설치할 필요가 없어져, 제조 공정의 간단화를 도모할 수 있다.
또한, 일체화 공정의 종료 후에 실시되는 포스트 전극 형성 공정에서는 관통 구멍(31A) 내에 기판(22A)이 형성된다. 이 때, 포스트 전극(22A)은 반도체 칩(11)의 배리어 메탈(14)(전극(13))에 직접 형성되기 때문에, 반도체 칩(11)과 인터포저(20A) 사이의 임피던스의 저감을 도모할 수 있어, 전기적 특성의 향상을 도모할 수 있다. 또한, 인터포저 기재(21A)에 형성된 관통 구멍(31A)(실제로는, 내주에 제 1 절연층(25)의 막이 형성되어 있다)을 몰드로서 포스트 전극(22A)이 형성되기 때문에, 포스트 전극(22A)의 형성을 간단화할 수 있다.
또한, 상기 실시예에서는 반도체 칩(11)과 인터포저 기재(21A)의 접합 위치 에서의 재질을 동일 재질(SiO2)로 했지만, 반드시 반도체 칩(11)과 인터포저 기재(21A)의 접합 위치에서의 재질을 동일 재질로 할 필요는 없다. 예를 들어, SiO2막이 존재하지 않는 Si만으로 이루어지는 인터포저 기재(21A)이어도, 접합면끼리가 평활면이면 SiO2로 이루어지는 절연막(15)과 접촉시키는 것만으로 접합하는 것은 가능하다.
이어서, 본 발명의 제 2 실시예에 대해서 설명한다. 도 5는 본 발명의 제 2 실시예인 반도체 장치(10B)를 나타내고 있고, 또한 도 6A, 도 6B는 반도체 장치(10B)의 제조 방법을 나타내고 있다(일체화 공정만 나타낸다). 또한, 도 5에서, 앞의 설명에 사용한 도 1 내지 도 4D에 나타낸 구성과 동일 구성에 대해서는 동일한 부호를 첨부하여 그 설명을 생략하는 것으로 한다. 또한, 뒤의 설명에 사용하는 도 6A 이후의 각 도면에 대해서도 동일하게 한다.
본 실시예에 따른 반도체 장치(10B)는 반도체 칩(11)에 형성되어 있는 절연막(15)의 표면에 칩 측 폴리이미드막(16)(청구항에 기재된 제 1 절연재층에 상당한다. 이하, 칩 측 PI막(16)이라 한다)을 형성하는 동시에, 인터포저(20B)를 구성하는 인터포저 기재(21A)의 외주(外周)에 인터포저 측 폴리이미드막(28)(청구항에 기재된 제 2 절연재층에 상당한다. 이하, 인터포저 측 PI막(28)이라고 한다)을 형성한 것을 특징으로 하는 것이다.
본 실시예에서는 칩 측 PI막(16)을 절연막(15)의 표면 전면(전극(13)의 형성 위치는 제외한다)에 형성하고 있고, 또한 인터포저 측 PI막(28)은 인터포저 기재 (21A)의 외주 전면에 형성되어 있다. 그러나, 각 PI막(16, 28)은 반드시 절연막(15) 및 인터포저 기재(21A)의 외주 전면에 형성해야만 하는 것이 아니라, 적어도 반도체 칩(11)과 인터포저 기재(21A)의 접합 위치에 형성되어 있으면 된다.
칩 측 PI막(16) 및 인터포저 측 PI막(28)의 반도체 칩(11)과 인터포저 기재(21A)가 접합되는 위치는 높은 평활성을 갖는 평활면으로 되어 있다. 본 실시예에서는 반도체 칩(11)에 형성된 칩 측 PI막(16)과, 인터포저 기재(21A)에 형성된 인터포저 측 PI막(28)을 접촉시킴으로써, 반도체 칩(11)과 인터포저 기재(21A)를 접합한 구성으로 되어 있다.
따라서, 반도체 장치(10B)의 제조 방법에서는 일체화 공정을 실시할 때, 도 6A에 나타낸 바와 같이 미리 반도체 칩(11) 측에서는 절연막(15) 위에 칩 측 PI막(16)을 형성하여 두고, 또한 인터포저 기재(21A) 측에서는 그 표면(본 실시예에서는 외주 전면)에 인터포저 측 PI막(28)을 형성하여 둔다. 그리고, 상기 구성으로 된 반도체 칩(11) 및 인터포저 기재(21A)는 진공 장치 내에 넣어져, 소정의 진공 환경 하에서 서로의 평탄면(경면)끼리가 접촉되어 가압된다.
이것에 의해, 도 6B에 도시된 바와 같이 평활면끼리는 밀착하고, 접착제 등을 사용하지 않아도 각 평활면은 일체화하고, 이것에 의해 반도체 칩(11)과 인터포저 기재(21A)는 견고하게 접합된 상태로 된다. 이와 같이, 반도체 칩(11) 및 인터포저 기재(21A)의 표면에 PI막(16, 28)(수지막)이 피막된 상태일지라도, 접착제 등을 사용하지 않고도 접촉시켜 가압하는 것만으로 반도체 칩(11)과 인터포저 기재(21A)를 접합할 수 있다.
이 때, PI막(16, 28)을 반도체 칩(11) 및 인터포저 기재(21A)의 접합 위치에만 형성한 경우에는 접합에 필요한 높은 평활성을 갖게 하는 영역을 좁게 할 수 있어, PI 막(16, 28)의 표면 평활화 처리를 용이화할 수 있다. 또한, PI막(16, 28)을 반도체 칩(11) 및 인터포저 기재(21A)의 외주 전면에 형성한 경우에는, 이 PI막(16, 28)을 반도체 칩(11) 및 인터포저 기재(21A)를 보호하는 보호층으로서 기능시킬 수 있다.
또한, 일체화 공정이 종료한 후의 공정은 도 2A 내지 도 4D를 사용하여 설명한 제 1 실시예에 따른 반도체 장치(10A)의 제조 방법과 동일하기 때문에, 그 설명은 생략한다.
이어서, 본 발명의 제 3 실시예에 대해서 설명한다. 도 7은 본 발명의 제 3 실시예인 반도체 장치(10C)를 나타내고 있고, 또한 도 8A 내지 도 8C는 반도체 장치(10C)의 제조 방법을 나타내고 있다(포스트 전극 형성 공정 및 일체화 공정만 나타낸다).
본 실시예에 따른 반도체 장치(10C)는 일체화 공정을 실시하기 전에 포스트 전극 형성 공정을 실시함으로써 제조된 것을 특징으로 하는 것이다. 즉, 본 실시예에 따른 반도체 장치(10C)는 반도체 칩(11)의 전극(13)(배리어 메탈(14)) 위에 포스트 전극(22B)을 직접 형성한 후, 이 포스트 전극(22B)이 형성된 반도체 칩(11)을 인터포저 기재(21A)와 직접 접합시킴으로써 제조된다.
도 8A에 나타낸 바와 같이, 반도체 칩(11)에 포스트 전극(22B)을 형성하기 위해서는, 예를 들어 다음과 같은 방법을 이용할 수 있다. 즉, 우선 반도체 칩 (11)의 회로 형성면 위에 감광성을 갖는 드라이 필름을 점착한다. 이 드라이 필름의 두께는 포스트 전극(22B)의 높이와 동등하게 설정되어 있다. 이어서, 이 드라이 필름에 노광 및 현상 처리를 행함으로써, 포스트 전극(22B)의 형성 위치에 관통 구멍을 형성한다.
이 관통 구멍이 형성된 상태에서, 그 저부(底部)에는 배리어 메탈(14)이 노출된 상태로 된다. 이어서, 구리 도금을 행함으로써, 드라이 필름에 형성된 관통 구멍 내에 포스트 전극(22A)을 형성한다. 이 때, 포스트 전극(22A)은 배리어 메탈(14)(전극(13)) 위에 직접 형성된 구성으로 된다. 이어서, 드라이 필름을 박리함으로써, 도 8A에 나타낸 포스트 전극(22B)이 형성된 반도체 칩(11)이 제조된다.
상기한 포스트 전극 형성 공정이 종료하면, 이어서 일체화 공정이 실시된다. 이 일체화 공정에서는 반도체 칩(11) 및 인터포저 기재(21B)는 진공 장치 내에 넣어져, 소정의 진공 환경 하에서 서로의 평탄면(경면)끼리가 접촉되어 가압된다. 이것에 의해 평활면끼리는 밀착되어, 접착제 등을 사용하지 않아도 각 평활면은 일체화하고, 도 8B에 도시된 바와 같이, 반도체 칩(11)과 인터포저 기재(21B)는 견고하게 접합된 상태로 된다.
이 반도체 칩(11)과 인터포저 기재(21B)가 일체화한 상태에서, 포스트 전극(22B)은 인터포저 기재(21A)에 형성되어 있는 관통 구멍(31A) 내에 삽입된 상태로 되어 있다. 또한, 포스트 전극(22B)의 직경은 관통 구멍(31A)의 직경에 대하여 작기 때문에, 포스트 전극(22B)의 외주면과 관통 구멍(31A)의 내주(內周)면 사이에는 간극이 형성된다.
상기의 일체화 공정이 종료하면, 제 1 절연층(25)의 형성 처리가 실시된다. 이 때, 도 8C에 도시된 바와 같이, 제 1 절연층(25)은 포스트 전극(22B)의 외주면과 관통 구멍(31A)의 내주면 사이의 간극 내에도 충전된다. 또한, 제 1 절연층(25)의 형성 처리가 종료한 후의 공정은, 도 2A 내지 도 4D를 사용하여 설명한 제 1 실시예에 따른 반도체 장치(10A)의 제조 방법과 동일하기 때문에, 그 설명은 생략한다.
상기한 바와 같이, 본 실시예에 따른 반도체 장치(10C) 및 그 제조 방법에 의하면, 포스트 전극 형성 공정의 종료 후에 일체화 공정을 실시하고 있기 때문에, 포스트 전극(22B)의 형성은 인터포저 기재(21A)에 형성된 관통 구멍(31A)에 상관없이 형성할 수 있다. 즉, 상기한 제 1 실시예에 따른 반도체 장치(10A)의 제조 방법과 달리, 관통 구멍(31A)은 포스트 전극(22B)을 형성하기 위한 소위 몰드로서는 사용되지 않기 때문에, 포스트 전극(22B)과 관통 구멍(31A)을 별개로 형성할 수 있다(다만, 포스트 전극(22B)의 직경을 관통 구멍(31A)의 직경에 대하여 작게 할 필요는 있다).
이 때문에, 인터포저 기재(21A)에 형성된 관통 구멍(31A)을 이용하여 포스트 전극(22A)을 형성한 제 1 실시예에 따른 제조 방법에 비하여, 본 실시예에 따른 반도체 장치(10C)의 제조 방법에 의하면 관통 구멍(31A)을 용이하게 형성할 수 있다.
또한, 제 1 실시예에 따른 제조 방법에서는 관통 구멍(31A)을 몰드로서 포스트 전극(22A)을 형성하는 구성이었기 때문에, 관통 구멍(31A)의 직경이 그대로 포스트 전극(22A)의 직경을 결정하는 요인으로 되어 있다.
인터포저 기재(21A)에 대한 펀칭 가공은 기계 가공 또는 레이저 가공이 주된 것이다. 이에 대하여 본 실시예에서는 감광성을 갖는 드라이 필름에 노광 및 현상 처리를 행함으로써 포스트 전극(22B)의 형성용의 관통 구멍을 형성하기 때문에, 관통 구멍의 미세화를 도모할 수 있다. 이것에 의해, 포스트 전극(22B)의 협피치에서 배열 설치할 수 있어, 반도체 장치(10C)의 고밀도화를 도모할 수 있다.
이어서, 본 발명의 제 4 실시예에 대해서 설명한다. 도 9는 본 발명의 제 4 실시예인 반도체 장치(10D)를 나타내고 있고, 또한 도 10A 및 도 10B는 반도체 장치(10D)의 제조 방법을 나타내고 있다(일체화 공정만 나타낸다).
본 실시예에 따른 반도체 장치(10D)는 복수(도면에서는 2개만 나타낸다)의 포스트 전극(22A)을 한 개의 관통 구멍(31B) 내에 설치한 것을 특징으로 하고 있다. 이 때문에, 도 10A에 나타낸 바와 같이, 인터포저 기재(21B)에 형성되는 관통 구멍(31B)은 상기한 제 1 내지 제 3 실시예에서의 관통 구멍(31A)에 비하여 넓은 면적을 갖는 구성으로 되어 있다. 또한 일체화 공정에서는 도 10B에 나타낸 바와 같이, 인터포저 기재(21B)의 관통 구멍(31B)이 형성된 에지부가 반도체 칩(11)과 직접 접합되는 구성으로 된다.
본 실시예의 구성으로 함으로써, 한 개의 관통 구멍(31B) 내에 복수의 포스트 전극(22A)이 배열 설치되기 때문에, 포스트 전극(22A)의 형성 정밀도에 비하여 관통 구멍(31B)의 형성 정밀도를 낮게 할 수 있고, 따라서 관통 구멍(31B)의 형성을 용이화할 수 있다.
이어서, 본 발명의 제 5 실시예에 대해서 설명한다. 도 11은 본 발명의 제 5 실시예인 반도체 장치(10E)를 나타내고 있고, 또한 도 12A 내지 도 12C는 반도체 장치(10E)의 제조 방법을 나타내고 있다(포스트 전극 형성 공정 및 일체화 공정만 나타낸다).
본 실시예에 따른 반도체 장치(10E)도 제 3 실시예에 따른 반도체 장치(10D)와 동일하게, 복수의 포스트 전극(22B)이 한 개의 관통 구멍(31B) 내에 배열 설치된 구성으로 되어 있다. 따라서, 이 포스트 전극(22B)도 배리어 메탈(14)(전극(13)) 위에 직접 형성된 구성으로 되어 있다.
또한, 포스트 전극(22B)은 상기한 제 3 실시예와 동일하게 감광성을 가진 드라이 필름을 이용하여 형성되고, 또한 포스트 전극(22B)의 형성의 타이밍은 일체화 공정보다도 먼저 실시된다. 또한, 본 실시예에서는 반도체 칩(11)에 포스트 전극(22B)이 형성된 후, 포스트 전극(22B)을 보호하는 보호층(17)을 형성하는 것을 특징으로 하고 있다.
보호층(17)은 절연재로 이루어진다. 구체적으로는, 본 실시예에서는 포스트 전극(22B)의 형성에 사용한 드라이 필름을 박리하지 않고, 그대로 보호층(17)으로서 사용한 구성으로 하고 있다(보호층 형성 공정). 이 구성으로 함으로써, 드라이 필름을 박리하는 공정을 없앨 수 있어, 새롭게 보호층(17)을 설치하는 구성에 비하여 제조 공정의 단축 및 부품점수의 삭감을 도모할 수 있다. 다만, 보호층(17)의 형성 방법은 본 실시예의 제조 방법에 한정되는 것이 아니라, 다른 방법(예를 들어, 레지스트 등을 이용하는 방법)을 이용할 수도 있다.
상기한 포스트 전극(22B)을 형성하는 포스트 전극 형성 공정, 및 보호층(17) 을 형성하는 보호층 형성 공정이 종료하면, 일체화 공정이 실시된다. 이 일체화 공정에서는 소정의 진공 환경 하에서 반도체 칩(11) 및 인터포저 기재(21B)의 평탄면(경면)끼리가 접촉 가압된다(도 12A 참조).
이것에 의해 평활면끼리는 밀착되어, 접착제 등을 사용하지 않아도 각 평활면은 일체화하고, 도 12B에 도시된 바와 같이, 반도체 칩(11)과 인터포저 기재(21B)는 견고하게 접합된 상태로 된다. 이 접합 상태에서, 보호층(17)의 외주와 관통 구멍(31B)의 내주 사이에는 도 12B에 도시된 바와 같이 간극이 형성되도록 구성되어 있다.
상기의 일체화 공정이 종료하면, 제 1 절연층(25)의 형성 처리가 실시된다. 이 때, 도 12C에 도시된 바와 같이, 제 1 절연층(25)은 보호층(17)의 외주면과 관통 구멍(31B)의 내주면 사이의 간극 내에도 충전된다. 또한, 제 1 절연층(25)의 형성 처리가 종료한 후의 공정은 도 2A 내지 도 4D를 사용하여 설명한 제 1 실시예에 따른 반도체 장치(10A)의 제조 방법과 동일하기 때문에, 그 설명은 생략한다.
상기한 바와 같이 본 실시예에서는 포스트 전극(22B)을 절연재로 이루어지는 보호층(17)에 의해 유지하는 구성으로 하고 있기 때문에, 협피치화에 동반하여 포스트 전극(22B)이 미세화되어도, 반도체 칩(11) 위에 직접 형성된 포스트 전극(22B)을 확실하게 보호할 수 있다. 또한, 포스트 전극(22B)을 관통 구멍(31B)에 삽입할 때, 포스트 전극(22B)(특히, 관통 구멍(31B)의 내주에 가까운 포스트 전극(22B))이 인터포저 기재(21B)와 충돌하여 파손하는 것을 방지할 수 있다.
이어서, 본 발명의 제 6 내지 제 8 실시예에 대해서 설명한다. 도 13은 제 6 실시예인 반도체 장치(10F)를 나타내고 있고, 도 14는 제 7 실시예인 반도체 장치(10G)를 나타내고 있고, 또한 도 15는 제 8 실시예인 반도체 장치(10H)를 나타내고 있다. 각 실시예에 따른 반도체 장치(10G 내지 10H)는 상기한 제 1 내지 제 5 실시예에 따른 반도체 장치(10A 내지 10E)에서, 보다 더 박형화를 도모하도록 구성한 것이다.
도 13에 나타낸 반도체 장치(10F)는 인터포저(20F)를 인터포저 기재(21C)와 보강 부재(29)에 의해 구성한 것을 특징으로 하고 있다. 인터포저 기재(21C)는 제 1 내지 제 5 실시예에 따른 반도체 장치(10A 내지 10E)에서 사용하고 있던 인터포저 기재(21A, 21B)에 비하여 얇게 형성되어 있다. 그러나, 이 인터포저 기재(21C)에는 보강재로서 기능하는 보강 부재(29)가 설치되어 있어, 소정의 기계적 강도를 유지하도록 구성되어 있다.
보강 부재(29)는 중앙에 개구부(38)가 형성되어 있고, 이 개구부(38)의 면적은 인터포저 기재(21C)에 형성된 관통 구멍(31B)의 면적 및 반도체 칩(11)의 면적보다도 넓게 설정되어 있다. 즉, 반도체 칩(11)이 인터포저 기재(21C)에 직접적으로 일체화한 상태에서, 보강 부재(29)와 인터포저 기재(21C) 사이에는 단차부(39)가 형성되고, 이 단차부(39) 내에 반도체 칩(11)이 수납된 구성으로 되어 있다. 이 구성으로 함으로써, 반도체 칩(11)은 인터포저(20F)에 형성된 단차부(39) 내에(오목한 부분)에 수납할 수 있기 때문에, 반도체 장치(10F)의 박형화를 도모할 수 있다.
도 14에 나타낸 반도체 장치(10G)는 별개로 보강 부재(29)를 설치하지 않아, 인터포저 기재(21D)에 직접적으로 단차부(30)를 형성한 것을 특징으로 하는 것이다. 또한, 도 12에 나타낸 반도체 장치(10H)는 인터포저 기재(21E)에 형성하는 관통 구멍(31C)의 면적을 반도체 칩(11)의 면적보다도 크게 함으로써, 반도체 칩(11)을 관통 구멍(31C) 내에 수납하도록 구성한 것이다. 어느 쪽의 구성의 반도체 장치(10G, 10H)일지라도, 반도체 칩(11)의 높이의 일부 또는 전부가 인터포저 기재(21D, 21E)의 두께로 중첩되기 때문에, 반도체 장치(10G, 10H)의 박형화를 도모할 수 있다.
이어서, 본 발명의 제 9 내지 제 12 실시예에 대해서 설명한다. 도 16 및 도 17은 제 9 실시예인 반도체 장치(10I)를 나타내고 있다. 또한, 도 18은 제 10 실시예인 반도체 장치(10J)의 단면도이고, 도 19는 제 11 실시예인 반도체 장치(10K)의 단면도이며, 도 20은 제 12 실시예인 반도체 장치(10L)의 단면도이다.
이 도 16 내지 도 20에 나타낸 반도체 장치(10I 내지 10L)는 어느 것이나 인터포저(20I 내지 21H)에 복수의 반도체 칩(11)을 배열 설치한 것을 특징으로 하고 있다. 또한, 도 16 이후의 각 도면에서, 앞의 설명에 사용한 도 1A 내지 도 15에 나타낸 구성과 동일 구성에 대해서는 동일한 부호를 첨부하여 그 설명을 생략하는 것으로 한다.
도 16 및 도 17에 나타낸 제 9 실시예에 따른 반도체 장치(10I)는 인터포저(20I)의 인터포저 기재(21F)에 관통 구멍이 형성되지 않는 구성이다. 즉, 인터포저 기재(21F)는 복수의 캐비티부(40A)가 인터포저 기재(21F)의 하면(下面)으로부터 형성되어 있고, 이 각 캐비티부(40A)의 상면 부분에 반도체 칩(11)이 접합됨으로 써, 복수의 반도체 칩(11)이 인터포저(20I)에 배열 설치된 구성으로 되어 있다. 이 때문에 도 17에 나타낸 바와 같이, 반도체 칩(11)은 인터포저 기재(21F)의 상면부(42)에 숨겨져, 반도체 장치(10I)의 외부로부터는 보이지 않는 구성으로 되어 있다.
또한, 각 반도체 칩(11)은 그 배면부(11a)가 캐비티부(40A)에 접합함으로써인터포저 기재(21F)에 고정된다. 또한, 반도체 칩(11)과 인터포저 기재(21F)의 접합은 상기한 각 실시예와 동일하게 미소 기재면 접합 방법을 이용하여 접합된다.
이 때, 복수의 반도체 칩(11)은 인터포저 기재(21F)에 동시에 일괄적으로 접합시킨다. 즉, 복수의 반도체 칩(11)은 인터포저 기재(21F)로의 접합에 있어서 소위 배치(batch) 처리에 의해 실행된다. 이것에 의해, 반도체 칩(11)의 인터포저 기재(21F)로의 접합 처리를 효율적으로 실시할 수 있다.
한편, 상기한 바와 같이 미소 기재면 접합 방법을 이용하는 경우에는 접합되는 것끼리의 재질은 동일 또는 동종인 것이 바람직하다. 이 때문에, 본 실시예에서는 인터포저 기재(21F)의 재질로서 실리콘 또는 유리를 사용하고 있다. 이것에 의해, 반도체 칩(11)과 인터포저 기재(21F)의 접합력을 높일 수 있고, 반도체 장치(10I)의 신뢰성을 높일 수 있다.
또한, 복수의 반도체 칩(11)을 동일한 인터포저 기재(21F)에 접합하는 구성에서는 각각의 반도체 칩(11)의 인터포저 기재(21F)에 대한 접합 강도를 높이는 것이 반도체 장치(10I)의 신뢰성을 향상시키는 점에서 중요하다. 따라서, 본 실시예에서는 반도체 칩(11)의 배면부(11a)의 전면이 캐비티부(40A)에 미소 기재면 접합 하고 있기 때문에, 반도체 칩(11)과 인터포저 기재(21F)의 접합 면적을 넓게 할 수 있어, 반도체 칩(11)의 부착 강도를 높게 할 수 있다.
도 18에 나타낸 제 10 실시예에 따른 반도체 장치(10J)는 인터포저 기재(21G)의 하면보다 캐비티부(40B)를 형성하는 동시에, 상면부(42)의 반도체 칩(11)과 대향하는 소정 부분에 개구부(43)를 형성한 것을 특징으로 하는 것이다. 본 실시예에서는 상면부(42)의 개구부(43)의 외주 둘레가 반도체 칩(11)의 배면부(11a)와 미소 기재면 접합한 구성으로 되어 있다.
본 실시예와 같이 인터포저 기재(21G)에 개구부(43)를 형성함으로써, 반도체 칩(11)의 배면부(11a)는 외부에 노출된 구성으로 된다. 이것에 의해, 반도체 칩(11)에서 발생하는 열을 효율적으로 방열할 수 있어, 반도체 칩(11)이 열에 의해 오동작하거나 손상하거나 하는 것을 확실하게 방지할 수 있다.
도 19에 나타낸 제 11 실시예에 따른 반도체 장치(10K)는 인터포저 기재(21G)에 하면으로부터 형성되는 캐비티부(40B)를 형성하는 동시에, 상면부(42)의 개구부(43) 및 반도체 칩(11)의 배열 설치 위치를 제외하여 접착제(44)를 배열 설치한 것을 특징으로 하는 것이다.
본 실시예에 따른 반도체 장치(10K)는 도 18에 나타낸 제 11 실시예에 따른 반도체 장치(10J)와 동일하게, 인터포저 기재(21G)의 상면부(42)에서 반도체 칩(11)의 배면부(11a)와 대향하는 위치에 개구부(43)가 형성되어 있고, 이것에 의해 반도체 칩(11)의 방열 효율의 향상을 도모하고 있다. 그러나, 개구부(43)를 형성함으로써 방열 효율은 향상되지만, 상면부(42)와 반도체 칩(11)의 접합 면적이 좁 아져, 도 18에 나타낸 반도체 장치(10J)에 비하여, 반도체 칩(11)의 인터포저 기재(21G)에 대한 접합 강도는 약해진다.
그래서, 본 실시예에서는 복수의 반도체 칩(11)을 인터포저 기재(21G)에 미소 기재면 접합한 후, 캐비티부(40B) 내에 접착제(44)를 배열 설치하는 구성으로 했다. 이 접착제(44)는 예를 들어 열경화형의 수지이며, 경화한 후에는 반도체 칩(11)을 보호할 수 있는 강도를 갖는 것이 선정되어 있다. 따라서, 본 실시예에 따른 반도체 장치(10K)에 의하면, 반도체 칩(11)의 방열 효율을 높게 유지하면서, 반도체 칩(11)의 인터포저 기재(21G)에 대한 기계적 강도를 높게 할 수 있다.
도 20에 나타낸 제 12 실시예에 따른 반도체 장치(10L)는 인터포저 기재(21H)에 상면으로부터 복수의 캐비티부(40B)를 형성하고, 그 각 캐비티부(40B)의 저판(底板)부(45)에 관통 구멍(31D)을 형성한 구성으로 되어 있다. 그리고, 저판부(45)의 관통 구멍(31D)이 형성된 에지부에 반도체 칩(11)의 절연막(15)이 미소 기재면 접합함으로써, 인터포저 기재(21H)에 고정되는 구성으로 되어 있다. 또한, 포스트 전극(22A)은 관통 구멍(31D)을 통하여 인터포저 기재(21H)의 하면 측에 연장 돌출되도록 구성되어 있다.
또한, 캐비티부(40C)의 깊이는 반도체 칩(11)의 두께와 대략 동등해지도록 설정되어 있다. 따라서, 반도체 칩(11)이 인터포저 기재(21H)에 접합된 상태에서, 반도체 칩(11)은 인터포저 기재(21H)의 내부에 위치하는 구성으로 된다. 이것에 의해, 반도체 칩(11) 및 절연층(25, 26)이 인터포저 기재(21H)로부터 돌출하는 양을 작게 할 수 있어, 반도체 장치(10L)의 박형화를 도모할 수 있다.
이어서, 본 발명의 제 13 및 제 14 실시예에 대해서 설명한다. 도 21은 제 13 실시예인 반도체 장치(10M)의 단면도이며, 도 22는 제 13 실시예인 반도체 장치(10M)의 사시도이다. 또한, 도 23은 제 14 실시예인 반도체 장치(10N)의 단면도이다.
이 도 21 내지 도 23에 나타낸 반도체 장치(10M, 10N)는 어느 것이나 반도체 칩(11)의 인터포저(20G, 20H)에 대한 접합 강도를 높이기 위해 접합 보조 부재(27)를 설치한 것을 특징으로 하고 있다.
도 21 및 도 22에 나타낸 제 13 실시예에 따른 반도체 장치(10M)는 도 20에 나타낸 제 12 실시예에 따른 반도체 장치(10L)에 접합 보조 부재(27)를 설치한 것이다. 구체적으로는, 캐비티부(40C) 내의 저판부(45)의 상면과, 반도체 칩(11)의 외주측 면의 사이에 접합 보조 부재(27)를 설치한 구성으로 하고 있다. 이 때문에, 도 22에 나타낸 바와 같이, 반도체 장치(10M)를 외관에서 본 경우, 반도체 칩(11)의 외주 위치에 접합 보조 부재(27)가 캐비티부(40C)로부터 노출된 상태로 된다.
또한, 도 23에 나타낸 제 14 실시예에 따른 반도체 장치(10M)는 도 18에 나타낸 제 10 실시예에 따른 반도체 장치(10J)에 접합 보조 부재(27)를 설치한 것이다. 구체적으로는, 캐비티부(40C) 내의 상면부(42)의 상하 양면과, 반도체 칩(11)의 외주측 면 및 배면부(11a) 사이에 접합 보조 부재(27)를 설치한 구성으로 하고 있다. 따라서, 제 13 및 제 14 실시예에 따른 반도체 장치(10M, 10N)에 의해서도, 반도체 칩(11)의 방열 효율을 높게 유지하면서, 반도체 칩(11)과 인터포저 기재 (21G, 21H)의 기계적 강도를 향상시킬 수 있다.
이어서, 본 발명의 제 15 내지 제 17 실시예에 대해서 설명한다. 도 24는 제 15 실시예인 반도체 장치(10P)를 나타낸 단면도이며, 도 25는 반도체 장치(10P)의 사시도이다. 또한, 도 26은 제 16 실시예인 반도체 장치(10Q)를 나타낸 단면도이며, 도 27은 제 17 실시예인 반도체 장치(10R)를 나타낸 단면도이다.
이 도 24 내지 도 27에 나타낸 각 반도체 장치(10P 내지 10R)는 어느 것이나 반도체 칩(11)을 밀봉하도록 인터포저 기재(21G, 21H, 12I)에 밀봉 수지(46A, 46B)를 설치한 것을 특징으로 하고 있다.
도 24에 나타낸 반도체 장치(10P)는 인터포저 기재(21I)에 형성된 캐비티부(40D)에 반도체 칩(11)을 접합한 후, 캐비티부(40D)와 반도체 칩(11)과의 이간 부분에 밀봉 수지(46A)를 배열 설치한 구성으로 하고 있다. 이 밀봉 수지(46A)는 기재로 되는 수지(예를 들어, 에폭시계 수지)에 실리콘을 필러(filler)로서 혼입한 것이다. 또한, 기재로 되는 수지에 고열전도성의 것을 사용하여, 방열성을 향상시키는 것이 바람직하다.
또한, 캐비티부(40D)와 반도체 칩(11)과의 이간 부분에 밀봉 수지(46A)를 도입하는 구체적인 방법으로서는 스크린 인쇄법을 사용할 수 있다. 이 스크린 인쇄법을 실시할 때, 스크린을 사용하지 않고, 직접 반도체 칩(11)이 접합된 인터포저 기재(21I)의 상부에 스퀴지(Squeegee)를 사용하여 스크린 인쇄를 행하는 것이 가능하다. 이 방법을 사용한 경우에는 스크린이 불필요해지기 때문에, 밀봉 수지(46A)를 배열 설치하는 처리의 간단화를 도모할 수 있다.
상기한 바와 같이 하여 캐비티부(40D)와 반도체 칩(11)과의 이간 부분에 밀봉 수지(46A)가 배열 설치됨으로써, 반도체 칩(11)은 인터포저 기재(21I)에 밀봉 수지(46A)에 의해 밀봉된 상태에서 고정된다. 이것에 의해, 반도체 칩(11)의 보호를 확실하게 도모할 수 있는 동시에, 접합 보조 부재(27)(도 21 내지 도 23 참조) 및 접착제(44)(도 19 참조)를 설치하는 것과 동일하게, 인터포저 기재(21I)에 대한 반도체 칩(11)의 부착 강도를 높게 할 수 있다.
또한, 상기와 같이 밀봉 수지(46A)로서, 기재로 되는 수지(예를 들어, 에폭시계 수지)에 실리콘을 필러로서 혼입한 것을 사용하고 있다. 즉, 밀봉 수지(46A)는 인터포저 기재(21I)와 동일 재질의 필러가 혼입된 구성으로 되어 있다. 이것에 의해, 밀봉 수지(46A)와 인터포저 기재(21I)의 열팽창 차를 작게 할 수 있어, 밀봉 수지(46A)를 설치하여도 반도체 장치(10P)에 휘어짐이 발생하는 것을 방지할 수 있다.
도 26 및 도 27에 나타낸 반도체 장치(10Q, 10R)는 몰드법을 이용하여 밀봉 수지(46B)를 형성한 것을 특징으로 하고 있다. 몰드법을 이용하여 밀봉 수지(46B)를 형성하는 경우, 도 24 및 도 25에 나타낸 스크린 인쇄법에 의해 밀봉 수지(46A)를 형성하는 방법과 달리, 형성되는 밀봉 수지(46A)의 형상의 자유도를 높일 수 있다.
즉, 밀봉 수지(46B)는 금형(金型)(도시 생략)을 사용하여 성형되는 것으로 되기 때문에, 금형에 형성되는 캐비티를 적당하게 선정함으로써, 임의의 형상의 밀봉 수지(46B)를 형성하는 것이 가능해진다. 도 26 및 도 27에 나타낸 예에서는 인 터포저 기재(21G, 21H)의 표면에 대하여, 밀봉 수지(46B)를 높이(ΔH)만큼 높아지도록 형성한 것이다.
이와 같이, 인터포저 기재(21G, 21H)에 상관없이 밀봉 수지(46B)를 형성하는 것이 가능해짐으로써, 반도체 장치(10Q, 10R)의 기계적 강도를 임의로 설정하는 것이 가능해진다. 또한, 몰드법을 이용하여 밀봉 수지(46B)를 형성함으로써, 일괄적으로 복수의 밀봉 수지(46B)를 형성하는 것이 가능해져, 제조 효율을 높일 수 있다. 또한, 밀봉 수지(46B)에 인터포저 기재(21G, 21H)와 동일 재질의 필러를 혼입 함으로써, 반도체 장치(10Q, 10R)에 휘어짐이 발생하는 것을 방지하는 구성으로 할 수도 있다.
이어서, 본 발명의 제 18 내지 제 20 실시예에 대해서 설명한다. 도 28은 제 18 실시예인 전자 장치(10S)를 나타낸 단면도이고, 도 29는 제 19 실시예인 전자 장치(10T)를 나타낸 단면도이며, 도 30은 제 20 실시예인 전자 장치(10U)를 나타낸 단면도이다.
상기한 각 실시예에 따른 전자 장치(10A 내지 10R)에서는 인터포저 기재(21A 내지 20I)에 탑재되는 전자 소자로서 반도체 칩(11)을 사용한 예를 나타냈다. 이것에 대하여 제 18 내지 제 20 실시예에서는 전자 소자로서 수동 소자인 칩 부품(50A 내지 50C)을 사용한 것을 특징으로 하고 있다. 이 칩 부품(50A 내지 50C)은 구체적으로는 칩 콘덴서, 칩 저항 등이다.
이 각 칩 부품(50A 내지 50C)은 저항 또는 콘덴서가 웨이퍼 등의 기판 위에 형성된 후, 이 기판을 다이싱(dicing)함으로써 개편화한 것이다. 이 다이싱 시, 다이싱 블레이드의 날끝각이나 날폭을 적당하게 선정하거나, 또한 다이싱 방법으로서 하프 다이싱(half dicing)을 사용함으로써, 각 칩 부품(50A 내지 50C)은 여러 가지의 형상을 갖는 구성으로 되어 있다. 구체적으로는 칩 부품(50A)은 베벨컷 형(bevel cut type)인 것이고, 칩 부품(50B)은 스텝컷 형(step cut type)인 것이며, 칩 부품(50C)은 V자 컷 형인 것이다.
도 28에 나타낸 전자 장치(10S)는 인터포저 기재(21J)에 형성된 관통 구멍(51)에 칩 부품(50A 내지 50C)을 장착한 것이다. 이 칩 부품(50A 내지 50C)과 인터포저 기재(21J)는 상기한 각 실시예와 동일하게 미소 기재면 접합 방법을 이용하여 접합되어 있다. 또한, 포스트 전극(22A)은 칩 부품(50A)으로부터 부품(50C)의 전극(13)에 직접 형성된 구성으로 되어 있다.
따라서, 상기한 각 실시예와 동일하게, 수동 소자인 칩 부품(50A 내지 50C)을 이용하여도 접합에 범프나 언더필 수지를 설치할 필요가 없어져, 부품점수의 삭감을 도모할 수 있다. 또한, 인터포저(20S)는 포스트 전극(22A)에 의해 칩 부품(50A 내지 50C)과 전기적으로 접속되기 때문에, 범프에 의한 접속 구조에 비하여 전극간 피치를 협피치화하는 것이 가능해지고, 따라서 전자 장치(10S)의 고밀도화를 도모할 수 있다.
또한, 칩 부품(50A 내지 50C)과 인터포저 기재(21J)는 미소 기재면 접합에 의해 직접 접촉시킴으로써 일체화되어 있기 때문에, 범프과 언더필 수지를 사용한 접합력보다도 강한 접합력에 의해 칩 부품(50A 내지 50C)과 인터포저 기재(21J)를 접합할 수 있다. 이것에 의해, 전자 장치(10S)의 신뢰성을 높일 수 있다.
도 29에 나타낸 전자 장치(10T)는 인터포저(20T)를 구성하는 인터포저 기재(21K)로서, 실리콘으로 이루어지는 평판 기판을 사용한 것을 특징으로 하고 있다. 또한, 칩 부품(50A 내지 50C)은 그 배면을 인터포저 기재(21K)에 미소 기재면 접합에 의해 직접 접합된 구성으로 하고 있다.
또한, 도 30에 나타낸 전자 장치(10U)는 인터포저(20U)를 구성하는 인터포저 기재(21L)에 캐비티(40E)를 형성하고, 이 캐비티(40E) 내에 칩 부품(50A 내지 50C)을 접합한 것을 특징으로 하는 것이다. 본 실시예에서도, 칩 부품(50A 내지 50C)은 그 배면을 인터포저 기재(21L)에 미소 기재면 접합에 의해 직접 접합된 구성으로 하고 있다. 도 29 및 도 30에 나타낸 전자 장치(10T, 10U)에 의하면, 칩 부품(50A 내지 50C)의 배면 전면이 인터포저 기재(21K, 21L)에 미소 기재면 접합되어 있기 때문에, 접합 강도를 높일 수 있어, 전자 장치(10T, 10U)의 신뢰성을 높일 수 있다.
이어서, 본 발명의 제 21 실시예에 대해서 설명한다. 도 31은 제 21 실시예인 전자 장치(10V)를 나타낸 단면도이며, 도 32는 도 31에서의 A-A선을 따라 취해진 단면도이다.
상기한 각 실시예에 따른 전자체 장치(반도체 장치)(10A 내지 10R)에서는 인터포저(20A 내지 20R)에 탑재되는 전자 소자로서 반도체 칩(11)을 사용한 예를 나타내고, 또한 제 18 내지 제 20 실시예에 따른 전자 장치(10S 내지 10V)에서는 인터포저(20S 내지 20U)에 탑재되는 전자 소자로서 수동 소자인 칩 부품(50A 내지 50C)을 사용한 예를 나타냈다.
이에 대하여 본 실시예에 따른 전자 장치(10V)는 전자 소자로서 광학 디바이스를 사용한 것을 특징으로 하고 있다. 구체적으로는, 본 실시예에서는 광학 디바이스로서 발광 소자(55) 및 수광 소자(56)를 사용하여, 이것을 광도파로에 의해 광학적으로 접속한 구성으로 하고 있다.
전자 장치(10V)는 대략하면 인터포저(20V), 발광 소자(55), 수광 소자(56) 등에 의해 구성되어 있다. 인터포저(20V)는 인터포저 기재(21M)에, 제 1 클래드(clad)층(52), 제 2 클래드층(53), 및 코어층(54)을 적층한 구조로 되어 있다.
인터포저 기재(21M)는 실리콘 기판이며, 제 1 클래드층(52)이 배열 설치되는 측의 면은 평활면(경면)으로 되어 있다. 또한, 이 인터포저 기재(21M)의 소정 위치에는 주지의 박막 형성 기술을 이용하여 배선 패턴(59)이 패턴 형성되어 있다.
제 1 클래드층(52)은 유리 재료로 이루어지고, 그 소정 위치에는 코어층(54)을 형성하기 위한 홈이 소정의 패턴으로 형성되어 있다(도 32 참조). 이 홈 내에는 코어층(54)이 형성된다. 이 코어층(54)이 형성된 제 1 클래드층(52)의 표면에는 제 2 클래드층(53)이 더 형성된다. 이 제 2 클래드층(53)은 제 1 클래드층(52)과 동일한 재료인 유리 재료에 의해 형성되어 있다.
또한, 코어층(54)의 굴절율(n1)은 제 1 클래드층(52) 및 제 2 클래드층(53)의 굴절율(n2)보다도 크게 설정되어 있다(n1>n2). 이 때문에, 코어층(54)에 광이 진행하면, 이 광은 코어층(54) 내에서 전반사를 반복한다. 이것에 의해, 코어층(54)에 진입한 광은 코어층(54) 내를 전송되는 구성으로 된다.
상기 구성으로 된 인터포저(20V)는 소정 위치에 개구부(62, 63)가 형성되어 있다. 개구부(62)는 발광 소자(55)의 배열 설치 위치에 설치되어 있고, 또한 개구부(63)는 수광 소자(56)의 형성 위치에 설치되어 있다. 이 개구부(62, 63)가 형성된 위치에서는 경면으로 된 인터포저 기재(21M)의 표면이 노출된 상태로 되어 있다.
발광 소자(55)는 이 인터포저 기재(21M)에 형성된 개구부(62) 내에 삽입된다. 동일하게, 수광 소자(56)도 인터포저 기재(21M)에 형성된 개구부(63) 내에 삽입된다. 이 때, 발광 소자(55) 및 수광 소자(56)의 인터포저 기재(21M)와 대향하는 면은 평활면(경면)으로 되어 있다.
따라서, 상기한 각 실시예와 동일하게, 진공 환경 하에서 발광 소자(55) 및 수광 소자(56)를 인터포저 기재(21M)에 가압함으로써 평활면끼리는 밀착한다. 따라서, 발광 소자(55) 및 수광 소자(56)와 인터포저 기재(21M)는 접착제 등을 사용하지 않아도 일체화하여 견고하게 접합된 상태로 된다(미소 기재면 접합 방법).
발광 소자(55)는 포토 다이오드이며, 측부에 광을 발사하는 발광부(55A)가 형성되어 있다. 개구부(62)가 형성됨으로써 이 개구부(62)에 노출된 코어층(54)의 도면 중 좌단부는 발광 소자(55)에 형성된 발광부(55A)와 대향하도록 구성되어 있다. 따라서, 발광 소자(55)에 의해 생성된 광은 개구부(62)와 개구부(63) 사이에 위치하는 코어층(54)에 진입한다.
또한, 발광 소자(55)는 도면 중 하면에 전극(55B)이 형성되어 있다. 이 전극(55B)에는 포스트 전극(60)이 세워 설치되어 있고, 그 하단부에는 외부 접속 단자(24)가 형성되어 있다.
한편, 개구부(63)에는 상기와 같이 수광 소자(56)가 배열 설치된다. 수광 소자(56)는 포토 다이오드이며, 본 실시예에서는 수광부(56A)가 도면 중 하면에, 전극(56B)이 도면 중 상면에 형성되어 있다.
개구부(63)의 형상은 수광 소자(56)보다도 크게 형성되어 있고, 수광 소자(56)와 함께 반사 부재(57)가 배열 설치되도록 구성되어 있다. 이 반사 부재(57)는 반사면(57A)을 갖고 있고, 이 반사면(57A)은 개구부(63)에 노출된 코어층(54)의 도면 중 우단부와 대향하도록 구성되어 있다. 또한, 반사면(57A)의 각도는 발광 소자(55)에 의해 발광되어 코어층(54)의 우단부로부터 출사한 광이 수광 소자(56)의 수광부(56A)에 조사되도록 구성되어 있다.
따라서, 인터포저(20V)에 배열 설치된 발광 소자(55)와 수광 소자(56)는 도파로로서 기능하는 제 1 및 제 2 클래드층(52, 53)과 코어층(54)에 의해 광학적으로 접속된 구성으로 되고, 발광 소자(55)와 수광 소자(56) 사이에서 신호의 송신이 가능해진다. 이것에 의해, 전자 장치(10V) 내에서 손실이 없는 정밀도가 높은 신호 송신을 행할 수 있어, 전자 장치(10V)의 신뢰성을 높일 수 있다.
또한, 수광 소자(56)에 형성되어 있는 전극(56B)은 인터포저 기재(21M)에 형성되어 있는 배선 패턴(59)의 도면 중 좌단부와 전기적으로 접속되어 있다. 또한, 각 클래드층(52, 53) 및 코어층(54)의 배선 패턴(59)의 도면 중 우단부와 대향하는 위치에는 관통 전극(61)이 형성되어 있다.
이 관통 전극(61)의 도면 중 상단부는 배선 패턴(59)과 전기적으로 접속되어 있고, 하단부에는 외부 접속 단자(24)가 형성되어 있다. 또한, 발광 소자(55)의 전극(55B)이 형성된 측의 개구부(62) 및 제 2 클래드층(53)의 표면에는 절연층(58)이 형성되어 있고, 인터포저(20V)의 보호가 도모되고 있다.
이와 같이 본 실시예에서도, 발광 소자(55) 및 수광 소자(56)와 인터포저(20V)(인터포저 기재(21M))를 직접 접촉시킴으로써 일체화하고 있기 때문에, 종래 실행되고 있던 범프과 언더필 수지를 사용하여 반도체 칩과 인터포저를 접합하는 구조에 비하여, 강한 접합력에 의해 양자를 접합할 수 있다. 또한, 범프(땜납)나 언더필 수지를 사용하지 않기 때문에, 발광 소자(55) 및 수광 소자(56)와 코어층(54)이 광학적으로 접속되는 부위에 땜납, 플럭스(flux), 수지 등의 불필요한 물질이 침입하여 오염되는 것을 방지할 수 있어, 광신호의 송수신을 확실하게 행할 수 있다. 따라서, 이것에 의해서도 전자 장치(10V)의 신뢰성을 향상시킬 수 있다.

Claims (17)

  1. 전자 소자와,
    상기 전자 소자가 접합되는 인터포저(interposer) 기재와, 상기 전자 소자의 전극과 접속되는 복수의 포스트 전극을 갖는 인터포저를 구비하는 전자 장치에 있어서,
    상기 전자 소자와 상기 인터포저 기재를 직접 접촉시킴으로써 일체화하는 동시에, 상기 포스트 전극을 상기 전자 소자의 전극 위에 직접 형성한 구성으로 한 것을 특징으로 하는 전자 장치.
  2. 전자 소자와,
    상기 전자 소자가 접합되는 인터포저 기재와, 상기 인터포저 기재에 형성된 관통 구멍 내에 배열 설치되어 상기 전자 소자의 전극과 접속되는 복수의 포스트 전극을 갖는 인터포저를 구비하는 전자 장치에 있어서,
    상기 전자 소자의 표면과 상기 인터포저 기재의 표면을 직접 접촉시킴으로써 일체화하는 동시에, 상기 포스트 전극을 상기 전자 소자의 전극 위에 직접 형성한 구성으로 한 것을 특징으로 하는 전자 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 소자의 재질과 상기 인터포저 기재의 재질이 동일한 것을 특징으 로 하는 전자 장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 소자의 재질과 상기 인터포저 기재의 재질이 모두 실리콘인 것을 특징으로 하는 전자 장치.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 소자의 적어도 상기 인터포저 기재와 접합하는 위치에 제 1 절연재층을 형성하는 동시에,
    상기 인터포저 기재의 적어도 상기 전자 소자와 접합하는 위치에 제 2 절연층을 형성한 것을 특징으로 하는 전자 장치.
  6. 제 2 항에 있어서,
    복수의 상기 포스트 전극이 한 개의 상기 관통 구멍 내에 배열 설치되어 있는 것을 특징으로 하는 전자 장치.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 인터포저 기재에 단차부를 형성하고, 상기 전자 소자를 상기 단차(段差)부 내에 상기 전자 소자를 수납하는 구성으로 한 것을 특징으로 하는 전자 장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 인터포저 기재는 복수의 상기 전자 소자가 탑재되어 이루어지는 것을 특징으로 하는 전자 장치.
  9. 제 1 항 또는 제 2 항에 있어서,
    상기 인터포저 기재는 상기 전자 소자의 배면(背面)부와 접합하여 이루어지는 것을 특징으로 하는 전자 장치.
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 소자를 밀봉하는 밀봉 수지를 상기 인터포저 기재에 배열 설치한 것을 특징으로 하는 전자 장치.
  11. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 소자는 반도체 칩인 것을 특징으로 하는 전자 장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 전자 소자는 수동 소자인 것을 특징으로 하는 전자 장치.
  13. 관통 구멍이 형성된 인터포저 기재의 표면과 전자 소자의 표면을 직접 접촉 시킴으로써, 상기 인터포저 기재와 상기 전자 소자를 일체화하는 일체화 공정과,
    상기 일체화 공정의 종료 후, 상기 관통 구멍 내이며, 또한 상기 전자 소자의 전극 위에 포스트 전극을 직접 형성하는 포스트 전극 형성 공정과,
    상기 포스트 전극과 전기적으로 접속되는 재(再)배선층을 형성하는 재배선 형성 공정과,
    상기 재배선 위에 외부 접속 전극을 형성하는 외부 접속 전극 형성 공정을 갖는 것을 특징으로 하는 전자 장치의 제조 방법.
  14. 전자 소자의 전극 위에 포스트 전극을 직접 형성하는 포스트 전극 형성 공정과,
    상기 포스트 전극 형성 공정의 종료 후, 관통 구멍이 형성된 인터포저 기재의 표면과 전자 소자의 표면을 직접 접촉시켜, 상기 인터포저 기재와 상기 전자 소자를 일체화하는 일체화 공정과,
    상기 포스트 전극과 전기적으로 접속되는 재배선층을 형성하는 재배선 형성 공정과,
    상기 재배선 위에 외부 접속 전극을 형성하는 외부 접속 전극 형성 공정을 갖는 것을 특징으로 하는 전자 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 포스트 전극을 유지하는 절연재로 이루어지는 보호층을 상기 전자 소자 에 형성하는 보호층 형성 공정을 갖는 것을 특징으로 하는 전자 장치의 제조 방법.
  16. 전자 소자와,
    상기 전자 소자가 접합되는 인터포저를 구비하는 전자 장치에 있어서,
    상기 전자 소자와 상기 인터포저를 직접 접촉시킴으로써 일체화한 구성으로 한 것을 특징으로 하는 전자 장치.
  17. 제 16 항에 있어서,
    상기 전자 소자는 광 디바이스이며,
    상기 인터포저에는 상기 광 디바이스와 광학적으로 접속되는 광도파로가 설치되어 있는 것을 특징으로 하는 전자 장치.
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