JP2002164369A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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JP2002164369A JP2000361832A JP2000361832A JP2002164369A JP 2002164369 A JP2002164369 A JP 2002164369A JP 2000361832 A JP2000361832 A JP 2000361832A JP 2000361832 A JP2000361832 A JP 2000361832A JP 2002164369 A JP2002164369 A JP 2002164369A
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寿章 岩渕
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  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】熱膨張が大きい基板が収縮した際における半導
体チップと実装基板との間の接続部の応力集中に伴う断
線事故を防止する。 【解決手段】半導体チップ１０の電極１１上に形状記憶
合金から成る円柱状のポスト１２を立設して取付けるよ
うにし、このようなポスト１２を介して実装基板１６の
電極との接続を行なうようにしたものである。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に係り、とくに形状記憶合金から成るポスト
を設けた半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】マザーボード上に実装される半導体装置
の小型化の要請に応えて、例えば図１５に示すようなフ
リップチップ実装による半導体装置が用いられている。
ここで半導体チップ１はインターポーザ基板等の実装基
板２に実装されており、基板２の大きさが半導体チップ
１の大きさよりもやや大きい寸法に構成されている。
【０００３】ここで半導体チップ１の電極３は図１６に
示すように、バンプ４を介して基板１上の電極５に接続
されるようになっている。そしてとくにバンプ４を保護
するために、図１５に示すように封止樹脂６を半導体チ
ップ１と基板２との間に充填するようにしている。
【０００４】
【発明が解決しようとする課題】エレクトロニクス製品
は軽薄短小化の方向に向いつつ、しかも高機能化する傾
向にある。このような変化に対応するために、図１５に
示すようなフリップチップ実装が不可欠になっている。
フリップチップ実装構造には様々なものが提案されてい
る。
【０００５】このようなフリップチップ実装の信頼性に
おいて課題となるのは、基板２に実装後にその信頼性を
如何に確保するかにある。基板２に実装した後に各種の
信頼性試験を行なうが、例えば温度サイクル試験におい
て、その信頼性を決定的にするのは、高温領域と低温領
域とでの基板２と半導体チップ１との間の熱膨張の差異
によって生ずる応力をフリップチップ実装構造の中で緩
和する部位である。
【０００６】図１５に示すように半導体チップ１と基板
２との間に封止樹脂６を充填した構造によると、半導体
チップ１と基板２との間の熱膨張の差によって生ずる応
力が封止樹脂６によって受けられるようになり、このた
めにバンプ４に応力が集中するのが防止される。
【０００７】ところが上述のように半導体チップ１と基
板２との間を封止樹脂６によって固めた実装形態によれ
ば、半導体チップ１に不良が生じた場合には半導体チッ
プ１が実装された実装基板全体を丸ごと廃棄するか、あ
るいは基板２へのダメージを承知の上で、化学的あるい
は機械的な外力を加えて半導体チップ１を無理矢理剥ぎ
取る方法しかなく、不良部品の交換作業を困難にする問
題がある。
【０００８】これに対して半導体チップ１と基板２との
間に封止樹脂６を充填しない場合には、図１６に示すよ
うに、半導体チップ１と基板２との間の熱膨張の差によ
って生ずる応力が総てバンプ４に作用する。すなわち半
田バンプ４自体でその応力緩和を行なうことが必要にな
るが、このような応力に耐えられない場合にはバンプ４
が破壊して断線事故を起すことになる。
【０００９】またウエハレベルのチップサイズパッケー
ジの構造は、ダイシング前の半導体ウエハの状態で電極
上にポストを作製してバンプを製造する構造および製造
方法である。この構造はポストを作製することによっ
て、半導体チップと基板との間の間隔を離し、熱膨張の
差で生ずる変位を小さくし、バンプにかかる応力を低減
するようにしたものである。
【００１０】ところがこのようなチップサイズパッケー
ジにおいて用いられるポストは銅から成り、しかもこの
ような銅のポストが電解メッキによって製造される。こ
こで銅製のポストを構成するメッキを例えば約１００μ
ｍの高さに成長させるためにはかなり長い時間がかか
り、半導体ウエハ面内のメッキのバラツキによってポス
トの高さにバラツキが発生する。また金型を用いてその
ポストを樹脂で覆うようにしているが、金型を用いるた
めに高価な製造プロセスになる。また樹脂の厚さも１０
０μｍ程度であって、ポストと同等の厚さになるため
に、使用する樹脂量も多くなってコスト高になる欠点が
ある。
【００１１】本発明はこのような問題点に鑑みてなされ
たものであって、半導体チップと基板との間の熱膨張の
差によって生ずる応力を効果的に吸収して接続の信頼性
を高めるようにした半導体装置およびその製造方法を提
供することを目的とする。
【００１２】
【課題を解決するための手段】本願の一発明は、半導体
チップの電極上に形状記憶合金から成る柱状のポストを
設けた半導体装置に関するものである。
【００１３】ここでポストがＮｉ−Ｔｉ−Ｃｕ系または
Ｎｉ−Ｔｉ−Ｈｆ系の形状記憶合金から構成されること
が好適である。またポストが形状記憶合金の断面がほぼ
円形のワイヤを所定の長さに切断した円柱状の部材から
形成されてよい。また形状記憶合金はマルテンサイト相
とオーステナイト相との間の相転移温度が半導体チップ
の動作時の最高温度以下であってよく、あるいはマルテ
ンサイト相からオーステナイト相への変態終了温度が２
０℃以下であることが好ましい。また柱状のポストが露
出している部分以外の半導体チップの電極面を樹脂で覆
うようにすることが好ましい。
【００１４】半導体装置に関する別の発明は、電極上に
形状記憶合金から成る柱状のポストを設けた半導体チッ
プを基板上に実装し、前記ポストによって前記半導体チ
ップの電極と前記基板の電極とを接続したことを特徴と
する半導体装置に関するものである。ここで基板がイン
ターポーザ基板であって、フリップチップ実装によるチ
ップサイズパッケージを構成するものであってよい。
【００１５】製造方法に関する主要な発明は、半導体チ
ップの電極と整合する開口部をもったマスク上に形状記
憶合金から成る柱状のポストを分散する工程と、前記マ
スクの開口部にそれぞれ前記ポストを入れる工程と、前
記マスクの開口部にそれぞれ入っているポストを半導体
チップの電極に転写するように移換える工程と、前記ポ
ストを前記半導体チップの電極に接続する工程と、を具
備する半導体装置の製造方法に関するものである。
【００１６】ここで前記移換える工程において反転用基
板を用い、開口部にそれぞれポストが入った前記マスク
を前記反転用基板上に置き、前記ポストと電極とが一致
するように前記マスクの上に半導体チップを載置するよ
うにしてよい。また前記ポストの表面に予め半田メッキ
を施しておき、リフローの際に前記半田メッキが溶融し
て前記ポストの先端部が前記半田チップの電極に半田付
けされるようにしてよい。またポストを半導体チップの
電極に接続した後に前記半導体チップの表面に樹脂を塗
布する工程を具備するようにしてよい。
【００１７】製造方法に関する別の主たる発明は、半導
体ウエハの電極と整合する開口部をもったマスク上に形
状記憶合金から成る柱状のポストを分散する工程と、前
記マスクの開口部にそれぞれ前記ポストを入れる工程
と、前記マスクの開口部にそれぞれ入っているポストを
半導体ウエハの電極に転写するように移換える工程と、
前記ポストを前記半導体ウエハの電極に接続する工程
と、前記半導体ウエハをダイシングして電極に前記ポス
トが設けられた半導体チップに分割する工程と、を具備
する半導体装置の製造方法に関するものである。
【００１８】本願に含まれる発明の好ましい態様は、半
導体チップのバンプの内の一部分が形状記憶合金のポス
トから成り、この形状記憶合金のポストが一部露出する
ようにした半導体装置である。ここでとくに形状記憶合
金の低い縦弾性係数を利用するとともに、マルテンサイ
ト相を利用する場合には、マルテンサイト相とオーステ
ナイト相との間の相転移温度が半導体チップの動作時の
最高温度以下にすることが好ましい。これに対して形状
記憶合金が有する超弾性を利用する場合には、形状記憶
合金のマルテンサイト相からオーステナイト相への変態
終了温度が２０℃以下のものを利用することが好まし
い。またこのような半導体チップにおいて、露出してい
る部分以外を樹脂で覆うようにしてよい。
【００１９】製造方法に関する好ましい態様は、半導体
チップの電極に合わせた開口部をもつメタルマスク上に
円柱状をなししかも外表面が半田メッキされた形状記憶
合金のポストを分散し、このようなポストをメタルマス
クの開口部に挿入し、このポストを半導体チップの電極
に転写するように移換え、リフロー工程によって半導体
チップの電極上に上記の形状記憶合金のポストを接続す
るようにした半導体装置の製造方法である。
【００２０】このような製造方法において、半導体チッ
プに樹脂を塗布して硬化させる工程を付加するようにし
てよい。また上記のような形状記憶合金のポストを設け
る工程を半導体ウエハの状態で行なうようにし、ポスト
を設けた後にダイシングして半導体チップに分割するよ
うにしてよい。
【００２１】半導体装置に係る上記の態様によれば、形
状記憶合金のポストが露出しているために、この露出し
ている部分が自由に変形できるようになり、熱膨張等に
伴って基板が変化した場合において、このような変化に
対応してポストが容易に変形できるために、半導体チッ
プと基板との間の接続の信頼性が向上される。またポス
トの高さ方向の寸法に応じて、半導体チップと基板との
間の間隙を任意の値に設定することができ、これによっ
て接続の信頼性が向上する。
【００２２】またとくに形状記憶合金から成るポストの
変態温度を室温よりも低い値に設定すると、室温の状態
で超弾性特性が得られ、このために大きな歪でも小さい
応力に抑えられるようになり、信頼性がさらに向上す
る。またチップ電極とポストとを接続している部位を樹
脂で保護しているために、さらに信頼性が向上する。
【００２３】形状記憶合金のポストはメッキによって成
長させて形成するものではなく、予めワイヤの切断等の
方法によって別工程で作製したものを用いることができ
るために、ポストの供給が安価に行ない得るようにな
る。またこのようなポストを半導体チップ上に設けるた
めにメタルマスクが用いられるが、このようなメタルマ
スクは繰返して使用できるために、形状記憶合金製のポ
ストの配列工程も安価な製造プロセスによって達成され
る。また半導体チップの表面に樹脂をコートする際に金
型を用いず、スピンコート等の方法によって塗布するこ
とができ、このために製造装置のコストが安価になる。
【００２４】半導体チップの段階ではなくウエハレベル
で一括して形状記憶合金のポストを取付けるようにした
方法によれば、ウエハレベルで一括して製造するために
製造コストがさらに低減される。製造後の検査も、ダイ
シングする前であってポストを立てた後に行なうことが
でき、しかも弾性があるので検査プローブの高さのバラ
ツキを緩衝でき、検査が容易になる利点がある。
【００２５】
【発明の実施の形態】図１は本発明の一実施の形態に係
る半導体装置を示している。ここで用いられる半導体チ
ップ１０はペリフェラルの電極パッドから半導体チップ
１０上で再配線されて３列のエリアアレイになっている
電極１１を有している。そしてこの電極１１上に超弾性
の特性をもった円柱状のポスト１２が設けられている。
ポスト１２は半導体チップ１０の電極１１と半田１３で
接続されており、この接続部分は樹脂１５によって覆わ
れている。樹脂１５はポスト１２の全体を覆っているわ
けではなく、ポスト１２の根元部分のみを覆っており、
ポスト１２の先端側の部分が露出している。そしてポス
ト１２の先端側には基板１６の電極と接続するための半
田ボール１４を取付けている。
【００２６】ここで樹脂１５によって覆われている部分
の半田１３はポスト１２の先端部の半田ボール１４より
も溶融温度が高い半田を用いることが望ましい。ポスト
１２の先端部の半田ボール１４を共晶半田から構成する
場合には、ポスト１２の根元部分を電極１１に接続して
いる半田１３はＰｂ成分が多い高融点の半田であること
が好ましい。Ｐｂフリー半田を使用する場合には、Ｐｂ
フリーの成分中の融点が異なるようにすることが望まし
い。組合わせの一例を挙げれば、ポスト１２の根元側を
接続する半田１３を高融点のＳｎ−Ａｇ系の半田から構
成し、基板１６に対する接続用の半田ボール１４はＳｎ
−Ａｇ−Ｃｕ系、あるいはＢｉを含む半田等を使用する
ことが好ましい。
【００２７】これに対して半導体チップ１０の電極１１
上に設けられるポスト１２はＮｉ−Ｔｉ合金等で超弾性
の特性が得られるものを使用する。なお図１においては
ポスト１２の先端部に半田ボール１４を取付けるように
しているが、半田ボール１４を取付けない半導体装置の
場合、例えばＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａ
ｙ）から成る半導体装置にも適用可能である。また半導
体チップ１０としては電極１１の配置がエリアアレイの
電極を有するものに限られることなく、ペリフェラル電
極であっても構わない。
【００２８】半導体チップ１０の外表面であってとくに
電極１１が設けられている部分を覆っている樹脂１５と
しては、エポキシ系の熱硬化型接着剤やＵＶ硬化型エポ
キシ接着剤等が好適である。このような接着剤中には半
導体チップとの間の熱膨張率を近い値にするためのフィ
ラーを含有させておくことが好ましい。
【００２９】このようなポスト１２を電極１１上に設け
た半導体チップ１０を基板１６に実装し、リフローを行
なうことによって図２に示すようなチップサイズパッケ
ージが得られる。
【００３０】このようなチップサイズパッケージは、室
温領域あるいは低温領域になると、その基板１６の大き
な熱膨張によって基板１６が図３に示すように変形し、
これによって半導体チップ１０と基板１６とを接続して
いるポスト１２に応力が集中する。ところがここではポ
スト１２が超弾性を有しており、ポスト１２が大きく変
形してこれを接合している半田１３、１４の部分に大き
な応力が発生しない。このために半田１３、１４の内部
疲労が発生せず、信頼性が向上する。
【００３１】このような半導体装置において、ポスト１
２は上述の如く超弾性特性を示す形状記憶合金から構成
されている。ここで形状記憶合金は図４に示すように、
温度によって低温側のマルテンサイト相と高温側のオー
ステナイト相の２種類の結晶構造をとり、その境界の温
度領域は２相領域になる。
【００３２】上記の低温側のマルテンサイト相と高温側
のオーステナイト相の間の相転移温度、すなわち図４に
おける２相領域の温度を常温よりも高く設定することに
よって、相転移温度が上記の電子回路装置の使用時、す
なわち半導体チップの動作時の発熱により昇温したとき
の温度程度以上にすることが好ましい。
【００３３】例えば、Ｎｉ−Ｔｉから成る形状記憶合金
としては、マルテンサイト相と２相領域との境界を６５
℃程度に、２相領域とオーステナイト相の境界を８０℃
程度にすることができる。
【００３４】また例えばＮｉ−Ｔｉ−Ｃｕ（４５：４
５：１０）の場合には相転移温度を１００℃程度にする
ことができ、またＮｉ−Ｔｉ−Ｈｆ（３５：３５：３
０）の場合は１５０℃程度にすることができる。
【００３５】上記の形状記憶合金では、弾性率Ｇが温度
によって変化し、マルテンサイト相では小さく、オース
テナイト相では大きく、２相領域では両者の弾性係数を
つなぐように滑らかに変化する領域とすることができ
る。
【００３６】例えばオーステナイト相における縦弾性係
数が８０００ｋｇｆ／ｍｍ2 以下であり、マルテンサイ
ト相における縦弾性係数が１６００ｋｇｆ／ｍｍ2 以下
である。あるいはオーステナイト相における横弾性係数
が２５００ｋｇｆ／ｍｍ2 以下であり、マルテンサイト
相における横弾性係数が５００ｋｇｆ／ｍｍ2 以下であ
ることが好ましい。
【００３７】上記の形状記憶合金を用いたポスト１２を
用いることによって、半導体装置の実装時の応力歪を緩
和することができる。これを図３によってより詳細に説
明する。図中説明を簡略にするために、半導体チップ１
０、実装基板１６、形状記憶合金から成るポスト１２お
よび半田層１３、１４のみを示している。
【００３８】図３に示すように半導体チップ１０を実装
基板１６に実装する工程においては、半田を溶融するた
めに２００〜２５０℃程度に加熱処理する。このときに
半導体チップ１０と実装基板１６との熱膨張率の差によ
って両者の熱膨張が異なっているが、両者を固着するた
めの半田層１３、１４は溶融状態であるので、ポスト１
２の接合部は応力がかからない。
【００３９】上述のようなリフロー工程を経て１８０℃
前後で半田１３、１４が固化する。ポスト１２によって
接合された電子回路装置が冷却されたときに、この半導
体装置が非作動状態では装置の温度が常温、すなわち約
２０℃程度になる。このときに半導体チップ１０よりも
実装基板１６の方が熱膨張率が大きいために、冷却によ
る収縮量も半導体チップ１０よりも実装基板１６の方が
大きくなる。従って半田により固着されたポスト１２の
接合部に応力歪が発生してしまうが、形状記憶合金から
成るポスト１２は常温領域で弾性係数が非常に小さいた
めに、上記の応力歪を緩和できる。
【００４０】またこの半導体装置が動作状態では、装置
の発熱によって加熱昇温し、例えば１００℃程度に昇温
する。温度が上昇すると形状記憶合金の弾性係数が高く
なるが、半導体チップ１０よりも実装基板１６の方が熱
膨張係数が大きいので、実装基板１６の方がより大きく
膨張し、これによって応力歪を緩和させるようになる。
【００４１】このように形状記憶合金から成るポスト１
２を用いることによって、半導体チップ１０と実装基板
１６との間の熱膨張率の差に起因する応力歪を緩和して
接続信頼性を向上することができる。
【００４２】すなわち本実施の形態において形状記憶合
金として、電子回路装置の通常の使用温度範囲において
は、主としてマルテンサイト相とオーステナイト相の間
の相転移温度よりも低温側のマルテンサイト相領域を用
いるものである。また上記の領域を主として用いること
から、通常の形状記憶合金に形状を記憶させるために行
なわれる熱処理は、本実施の形態に用いられる半導体装
置のポスト１２には不要になる。
【００４３】またポスト１２として用いられる形状記憶
合金の主として超弾性特性を利用する場合であって、高
温側のオーステナイト相を利用する場合には、Ｎｉ−Ｔ
ｉ合金から成る形状記憶合金であってマルテンサイト相
からオーステナイト相への変態温度が室温、すなわち約
２０℃以下の形状記憶合金を利用することが好ましい。
このような形状記憶合金は、オーステナイト相における
繰返し変形させるときの回復可能な最大歪量が７％程度
に達する。すなわち約７％以下の歪を与えて除荷すると
元の形状に戻る。しかも弾性係数が低いために容易に変
形する超弾性特性を有する。従ってこのことから、半導
体チップ１０と実装基板１６との間の熱膨張係数の差に
起因する実装基板１６の面方向の歪を形状記憶合金を用
いたポスト１２の超弾性によって吸収することが可能に
なる。とくにここでポスト１２として、非常に細い円柱
状の部材が用いられているために、このようなポスト１
２によって超弾性効果を利用して実装基板１６の面方向
の歪を容易に除去吸収することが可能になる。
【００４４】次に上記実施の形態に係る半導体装置を製
造する製造方法について図５〜図１４を参照しながら説
明する。半導体チップ１０の電極と整合するパターンの
開口部２１を有するメタルマスク２０を用意する。そし
てこのようなメタルマスク２０をポスト配列用基板２２
に密着させ、メタルマスク２０上に超弾性特性をもつ円
柱状のポスト１２を分散させる。なおポスト１２の表面
には予め半田メッキを施しておくことが好ましい。また
メタルマスク２０の開口部２１の直径はポスト１２が丁
度１個のみ入るような大きさにしておく。
【００４５】メタルマスク２０はその厚さがポスト１２
の高さよりもやや小さな寸法に設定される（図５参
照）。そしてメタルマスク２０を振動させながら徐々に
少しずつ持上げてポスト１２を開口部２１に入れる。図
６に示すように総ての開口部２１にポスト１２が入った
ことを確認したならば、メタルマスク２０上の不要なポ
スト１２を総て除去する。
【００４６】この後にメタルマスク２０の上面に図７に
示すように反転用基板２３を密着させて装着する。そし
てこの後にメタルマスク２０とポスト反転用基板２３と
が接合された状態でこれらが上下逆様になるように反転
させる。そしてこの後に図８に示すように上側のポスト
配列用基板２２を除去する。
【００４７】これに対して半導体チップ１０の表面に
は、その電極１１と対応する部分に予めフラックスを塗
布しておく。なお電極１１上のみにフラックスを塗布す
る場合には、フラックス印刷を行なえばよい。半導体チ
ップ１０の電極１１が形成されている電極面の全体にフ
ラックスを塗布する場合には、スピンコートによって行
なうようにしてもよい。
【００４８】このようにしてフラックス２７が塗布され
た半導体チップ１０の電極１１を図９に示すように、マ
スク２０の開口部２１に保持された状態で反転用基板２
３上に支持されているポスト１２とアライメントさせ、
この状態で半導体チップ１０を静かに下降させて図１０
に示すように、その電極１１の部分をポスト１２に接触
させる。なおポスト１２はメタルマスク２０の上面から
突出しているために、フラックス２７がメタルマスク２
０に接触することがない。
【００４９】メタルマスク２０が半導体チップ１０に接
触しないように図１１に示す半導体チップ１０が載置さ
れた反転用基板２３を上下逆様に反転させる。そしてこ
の状態においてリフローを行なう。リフローのための加
熱によってポスト１２の表面に予め塗布されている半田
が溶融し、半田は自重によって流れ落ちて半導体チップ
１０の電極１１とポスト１２の根元部分とを接続する。
しかもこのときにポスト１２の上部が図１２に示すよう
に露出する。
【００５０】この後にさらに上記半田１３を補強すると
ともに半導体チップ１０の表面を保護するために、樹脂
１５の塗布を行なう。ここで樹脂１５は、例えばスピン
コートの方法によって塗布される。これによってＬＧＡ
（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）の半導体装置にな
る。
【００５１】この後に半田ボールの転写、半田ペースト
の印刷を行なうことによって、半田ボール１４を搭載す
ることが可能になり、図１に示すような半導体装置が製
造される。
【００５２】なお以上は半導体チップ１０を用いたチッ
プレベルでの半導体装置の製造方法であるが、このよう
な方法に代えて、半導体ウエハを用いて行なうようにし
てもよい。すなわち半導体ウエハの各チップと対応する
領域の電極にそれぞれ上記のポスト１２を接続し、この
後にダイシングを行なうことによって図１２に示すよう
な半導体装置が得られる。従ってこのようにダイシング
した後に樹脂１５を塗布することによって、図１４ある
いは図１に示すような半導体装置が得られる。
【００５３】ここで半導体チップ１０としてその電極１
１が０．５ｍｍピッチであって３列のエリアアレイの半
導体装置の場合には、電極１１の大きさがФ０．３ｍｍ
になり、ポスト１２の直径はФ０．２５ｍｍになり、ポ
スト１２の高さは０．１ｍｍの値に設定することが好ま
しい。またこのような半導体装置を製造する場合のメタ
ルマスク２０としては、その開口部２１の直径がФ０．
３ｍｍであって、厚さが０．５ｍｍのものを用いること
が好ましい。
【００５４】なおポスト１２を製造するために、従来の
Ｃｕポストのようなメッキでの成長による製造方法を用
いるのではなく、ワイヤの切断によって製造してよい。
すなわち室温レベルで超弾性がある例えばФ０．２５ｍ
ｍのワイヤを０．１ｍｍの等ピッチで切断する。そして
このようなワイヤをダイシング等によってカットするこ
とによって、等ピッチで切断できる。すなわちワイヤを
多数個ダイシングテープ上に細密に置き、多数本をダイ
シングソーで一括でカットすることでポスト１２が提供
される。そしてダイシングテープから剥離した後にポス
ト１２を洗滌後半田メッキを施すことによってポスト１
２が用意される。このようなポスト１２を上述の半導体
装置の製造方法に供することによって、形状記憶合金か
ら成るポスト１２を有する半導体装置が得られる。
【００５５】
【発明の効果】本願の主要な発明は、半導体チップの電
極上に形状記憶合金から成る柱状のポストを設けるよう
にしたものである。
【００５６】従ってこのような半導体装置によれば、熱
膨張が大きい基板が半導体チップに対して変形しても、
ポストが大きく変形するためにポストと半導体チップの
電極あるいはポストと基板の電極を接続している接合部
に応力が集中することがなく、このために接続部におけ
る断線事故の発生が防止され、信頼性の高い半導体装置
が提供される。
【００５７】製造方法に関する主要な発明は、半導体チ
ップの電極と整合する開口部をもったマスク上に形状記
憶合金から成る柱状のポストを分散し、マスクの開口部
にそれぞれポストを入れ、前記マスクの開口部にそれぞ
れ入っているポストを半導体チップの電極に転写するよ
うに移換え、ポストを半導体チップの電極に接続するよ
うにしたものである。
【００５８】従ってこのような半導体装置の製造方法に
よれば、半導体チップの電極上に形状記憶合金から成る
柱状のポストを設けた半導体装置を効率的に製造するこ
とが可能になる。とくに予め用意されたポストをメタル
マスク上に分散させて供給することにより、製造工程に
要する時間が大幅に短縮され、これによって半導体装置
のコストの低減を図ることが可能になる。
【図面の簡単な説明】
【図１】半導体装置の縦断面図である。
【図２】半導体チップを実装基板上に実装したチップサ
イズパッケージの縦断面図である。
【図３】基板が収縮したときのチップサイズパッケージ
の縦断面図である。
【図４】ポストを構成する形状記憶合金の弾性係数を示
すグラフである。
【図５】メタルマスク上にポストを分散させた状態の縦
断面図である。
【図６】メタルマスクのそれぞれの開口部にポストを入
れた状態の縦断面図である。
【図７】反転基板を上に載置した状態の縦断面図であ
る。
【図８】上下を反転させてポスト配列用基板を除去した
状態の縦断面図である。
【図９】半導体チップの装着の途中の動作を示す縦断面
図である。
【図１０】ポスト上に半導体チップを装着した状態の縦
断面図である。
【図１１】半導体チップと反転用基板とを上下反転させ
た状態の縦断面図である。
【図１２】リフローを行なった後の状態の半導体チップ
の縦断面図である。
【図１３】樹脂を供給した状態の半導体チップの縦断面
図である。
【図１４】樹脂を半導体チップの外表面に塗布した状態
の縦断面図である。
【図１５】従来のチップサイズパッケージの縦断面図で
ある。
【図１６】半田バンプの断線を示す半導体装置の要部拡
大断面図である。
【符号の説明】
１‥‥半導体チップ、２‥‥基板、３‥‥電極、４‥‥
バンプ、５‥‥電極、６‥‥封止樹脂、１０‥‥半導体
チップ、１１‥‥電極、１２‥‥ポスト、１３‥‥半
田、１４‥‥半田ボール、１５‥‥樹脂、１６‥‥基
板、２０‥‥マスク、２１‥‥開口部、２２‥‥ポスト
配列用基板、２３‥‥反転用基板、２７‥‥フラックス
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/31 Ｈ０１Ｌ 21/92 ６０３Ｚ ６０４Ａ 23/30 Ｄ

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】半導体チップの電極上に形状記憶合金から
    成る柱状のポストを設けた半導体装置。
  2. 【請求項２】ポストがＮｉ−Ｔｉ−Ｃｕ系またはＮｉ−
    Ｔｉ−Ｈｆ系の形状記憶合金から成ることを特徴とする
    請求項１に記載の半導体装置。
  3. 【請求項３】ポストが形状記憶合金の断面がほぼ円形の
    ワイヤを所定の長さに切断した円柱状の部材から成るこ
    とを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】形状記憶合金はマルテンサイト相とオース
    テナイト相との間の相転移温度が半導体チップの動作時
    の最高温度以上であることを特徴とする請求項１に記載
    の半導体装置。
  5. 【請求項５】形状記憶合金はマルテンサイト相からオー
    ステナイト相への変態終了温度が２０℃以下であること
    を特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】柱状のポストが露出している部分以外の半
    導体チップの電極面が樹脂で覆われていることを特徴と
    する請求項１に記載の半導体装置。
  7. 【請求項７】電極上に形状記憶合金から成る柱状のポス
    トを設けた半導体チップを基板上に実装し、前記ポスト
    によって前記半導体チップの電極と前記基板の電極とを
    接続したことを特徴とする半導体装置。
  8. 【請求項８】基板がインターポーザ基板であって、フリ
    ップチップ実装によるチップサイズパッケージを構成す
    ることを特徴とする請求項７に記載の半導体装置。
  9. 【請求項９】半導体チップの電極と整合する開口部をも
    ったマスク上に形状記憶合金から成る柱状のポストを分
    散する工程と、 前記マスクの開口部にそれぞれ前記ポストを入れる工程
    と、 前記マスクの開口部にそれぞれ入っているポストを半導
    体チップの電極に転写するように移換える工程と、 前記ポストを前記半導体チップの電極に接続する工程
    と、 を具備する半導体装置の製造方法。
  10. 【請求項１０】前記移換える工程において反転用基板を
    用い、開口部にそれぞれポストが入った前記マスクを前
    記反転用基板上に置き、前記ポストと電極とが一致する
    ように前記マスクの上に半導体チップを載置することを
    特徴とする請求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】前記ポストの表面に予め半田メッキを施
    しておき、リフローの際に前記半田メッキが溶融して前
    記ポストの先端部が前記基板の電極に半田付けされるこ
    とを特徴とする請求項９に記載の半導体装置の製造方
    法。
  12. 【請求項１２】ポストを半導体チップの電極に接続した
    後に前記半導体チップの表面に樹脂を塗布する工程を具
    備することを特徴とする請求項９に記載の半導体装置の
    製造方法。
  13. 【請求項１３】半導体ウエハの電極と整合する開口部を
    もったマスク上に形状記憶合金から成る柱状のポストを
    分散する工程と、 前記マスクの開口部にそれぞれ前記ポストを入れる工程
    と、 前記マスクの開口部にそれぞれ入っているポストを半導
    体ウエハの電極に転写するように移換える工程と、 前記ポストを前記半導体ウエハの電極に接続する工程
    と、 前記半導体ウエハをダイシングして電極に前記ポストが
    設けられた半導体チップに分割する工程と、 を具備する半導体装置の製造方法。
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Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142248A (ja) * 2003-11-05 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
JP2006173231A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体素子およびその製造方法
JP2007084404A (ja) * 2005-09-26 2007-04-05 Casio Comput Co Ltd 反応装置
JP2007091499A (ja) * 2005-09-27 2007-04-12 Casio Comput Co Ltd 反応装置
JP2009176924A (ja) * 2008-01-24 2009-08-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
US7847411B2 (en) 2003-11-07 2010-12-07 Shinko Electric Industries Co., Ltd. Electronic device and method of manufacturing the same
JP2015050250A (ja) * 2013-08-30 2015-03-16 富士通株式会社 半導体装置、電子装置、及び半導体装置の製造方法
CN106469610A (zh) * 2012-01-17 2017-03-01 罗姆股份有限公司 芯片电容器及其制造方法
JP2017112393A (ja) * 2012-01-17 2017-06-22 ローム株式会社 チップコンデンサおよびその製造方法
JP2018056599A (ja) * 2011-09-29 2018-04-05 ローム株式会社 チップ抵抗器および抵抗回路網を有する電子機器
CN109309011A (zh) * 2017-07-28 2019-02-05 爱立发株式会社 柱状构件搭载装置以及柱状构件搭载方法
US10224391B2 (en) 2011-09-29 2019-03-05 Rohm Co., Ltd. Chip resistor and electronic equipment having resistance circuit network
CN109637940A (zh) * 2017-10-05 2019-04-16 艾马克科技公司 制造电子装置的方法
JP2019145833A (ja) * 2011-12-28 2019-08-29 ローム株式会社 チップ抵抗器
JP2021184483A (ja) * 2020-05-26 2021-12-02 マクセル株式会社 メタルマスク
WO2023171017A1 (ja) * 2022-03-08 2023-09-14 公立大学法人富山県立大学 ピン接合方法及びピン接合装置

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005142248A (ja) * 2003-11-05 2005-06-02 Casio Comput Co Ltd 半導体装置およびその製造方法
JP4561079B2 (ja) * 2003-11-05 2010-10-13 カシオ計算機株式会社 半導体装置の製造方法
US7847411B2 (en) 2003-11-07 2010-12-07 Shinko Electric Industries Co., Ltd. Electronic device and method of manufacturing the same
JP2006173231A (ja) * 2004-12-14 2006-06-29 Casio Comput Co Ltd 半導体素子およびその製造方法
JP2007084404A (ja) * 2005-09-26 2007-04-05 Casio Comput Co Ltd 反応装置
JP2007091499A (ja) * 2005-09-27 2007-04-12 Casio Comput Co Ltd 反応装置
JP2009176924A (ja) * 2008-01-24 2009-08-06 Fujitsu Ltd 半導体装置の製造方法及び半導体装置の製造装置
JP2020036029A (ja) * 2011-09-29 2020-03-05 ローム株式会社 チップ部品およびチップ部品の製造方法
US10224391B2 (en) 2011-09-29 2019-03-05 Rohm Co., Ltd. Chip resistor and electronic equipment having resistance circuit network
US10833145B2 (en) 2011-09-29 2020-11-10 Rohm Co., Ltd. Chip resistor and electronic equipment having resistance circuit network
JP2018056599A (ja) * 2011-09-29 2018-04-05 ローム株式会社 チップ抵抗器および抵抗回路網を有する電子機器
JP2019145833A (ja) * 2011-12-28 2019-08-29 ローム株式会社 チップ抵抗器
US10777360B2 (en) 2012-01-17 2020-09-15 Rohm Co., Ltd. Chip capacitor and method for manufacturing the same
JP2017112393A (ja) * 2012-01-17 2017-06-22 ローム株式会社 チップコンデンサおよびその製造方法
US10304633B2 (en) 2012-01-17 2019-05-28 Rohm Co., Ltd. Chip capacitor and method for manufacturing the same
CN106469610A (zh) * 2012-01-17 2017-03-01 罗姆股份有限公司 芯片电容器及其制造方法
JP2019145828A (ja) * 2012-01-17 2019-08-29 ローム株式会社 チップコンデンサ
JP2015050250A (ja) * 2013-08-30 2015-03-16 富士通株式会社 半導体装置、電子装置、及び半導体装置の製造方法
KR102150528B1 (ko) * 2017-07-28 2020-09-01 아스리트 에프에이 가부시키가이샤 주상 부재 탑재 장치 및 주상 부재 탑재 방법
KR20190013551A (ko) * 2017-07-28 2019-02-11 아스리트 에프에이 가부시키가이샤 주상 부재 탑재 장치 및 주상 부재 탑재 방법
CN109309011A (zh) * 2017-07-28 2019-02-05 爱立发株式会社 柱状构件搭载装置以及柱状构件搭载方法
CN109309011B (zh) * 2017-07-28 2022-04-08 爱立发株式会社 柱状构件搭载装置以及柱状构件搭载方法
CN109637940A (zh) * 2017-10-05 2019-04-16 艾马克科技公司 制造电子装置的方法
JP2021184483A (ja) * 2020-05-26 2021-12-02 マクセル株式会社 メタルマスク
JP7175354B2 (ja) 2020-05-26 2022-11-18 マクセル株式会社 メタルマスク
JP7564926B2 (ja) 2020-05-26 2024-10-09 マクセル株式会社 メタルマスク
WO2023171017A1 (ja) * 2022-03-08 2023-09-14 公立大学法人富山県立大学 ピン接合方法及びピン接合装置

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