JPWO2018198490A1 - 光電子集積回路及びコンピューティング装置 - Google Patents

光電子集積回路及びコンピューティング装置 Download PDF

Info

Publication number
JPWO2018198490A1
JPWO2018198490A1 JP2019515111A JP2019515111A JPWO2018198490A1 JP WO2018198490 A1 JPWO2018198490 A1 JP WO2018198490A1 JP 2019515111 A JP2019515111 A JP 2019515111A JP 2019515111 A JP2019515111 A JP 2019515111A JP WO2018198490 A1 JPWO2018198490 A1 JP WO2018198490A1
Authority
JP
Japan
Prior art keywords
semiconductor chip
conductive path
insulating layer
circuit board
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2019515111A
Other languages
English (en)
Other versions
JP7145515B2 (ja
Inventor
建 天野
建 天野
暁博 乗木
暁博 乗木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Institute of Advanced Industrial Science and Technology AIST
Photonics Electronics Technology Research Association
Original Assignee
National Institute of Advanced Industrial Science and Technology AIST
Photonics Electronics Technology Research Association
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Institute of Advanced Industrial Science and Technology AIST, Photonics Electronics Technology Research Association filed Critical National Institute of Advanced Industrial Science and Technology AIST
Publication of JPWO2018198490A1 publication Critical patent/JPWO2018198490A1/ja
Application granted granted Critical
Publication of JP7145515B2 publication Critical patent/JP7145515B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/02—Details
    • H01L31/0232—Optical elements or arrangements associated with the device
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/13—Integrated optical circuits characterised by the manufacturing method
    • G02B6/136—Integrated optical circuits characterised by the manufacturing method by etching
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4274—Electrical aspects
    • G02B6/428—Electrical aspects containing printed circuit boards [PCB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0239—Combinations of electrical or optical elements
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4204—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms
    • G02B6/4214—Packages, e.g. shape, construction, internal or external details the coupling comprising intermediate optical elements, e.g. lenses, holograms the intermediate optical element having redirecting reflective means, e.g. mirrors, prisms for deflecting the radiation from horizontal to down- or upward direction toward a device
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/4201—Packages, e.g. shape, construction, internal or external details
    • G02B6/4219—Mechanical fixtures for holding or positioning the elements relative to each other in the couplings; Alignment methods for the elements, e.g. measuring or observing methods especially used therefor
    • G02B6/4228—Passive alignment, i.e. without a detection of the degree of coupling or the position of the elements
    • G02B6/423—Passive alignment, i.e. without a detection of the degree of coupling or the position of the elements using guiding surfaces for the alignment
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/42—Coupling light guides with opto-electronic elements
    • G02B6/43—Arrangements comprising a plurality of opto-electronic elements and associated optical interconnections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10121—Optical component, e.g. opto-electronic component

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electromagnetism (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Optical Integrated Circuits (AREA)
  • Optical Couplings Of Light Guides (AREA)
  • Semiconductor Lasers (AREA)

Abstract

回路基板（１００）は、第１面（１０２）を有している。半導体チップ（２００）（第１半導体チップ）は、回路基板（１００）の第１面（１０２）側にある。絶縁層（３００）は、回路基板（１００）の第１面（１０２）及び半導体チップ（２００）を覆っている。導電性経路（３１０）（第１導電性経路）は、半導体チップ（２００）に電気的に接続しており、絶縁層（３００）内で延伸している。導波路（３２０）は、半導体チップ（２００）に光学的に結合しており、絶縁層（３００）内で延伸している。

Description

本発明は、光電子集積回路及びコンピューティング装置に関する。
近年、広帯域通信の要請から、コンピューティング装置（例えば、サーバ）に利用するための光電子集積回路に関する研究及び開発が進められており、特に、シリコンフォトニクスが注目されている。シリコンフォトニクスにおいては、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）技術を用いてシリコン基板上に光学素子（例えば、レーザダイオード（ＬＤ）、フォトダイオード（ＰＤ）、変調器又は導波路）が形成され、回路基板上にこのシリコン基板が搭載される。
特許文献１には、光電子集積回路の一例が記載されている。この例における光電子集積回路は、回路基板、ポリマー導波路及びシリコンフォトニクスチップを有している。ポリマー導波路は、回路基板上に配置されている。シリコンフォトニクスチップは、ポリマー導波路上に搭載され、ポリマー導波路と光学的に結合している。シリコンフォトニクスチップは、ポリマー導波路を貫通するビアを介して回路基板と電気的に接続している。
特許文献２には、光電子集積回路の一例が記載されている。この例における光電子集積回路は、回路基板、平面光波回路（ＰＬＣ）及び送信（ＴＸ）チップを有している。ＰＬＣは、回路基板上に搭載されている。ＴＸチップは、ＰＬＣ上に搭載されている。ＴＸチップは、ＰＬＣを貫通するＴＳＶ（Ｔｈｒｏｕｇｈ−Ｓｉｌｉｃｏｎ Ｖｉａ）を介して回路基板に電気的に接続している。
特開２０１６−９１５１号公報 国際公開第２０１３／１０１１８４号
本発明者は、光電子集積回路について、光学的に互いに結合する素子同士を位置合わせする方法を検討した。素子間で光信号をやり取りするためには、素子を正確に位置合わせする必要がある。特にシングルモードの光信号をやり取りする場合には、より正確な位置合わせが要求される。
本発明の一の目的は、光学的に互いに結合した素子同士を高い精度で位置合わせすることにある。本発明のさらなる目的は、実施形態の以下の開示から明らかになるであろう。
本発明の一態様によれば、以下の光電子集積回路が提供される。
以下を備える光電子集積回路：
第１面を有する回路基板；
前記回路基板の前記第１面側の第１半導体チップ；
前記回路基板の前記第１面及び前記第１半導体チップを覆う絶縁層；
前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路。
本発明の他の態様によれば、以下の光電子集積回路が提供される。
以下を備える光電子集積回路：
第１半導体チップ；
前記第１半導体チップを覆う絶縁層；
前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路、
ここで、前記第１導電性経路は、前記絶縁層の厚さに対して横方向に延びる部分を含む。
本発明のさらに他の態様によれば、以下のコンピューティング装置が提供される。
以下を備えるコンピューティング装置：
主面を有するシステムボード；及び
前記システムボードの前記主面上の光電子集積回路、
ここで、前記光電子集積回路は、以下を含む：
第１面と、前記第１面の反対側の第２面と、を有し、前記第２面が前記システムボードの前記主面と対向するように前記システムボード上に搭載された回路基板；
前記回路基板の前記第１面側の第１半導体チップ；
前記回路基板の前記第１面及び前記第１半導体チップを覆う絶縁層；
前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路。
本発明の上述した一態様によれば、光学的に互いに結合した素子同士を高い精度で位置合わせすることができる。
上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
実施形態１に係る光電子集積回路を示す平面図である。 図１のＡ−Ａ´断面図である。 図１のＢ−Ｂ´断面図である。 図２に示した領域α及び領域βにおける平面レイアウトの一例を説明するための図である。 図２に示した領域γの詳細の第１例を示す図である。 図２に示した領域γの詳細の第２例を示す図である。 図２に示した領域γの詳細の第３例を示す図である。 図２に示した領域γの詳細の第４例を示す図である。 図２に示した領域γの詳細の第５例を示す図である。 図２に示した領域γの詳細の第６例を示す図である。 図２に示した領域γの詳細の第７例を示す図である。 図２に示した領域γの詳細の第８例を示す図である。 図１に示した導波路の詳細の一例を説明するための図である。 図１３に示した複数の導波路のうちの一の導波路の詳細の一例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第２例を説明するための図である。 図２の第１の変形例を示す図である。 図２の第２の変形例を示す図である。 実施形態２に係る光電子集積回路を示す断面図である。 図２４に示した半導体チップの機能の詳細の一例を説明するための図である。 図２４の変形例を示す図である。 実施形態３に係る光電子集積回路を示す断面図である。 図２７に示した半導体チップの詳細の一例を説明するための図である。 図２７及び図２８に示した例に係る絶縁層の機能の一例を説明するための図である。 図２７の変形例を示す図である。 実施形態４に係る光電子集積回路を示す断面図である。 実施形態５に係る光電子集積回路の要部を示す平面図である。 図３２のＡ−Ａ´断面図である。 実施形態６に係るコンピューティング装置を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
なお、実施形態において、光電子集積回路１０によって伝搬される光のモードは、シングルモードである。
（実施形態１）
図１は、実施形態１に係る光電子集積回路１０を示す平面図である。図２は、図１のＡ−Ａ´断面図である。図３は、図１のＢ−Ｂ´断面図である。
図２を用いて、光電子集積回路１０の概要について説明する。光電子集積回路１０は、回路基板１００、半導体チップ２００、絶縁層３００、導電性経路３１０及び導波路３２０を備えている。回路基板１００は、第１面１０２を有している。半導体チップ２００（第１半導体チップ）は、回路基板１００の第１面１０２側にあり、特に図２に示す例では回路基板１００の第１面１０２に埋め込まれている。絶縁層３００は、回路基板１００の第１面１０２及び半導体チップ２００を覆っている。導電性経路３１０（第１導電性経路）は、半導体チップ２００に電気的に接続しており、絶縁層３００内で延伸している。導波路３２０は、半導体チップ２００に光学的に結合しており、絶縁層３００内で延伸している。
上述した構成によれば、光学的に互いに結合した素子同士、特に半導体チップ２００と導波路３２０を高い精度で位置合わせすることができる。具体的には、上述した構成においては、回路基板１００及び半導体チップ２００は、絶縁層３００によって覆われている。したがって、回路基板１００及び半導体チップ２００は、絶縁層３００を介して互いに一体となっている。さらに、導波路３２０は、絶縁層３００内、すなわち、ＬＳＩ技術を用いて形成される絶縁層内にある。したがって、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）技術、具体的にはリソグラフィを用いて導波路３２０を形成することができる。したがって、半導体チップ２００と導波路３２０を高い精度で位置合わせすることができる。
次に、図１を用いて、光電子集積回路１０の平面レイアウトの詳細の一例について説明する。
図１に示す例において、光電子集積回路１０は、回路基板１００、２つの半導体チップ２００、絶縁層３００、２つの導波路３２０、半導体チップ４００、複数の半導体チップ４１０、２つの光コネクタ５００及び２つの光ファイバ５１０を備えている。
回路基板１００の形状は、実質的に矩形である。回路基板１００は、第１辺１００ａ、第２辺１００ｂ、第３辺１００ｃ及び第４辺１００ｄを有している。第１辺１００ａは、Ｘ方向に沿って延伸している。第２辺１００ｂは、第１辺１００ａの反対側にあってＸ方向に沿って延伸している。第３辺１００ｃは、第１辺１００ａと第２辺１００ｂの間にあってＹ方向に沿って延伸している。第４辺１００ｄは、第１辺１００ａと第２辺１００ｂの間かつ第３辺４００ｃの反対側にあってＹ方向に沿って延伸している。
絶縁層３００は、回路基板１００と重なっている。各半導体チップ２００は、絶縁層３００によって覆われており、各導波路３２０は、絶縁層３００内で延伸しており、半導体チップ４００及び各半導体チップ４１０は、絶縁層３００と重なっている。
半導体チップ４００は、回路基板１００の実質的に中央に位置している。半導体チップ４００の形状は、回路基板１００の形状と同様にして、実質的に矩形である。半導体チップ４００は、第１辺４００ａ、第２辺４００ｂ、第３辺４００ｃ及び第４辺４００ｄを有している。第１辺４００ａは、Ｘ方向に沿って延伸している。第２辺４００ｂは、第１辺４００ａの反対側にあってＸ方向に沿って延伸している。第３辺４００ｃは、第１辺４００ａと第２辺４００ｂの間にあってＹ方向に沿って延伸している。第４辺４００ｄは、第１辺４００ａと第２辺４００ｂの間かつ第３辺４００ｃの反対側にあってＹ方向に沿って延伸している。
複数の半導体チップ４１０のうちの一部の半導体チップ４１０は、半導体チップ４００の第１辺４００ａに沿って並んでおり、複数の半導体チップ４１０のうちの他の一部の半導体チップ４１０は、半導体チップ４００の第２辺４００ｂに沿って並んでいる。
２つの半導体チップ２００のうちの一方は、半導体チップ４００の第３辺４００ｃを跨いで半導体チップ４００の内側から外側に亘って広がっている。２つの半導体チップ２００のうちのもう一方は、半導体チップ４００の第４辺４００ｄを跨いで半導体チップ４００の内側から外側に亘って広がっている。
２つの導波路３２０のうちの一方は、半導体チップ４００の第３辺４００ｃ側の半導体チップ２００から回路基板１００の第３辺１００ｃに向かって延伸しており、半導体チップ４００の第３辺４００ｃ側の半導体チップ２００を光コネクタ５００及び光ファイバ５１０に光学的に結合している。２つの導波路３２０のうちのもう一方は、半導体チップ４００の第４辺４００ｄ側の半導体チップ２００から回路基板１００の第４辺４００ｄに向かって延伸しており、半導体チップ４００の第４辺４００ｄ側の半導体チップ２００を光コネクタ５００及び光ファイバ５１０に光学的に結合している。
次に、図２を用いて、光電子集積回路１０の断面の詳細について説明する。
回路基板１００は、ＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）である。回路基板１００は、第１面１０２及び第２面１０４を有している。第２面１０４は、第１面１０２の反対側にある。回路基板１００は、第１面１０２側に複数の電極１０６を有している。回路基板１００は、第２面１０４側に複数のバンプ１０８を有している。特に図２に示す例において、回路基板１００は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）であり、複数のバンプ１０８は、格子状に配置されている。
半導体チップ２００は、光集積回路（ＰＩＣ）、より具体的にはシリコンフォトニクスチップである。半導体チップ２００は、第１面２０２及び第２面２０４を有している。第２面２０４は、第１面２０２の反対側にある。半導体チップ２００は、第１面２０２側に複数の電極２０６を有している。半導体チップ２００は、第１面２０２が回路基板１００の第１面１０２から露出するように回路基板１００の第１面１０２に埋め込まれている。特に図２に示す例では、半導体チップ２００の第１面２０２は、回路基板１００の第１面１０２と実質的に面一になっている。一例において、半導体チップ２００は、シリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板から形成されている。半導体チップ２００の第１面２０２上には、ＬＳＩ技術を用いて光学素子（例えば、レーザダイオード（ＬＤ）、フォトダイオード（ＰＤ）、変調器及び導波路）が形成されている。
絶縁層３００は、２つの層、すなわち、層３００ａ及び層３００ｂを有している。層３００ａ及び層３００ｂは、電気的絶縁性を有しているとともに、導波路３２０よりも高い屈折率を有している。したがって、層３００ａ及び層３００ｂは、導電性経路３１０を含む電気配線層として機能するとともに、導波路３２０（つまり、コア）のクラッドとして機能している。一例において、層３００ａ及び層３００ｂは、シリコーン樹脂からなっている。他の例において、層３００ａ及び層３００ｂは、エポキシ樹脂又はフッ素樹脂からなっていてもよい。
導電性経路３１０は、３次元構造を有しており、具体的には、絶縁層３００の厚さに沿った方向に延びる部分（つまり、ビアとして機能している部分）及び絶縁層３００の厚さに対して横方向に延びる部分を含んでいる。したがって、導電性経路３１０の一端と導電性経路３１０の他端とを絶縁層３００の厚さに対して横方向に互いにずらすことができ、これによって、導電性経路３１０による電気的接続構造の自由度を高くすることができる。一例において、導電性経路３１０は、金属、より具体的には銅からなっている。
導波路３２０は、半導体チップ２００を光コネクタ５００に光学的に結合している。したがって、半導体チップ２００からの光は、導波路３２０を介して光コネクタ５００（光ファイバ５１０）に送られ、光コネクタ５００（光ファイバ５１０）からの光は、導波路３２０を介して半導体チップ２００に送られる。導波路３２０は、ポリマー導波路であり、層３００ａ及び層３００ｂによって導波路３２０内に光が閉じ込められている。
半導体チップ４００は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）又はＧＰＵ（Ｇｒａｐｈｉｃｓ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）である。半導体チップ４００は、第１面４０２及び第２面４０４を有している。第２面４０４は、第１面４０２の反対側にある。半導体チップ４００は、第１面４０２上に複数のバンプ４０６を有している。半導体チップ４００は、第１面４０２が回路基板１００の第１面１０２に対向するように絶縁層３００上に搭載されている。半導体チップ４００は、絶縁層３００上にフリップチップ実装されており、半導体チップ４００の複数のバンプ４０６のそれぞれは、絶縁層３００上の複数の電極３０２のそれぞれに接続している。
半導体チップ４００（第２半導体チップ）は、導電性経路３１０を介して回路基板１００と電気的に接続している。導電性経路３１０の一端は、回路基板１００の電極１０６に接続しており、導電性経路３１０の他端は、半導体チップ４００のバンプ４０６に接続した電極３０２に接続している。
半導体チップ４００は、導電性経路３１０を介して半導体チップ２００と電気的に接続している。導電性経路３１０の一端は、半導体チップ２００の電極２０６に接続しており、導電性経路３１０の他端は、半導体チップ４００のバンプ４０６に接続した電極３０２に接続している。
次に、図３を用いて、光電子集積回路１０の断面の詳細について説明する。
半導体チップ４１０は、メモリチップ、より具体的にはＨＢＭ（Ｈｉｇｈ Ｂａｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）であり、積層された複数のダイを含んでいる。半導体チップ４１０は、第１面４１２及び第２面４１４を有している。第２面４１４は、第１面４１２の反対側にある。半導体チップ４１０は、第１面４１２上に複数のバンプ４１６を有している。半導体チップ４１０は、第１面４１２が回路基板１００の第１面１０２に対向するように絶縁層３００上に搭載されている。半導体チップ４１０は、絶縁層３００上にフリップチップ実装されており、半導体チップ４１０の複数のバンプ４１６のそれぞれは、絶縁層３００上の複数の電極３０２のそれぞれに接続している。
半導体チップ４１０は、導電性経路３３０を介して半導体チップ４００に電気的に接続している。導電性経路３３０は、導電性経路３１０と同様にして、絶縁層３００内で延伸している。導電性経路３３０の一端は、半導体チップ４００に接続した電極３０２に接続しており、導電性経路３３０の他端は、半導体チップ４１０に接続した電極３０２に接続している。
図４は、図２に示した領域α及び領域βにおける平面レイアウトの一例を説明するための図である。
回路基板１００の複数の電極１０６は、Ｘ方向にピッチｐ１及びＹ方向にピッチｐ１で格子状に配置されており、半導体チップ２００の複数の電極２０６は、Ｘ方向にピッチｐ２及びＹ方向にピッチｐ２で格子状に配置されており、絶縁層３００の複数の電極３０２は、Ｘ方向にピッチｐ３及びＹ方向にピッチｐ３で格子状に配置されている。
図２及び図４に示す例では、複数の電極１０６及び複数の電極２０６のピッチを導電性経路３１０によって複数の電極３０２のピッチに変換している。具体的には、導電性経路３１０は、絶縁層３００の厚さに対して横方向に延びる部分を含んでいる。したがって、導電性経路３１０の一端（電極１０６又は電極２０６）と導電性経路３１０の他端（電極３０２）を絶縁層３００の厚さに対して横方向に互いにずらすことができる。したがって、複数の電極１０６及び複数の電極２０６のピッチを複数の電極３０２のピッチに変換することができる。
特に図２及び図４に示す例では、回路基板１００から半導体チップ２００にかけての各電極（電極１０６及び電極２０６）のばらばらのピッチを複数の電極３０２のピッチｐ３に統一することができる。特に、複数の電極１０６のピッチｐ１は、ピッチｐ１よりも短いピッチ、すなわち、複数の電極３０２のピッチｐ３（ｐ３＜ｐ１）に変換することができる。
さらに、図２及び図４に示す例では、複数の電極２０６に最隣接する電極１０６と複数の電極１０６に最隣接する電極２０６の間のＸ方向における距離Δ（ピッチ）を複数の電極３０２のピッチｐ３、つまり距離Δよりも短いピッチ（ｐ３＜Δ）に変換することができる。具体的には、複数の導電性経路３１０のうちの一の導電性経路３１０（第１導電性経路）の一端及び他端は、それぞれ、電極２０６及び電極３０２に接続しており、複数の導波路３２０のうちの他の導波路３２０（第２導電性経路）の一端及び他端は、それぞれ、電極１０６及び電極３０２に接続しており、第１導電性経路の他端と第２導電性経路の他端の間の距離（つまり、ピッチｐ３）は、第１導電性経路の一端と第２導電性経路の一端の間の距離（つまり、距離Δ）よりも短くなっている。
図５は、図２に示した領域γの詳細の第１例を示す図である。この例において、半導体チップ２００は、導波路２１０を有しており、絶縁層３００は、導波路３２０を有している。
導波路２１０は、コア層２１２、クラッド層２１４及びクラッド層２１６を有している。コア層２１２は、クラッド層２１４とクラッド層２１６の間にある。一例において、コア層２１２は、ＳｉＯＮ層であり、クラッド層２１４及びクラッド層２１６は、ＳｉＯ２層である。
導波路３２０は、第１経路３２２及び第２経路３２４を有している。第１経路３２２は、絶縁層３００の厚さに対して横方向に延びており、第２経路３２４は、絶縁層３００の厚さに沿った方向に延びている。
導波路２１０と導波路３２０は、ミラー２１８及びミラー３２６によって光学的に互いに結合している。図５に示す例において、ミラー２１８は、平坦ミラーであり、導波路２１０の端部に設けられており、ミラー３２６は、平坦ミラーであり、第１経路３２２の端部に設けられている。導波路２１０内を伝搬する光は、ミラー２１８によって反射され、第２経路３２４内を伝搬してミラー３２６によって反射され、第１経路３２２に送られる。第１経路３２２内を伝搬する光は、ミラー３２６によって反射され、第２経路３２４内を伝搬してミラー２１８によって反射され、導波路２１０に送られる。
図６は、図２に示した領域γの詳細の第２例を示す図である。図６に示すように、ミラー３２６は、集光効果のある湾曲ミラーであってもよい。
図７は、図２に示した領域γの詳細の第３例を示す図である。図７に示すように、ミラー２１８及びミラー３２６の双方が集光効果のある湾曲ミラーであってもよい。
図８は、図２に示した領域γの詳細の第４例を示す図である。図８に示すように、第２経路３２４（例えば、図５）は設けられていなくてもよい。この例において、導波路２１０内を伝搬する光は、ミラー２１８によって反射され、層３００ａ内を伝搬して導波路３２０（第１経路３２２）に送られ、導波路３２０（第１経路３２２）内を伝搬する光は、ミラー３２６によって反射され、層３００ａ内を伝搬して導波路２１０に送られる。
図９は、図２に示した領域γの詳細の第５例を示す図である。図９に示すように、導波路２１０のコア層２１２と導波路３２０（第１経路３２２）を互いに近接させてもよい。特に図９に示す例では、層３００ａが導波路２１０を覆っており、層３００ａの厚さは薄くなっている。したがって、導波路２１０のコア層２１２と導波路３２０（第１経路３２２）を互いに近接させることができる。この例においては、コア層２１２の端部から出射された光が導波路３２０（第１経路３２２）の端部に入射することができ、導波路３２０（第１経路３２２）の端部から出射された光はコア層２１２の端部に入射することができる。
図１０は、図２に示した領域γの詳細の第６例を示す図である。図１０に示すように、層３００ｂは、導波路２１０を覆わなくてもよい。この例においては、コア層２１２の端部と導波路３２０（第１経路３２２）の端部の間に層３００ｂが位置していない。したがって、導波路２１０のコア層２１２と導波路３２０（第１経路３２２）を互いにさらに近接させることができる。
図１１は、図２に示した領域γの詳細の第７例を示す図である。図１１に示す例は、導波路２１０のコア層２１２の一部と導波路３２０（第１経路３２２）の一部が互いに重なっている点を除いて、図９に示した例と同様である。
図１２は、図２に示した領域γの詳細の第８例を示す図である。図１２に示す例は、導波路２１０のコア層２１２の一部と導波路３２０（第１経路３２２）の一部が互いに重なっている点を除いて、図１０に示した例と同様である。
図１３は、図１に示した導波路３２０の詳細の一例を説明するための図である。この例において、半導体チップ２００は、複数の導波路３２０によって光コネクタ５００に光学的に結合されている。さらに、隣り合う導波路３２０間の距離は、半導体チップ２００から光コネクタ５００に向かうにつれて広がっている。つまり、半導体チップ２００側と光コネクタ５００側との間で複数の導波路３２０のピッチが変換されている。
図１４は、図１３に示した複数の導波路３２０のうちの一の導波路３２０の詳細の一例を説明するための図である。この例において、導波路３２０の幅は、半導体チップ２００から光コネクタ５００に向かうにつれて広がっている。したがって、導波路３２０内を伝搬するビーム径を変換することができる。
図１５から図２０までの各図は、図１から図３に示した光電子集積回路１０の製造方法の第１例を説明するための図である。この例において、光電子集積回路１０は、以下のようにして製造される。
まず、図１５に示すように、回路基板１００を準備する。回路基板１００は、第１面１０２側に凹部を有している。次いで、回路基板１００の凹部内に未硬化のモールド材を塗布する。
次いで、図１６に示すように、回路基板１００の凹部内に半導体チップ２００を埋め込む。凹部内に塗布されたモールド材を硬化させることによって、半導体チップ２００を回路基板１００に固定する。この方法においては、回路基板１００の凹部によって半導体チップ２００を位置合わせすることができ、さらに、モールド材によって半導体チップ２００を回路基板１００に接合させることができる。したがって、半導体チップ２００を高い精度で位置合わせすることができる。
次いで、図１７に示すように、回路基板１００の第１面１０２上及び半導体チップ２００上に層３００ａを形成する。次いで、層３００ａに、導電性経路３１０（図１８を用いて後述）を埋め込むためのスルーホール及び導波路３２０の一部（図１９を用いて後述）を埋め込むためのスルーホールを形成する。スルーホールは、ＬＳＩ技術、具体的にはリソグラフィを用いて形成される。したがって、スルーホールを高い精度で位置合わせすることができる。
次いで、図１８に示すように、スルーホールに導電性経路３１０を埋め込む。
次いで、図１９に示すように、導波路３２０を形成する。この例においては、例えば図５を用いて説明したように導波路３２０の一部がスルーホールに埋め込まれている。ただし、図８を用いて説明したように導波路３２０を埋め込むためのスルーホールを設けなくてもよい。
次いで、図２０に示すように、層３００ａ上、導電性経路３１０上及び導波路３２０上に層３００ｂを形成する。次いで、層３００ｂに導電性経路３１０（例えば、図２）を埋め込むためのスルーホールを形成する。スルーホールは、ＬＳＩ技術、具体的にはリソグラフィを用いて形成される。したがって、スルーホールを高い精度で位置合わせすることができる。
次いで、スルーホールに導電性経路３１０を埋め込む。さらに、バンプ１０８、半導体チップ４００、光コネクタ５００及び光ファイバ５１０を設ける。
このようにして、図１から図３に示した光電子集積回路１０が製造される。
図２１は、図１から図３に示した光電子集積回路１０の製造方法の第２例を説明するための図である。この例において、光電子集積回路１０は、以下のようにして製造される。
図２１に示すように、回路基板１００及び半導体チップ２００を支持基板Ｂ（例えば、ガラス基板）上に搭載する。回路基板１００の第２面１０４には、半導体チップ２００の第２面２０４に通じる開口が形成されている。この例においては、この開口から未硬化のモールド材を注入し、その後、モールド材を硬化させ、支持基板Ｂを回路基板１００及び半導体チップ２００から剥離する。この方法においても、回路基板１００の凹部によって半導体チップ２００を位置合わせすることができ、さらに、モールド材によって半導体チップ２００を回路基板１００に接合させることができる。したがって、半導体チップ２００を高い精度で位置合わせすることができる。
その後の工程は、図１７から図２０を用いて説明した例の工程と同様である。
図２２は、図２の第１の変形例を示す図である。この例において、半導体チップ２００に電気的に接続した導電性経路３１０は、絶縁層３００に対して横方向に延びる部分を含んでおらず、層３００ａ及び層３００ｂの双方を貫通するビアのみからなっている。この例においては、半導体チップ２００に電気的に接続した導電性経路３１０を形成するためのリソグラフィの回数を層３００ａ及び層３００ｂを形成した後の１回にのみに抑えることができ、したがって、光電子集積回路１０の製造プロセスを簡易にすることができる。
図２３は、図２の第２の変形例を示す図である。この例において、半導体チップ２００は、回路基板１００の第１面１０２に埋め込まれておらず、回路基板１００の第１面１０２上に搭載されている。一例において、半導体チップ２００は、接着剤、具体的にはＤＡＦ（Ｄｉｅ Ａｔｔａｃｈ Ｆｉｌｍ）又は導電性ペーストを介して回路基板１００に接合させることができる。この例においても、回路基板１００及び半導体チップ２００は、絶縁層３００を介して互いに一体となっている。したがって、半導体チップ２００を高い精度で位置合わせすることができる。
（実施形態２）
図２４は、実施形態２に係る光電子集積回路１０を示す断面図であり、実施形態１の図２に対応する。本実施形態に係る光電子集積回路１０は、以下の点を除いて、実施形態１に係る光電子集積回路１０と同様である。
本実施形態においては、光学機能素子が半導体チップ６００として回路基板１００上に搭載されている。特に本実施形態において、半導体チップ６００は、ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ−Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅｘｉｎｇ）として機能しており、より具体的にはＡＷＧ（Ａｒｒａｙｅｄ−Ｗａｖｅｇｕｉｄｅ Ｇｒａｔｉｎｇ）を有している。したがって、半導体チップ６００の機能を半導体チップ２００に搭載する必要がなくなり、これによって、半導体チップ２００の製造プロセスを簡易にすることができる。
半導体チップ６００は、第１面６０２及び第２面６０４を有している。第２面６０４は、第１面６０２の反対側にある。半導体チップ６００は、第１面６０２が回路基板１００の第１面１０２から露出するように回路基板１００の第１面１０２に埋め込まれている。特に図２４に示す例では、半導体チップ６００の第１面６０２は、回路基板１００の第１面１０２と実質的に面一になっている。半導体チップ６００は、図１６又は図２１を用いて説明した例と同様にして、半導体チップ２００と一緒に回路基板１００に埋め込ませることができる。
半導体チップ６００は、導波路３２０（導波路３２０ａ）を介して半導体チップ２００に光学的に結合している。導波路３２０ａは、図２に示した導波路３２０と同様にして絶縁層３００内で延伸している。
半導体チップ６００は、導波路３２０（導波路３２０ｂ）を介して光コネクタ５００に光学的に結合している。導波路３２０ｂは、図２に示した導波路３２０と同様にして絶縁層３００内で延伸している。
図２５は、図２４に示した半導体チップ６００の機能の詳細の一例を説明するための図である。この例において、導波路３２０ａの数は、導波路３２０ｂの数よりも多くなっている。つまり、半導体チップ２００からの光は、半導体チップ６００によって合波されて、光コネクタ５００に送られ、光コネクタ５００からの光は、半導体チップ６００によって分波されて、半導体チップ２００に送られている。
図２６は、図２４の変形例を示す図である。この例において、半導体チップ６００は、回路基板１００の第１面１０２に埋め込まれておらず、絶縁層３００上に搭載されている。この例においても、半導体チップ６００は、絶縁層３００内で延伸する導波路、すなわち、導波路３２０ａ及び導波路３２０ｂによって、それぞれ、半導体チップ２００及び光コネクタ５００に光学的に結合することができる。
（実施形態３）
図２７は、実施形態３に係る光電子集積回路１０を示す断面図であり、実施形態１の図２に対応する。本実施形態に係る光電子集積回路１０は、以下の点を除いて、実施形態１に係る光電子集積回路１０と同様である。
本実施形態においては、絶縁層３００は、２層よりも多くの層、具体的には６つの層（層３００ａ、層３００ｂ、層３００ｃ、層３００ｄ、層３００ｅ及び層３００ｆ）を含んでいる。したがって、絶縁層３００内に、より複雑な電気的接続構造を形成することができる。
特に本実施形態においては、光電子集積回路１０は、半導体チップ４２０を備えている。半導体チップ４２０は、送信（ＴＸ）チップ又は受信（ＲＸ）チップであり、半導体チップ２００を制御している。半導体チップ４２０は、第１面４２２及び第２面４２４を有している。第２面４２４は、第１面４２２の反対側にある。半導体チップ４２０は、第１面４２２上に複数のバンプ４２６を有している。半導体チップ４２０は、第１面４２２が回路基板１００の第１面１０２に対向するように絶縁層３００上に搭載されている。半導体チップ４２０は、絶縁層３００上にフリップチップ実装されており、半導体チップ４２０の複数のバンプ４２６のそれぞれは、絶縁層３００上の複数の電極３０２のそれぞれに接続している。
半導体チップ４００は、導電性経路３４０を介して半導体チップ４２０と電気的に接続している。導電性経路３４０は、導電性経路３１０と同様にして、絶縁層３００内で延伸しており、絶縁層３００の厚さに沿った方向に延びる部分（つまり、ビアとして機能する部分）及び絶縁層３００の厚さに対して横方向に延びる部分を含んでいる。導電性経路３４０の一端は、半導体チップ４００のバンプ４０６に接続した電極３０２に接続しており、導電性経路３４０の他端は、半導体チップ４２０のバンプ４２６に接続した電極３０２に接続している。
半導体チップ４２０（第２半導体チップ）は、導電性経路３１０を介して半導体チップ２００と電気的に接続している。導電性経路３１０の一端は、半導体チップ４２０のバンプ４２６に接続した電極３０２に接続しており、導電性経路３１０の他端は、半導体チップ２００の電極２０６に接続している。
図２８は、図２７に示した半導体チップ４２０の詳細の一例を説明するための図である。この例においては、複数の半導体チップ４２０が半導体チップ４００の第４辺４００ｄに沿って並んでいる。複数の半導体チップ４２０は、複数の送信（ＴＸ）チップ４２０Ｔ及び複数の受信（ＲＸ）チップ４２０Ｒを含んでいる。ＴＸチップ４２０Ｔ及びＲＸチップ４２０Ｒは、交互に並んでいる。半導体チップ４００は、第４辺４００ｄに沿って並ぶ複数のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）（例えば、パッド）を有しており、複数のＩ／Ｏは、第４辺４００ｄに沿って交互に並ぶＴＸ Ｉ／Ｏ及びＲＸ Ｉ／Ｏを含んでいる。各ＴＸチップ４２０Ｔは、導電性経路３４０（導電性経路３４０Ｔ）を介して半導体チップ４００のＴＸ Ｉ／Ｏに電気的に接続しており、各ＲＸチップ４２０Ｒは、導電性経路３４０（導電性経路３４０Ｒ）を介して半導体チップ４００のＲＸ Ｉ／Ｏに電気的に接続している。なお、各半導体チップ４２０のチャネル数（すなわち、各半導体チップ４２０に接続する導電性経路３４０の数）は、図２６に示す例において３チャネルであるが、他の例において３チャネル以外、例えば１６チャネルであってもよい。各チャネルの伝送速度は、例えば、１０Ｇｂｐｓ、２５Ｇｂｐｓ、２８Ｇｂｐｓ、５６Ｇｂｐｓ又は１００Ｇｂｐｓである。
図２９は、図２７及び図２８に示した例に係る絶縁層３００の機能の一例を説明するための図である。この例においては、導電性経路３４０Ｔ及び導電性経路３４０Ｒを導電性パターン３４０Ｇによって電磁的に遮蔽することができる。具体的には、導電性パターン３４０Ｇ、導電性経路３４０Ｒ、導電性パターン３４０Ｇ、導電性経路３４０Ｔ及び導電性パターン３４０Ｇがそれぞれ層３００ｂ、層３００ｃ、層３００ｄ、層３００ｅ及び層３００ｆによって覆われている。したがって、導電性経路３４０Ｔの上面は、層３００ｆ内の導電性パターン３４０Ｇによって覆われ、導電性経路３４０Ｒの下面は、層３００ｂ内の導電性パターン３４０Ｇによって覆われ、導電性経路３４０Ｔと導電性経路３４０Ｒは、層３００ｄ内の導電性パターン３４０Ｇによって隔てられている。各導電性パターン３４０Ｇには、特定の電位、具体的にはグラウンド電位が与えられている。したがって、導電性経路３４０Ｔ及び導電性経路３４０Ｒを導電性パターン３４０Ｇによって電磁的に遮蔽することができる。
図３０は、図２７の変形例を示す図である。この例において、絶縁層３００内の層３００ｂから層３００ｆまでの複数の層のそれぞれには、複数の導波路３２０のそれぞれが設けられている。この例においては、絶縁層３００の厚さに沿った方向において、複数の導波路３２０を重ねることができ、したがって、より多くの導波路３２０を設けることができる。
（実施形態４）
図３１は、実施形態４に係る光電子集積回路１０を示す断面図であり、実施形態３の図２７に対応する。本実施形態に係る光電子集積回路１０は、以下の点を除いて、実施形態３に係る光電子集積回路１０と同様である。
半導体チップ４２０は、半導体チップ４００に電気的に直接には接続しておらず、言い換えると、半導体チップ４２０を半導体チップ４００に電気的に接続する導電性経路が絶縁層３００内に設けられていない。半導体チップ２００は、一の導電性経路３１０を介して半導体チップ４２０に電気的に接続しており、他の導電性経路３１０を介して半導体チップ４００に電気的に接続している。半導体チップ４００と半導体チップ４２０は、半導体チップ２００を介して互いに電気的に接続していてもよいし、又は互いに接続していなくてもよい。
一例において、半導体チップ４２０は、ドライバＩＣである。この例において、半導体チップ２００は、半導体チップ４２０によって駆動される。
他の例において、半導体チップ４２０は、ＴＩＡ（ＴｒａｎｓＩｍｐｅｄａｎｃｅ Ａｍｐｌｉｆｉｅｒ）である。この例において、半導体チップ４２０は、半導体チップ２００において生じた光電流を電圧に変換し、半導体チップ２００は、半導体チップ４２０において変換された電圧（信号）を受け、この電圧を半導体チップ４００に送る。
（実施形態５）
図３２は、実施形態５に係る光電子集積回路１０の要部を示す平面図である。図３３は、図３２のＡ−Ａ´断面図である。本実施形態に係る光電子集積回路１０は、以下の点を除いて、実施形態４に係る光電子集積回路１０と同様である。
本実施形態において、半導体チップ２００は、送受信（ＴＲＸ）チップ２００ＴＲであり、半導体チップ４２０は、ドライバＩＣ及びＴＩＡの双方を有している。したがって、半導体チップ２００（ＴＲＸチップ２００ＴＲ）は、半導体チップ４２０の制御にしたがって、光を送信又は受信することができ、半導体チップ４２０は、半導体チップ２００において生じた光電流を電圧に変換することができる。
図３２に示す例では、複数の半導体チップ２００が半導体チップ４００の第４辺４００ｄに沿って並んでおり、複数の半導体チップ４２０のそれぞれが複数の半導体チップ２００のそれぞれと重なっている。
図３３に示す例では、半導体チップ４２０は、一の導電性経路３１０を介して半導体チップ２００と電気的に接続しており、半導体チップ４００は、他の導電性経路３１０を介して半導体チップ２００と電気的に接続している。なお、半導体チップ２００のチャネル数（すなわち、半導体チップ２００を半導体チップ４００に接続する導電性経路３１０の数）は、例えば、１６チャネルとすることができる。各チャネルの伝送速度は、例えば、１０Ｇｂｐｓ、２５Ｇｂｐｓ、２８Ｇｂｐｓ、５６Ｇｂｐｓ又は１００Ｇｂｐｓである。
（実施形態６）
図３４は、実施形態６に係るコンピューティング装置２０を示す断面図である。
コンピューティング装置２０は、光電子集積回路１０及びシステムボード７００（マザーボード）を備えている。本実施形態に係る光電子集積回路１０は、実施形態１に係る光電子集積回路１０である。システムボード７００は、主面７０２及び裏面７０４を有している。裏面７０４は、主面７０２の反対側にある。光電子集積回路１０は、回路基板１００の第２面１０４がシステムボード７００の主面７０２に対向するようにシステムボード７００上に搭載されている。回路基板１００の各バンプ１０８は、システムボード７００に接続しており、光電子集積回路１０は、バンプ１０８を介してシステムボード７００から電力又は制御信号を受けることができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
この出願は、２０１７年４月２８日に出願された日本出願特願２０１７−０８９８７８号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (7)

  1. 以下を備える光電子集積回路：
    第１面を有する回路基板；
    前記回路基板の前記第１面側の第１半導体チップ；
    前記回路基板の前記第１面及び前記第１半導体チップを覆う絶縁層；
    前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
    前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路。
  2. 請求項１に記載の光電子集積回路であって、
    ここで、前記第１半導体チップは、前記回路基板の前記第１面に埋め込まれている。
  3. 請求項２に記載の光電子集積回路であって、
    ここで、前記第１半導体チップは、モールド材によって前記回路基板に接合している。
  4. 請求項１に記載の光電子集積回路であって、
    前記絶縁層上の第２半導体チップを備え、
    ここで、前記第２半導体チップは、前記第１導電性経路を介して前記第１半導体チップに電気的に接続している。
  5. 請求項４に記載の光電子集積回路であって、以下を備える：
    前記回路基板に電気的に接続し、前記絶縁層内で延伸する第２導電性経路、
    ここで、前記第１導電性経路は、前記第１半導体チップに接続した一端と、前記第２半導体チップに接続した他端と、を有し、
    前記第２導電性経路は、前記回路基板に接続した一端と、前記第２半導体チップに接続した他端と、を有し、
    前記第１導電性経路の前記一端と前記第２導電性経路の前記一端は、一方向に沿って並んでおり、
    前記第１導電性経路の前記他端と前記第２導電性経路の前記他端は、前記一方向に沿って並んでおり、
    前記第１導電性経路の前記他端と前記第２導電性経路の前記他端の間の距離は、前記第１導電性経路の前記一端と前記第２導電性経路の前記一端の間の距離よりも短い。
  6. 以下を備える光電子集積回路：
    第１半導体チップ；
    前記第１半導体チップを覆う絶縁層；
    前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
    前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路、
    ここで、前記第１導電性経路は、前記絶縁層の厚さに対して横方向に延びる部分を含む。
  7. 以下を備えるコンピューティング装置：
    主面を有するシステムボード；及び
    前記システムボードの前記主面上の光電子集積回路、
    ここで、前記光電子集積回路は、以下を含む：
    第１面と、前記第１面の反対側の第２面と、を有し、前記第２面が前記システムボードの前記主面と対向するように前記システムボード上に搭載された回路基板；
    前記回路基板の前記第１面側の第１半導体チップ；
    前記回路基板の前記第１面及び前記第１半導体チップを覆う絶縁層；
    前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
    前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路。
JP2019515111A 2017-04-28 2018-02-19 光電子集積回路及びコンピューティング装置 Active JP7145515B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017089878 2017-04-28
JP2017089878 2017-04-28
PCT/JP2018/005748 WO2018198490A1 (ja) 2017-04-28 2018-02-19 光電子集積回路及びコンピューティング装置

Publications (2)

Publication Number Publication Date
JPWO2018198490A1 true JPWO2018198490A1 (ja) 2020-03-26
JP7145515B2 JP7145515B2 (ja) 2022-10-03

Family

ID=63918149

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019515111A Active JP7145515B2 (ja) 2017-04-28 2018-02-19 光電子集積回路及びコンピューティング装置

Country Status (3)

Country Link
US (1) US11611004B2 (ja)
JP (1) JP7145515B2 (ja)
WO (1) WO2018198490A1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7135871B2 (ja) * 2019-01-10 2022-09-13 日本電信電話株式会社 光モジュール
JP2021148852A (ja) * 2020-03-17 2021-09-27 沖電気工業株式会社 光電融合モジュール及びその製造方法
JP2021148851A (ja) * 2020-03-17 2021-09-27 沖電気工業株式会社 光電融合モジュール及びその製造方法
CN115280208B (zh) * 2020-04-16 2024-02-23 住友电气工业株式会社 带光路变换部件的电路基板以及电路基板搭载用布线模块
US20240064907A1 (en) * 2021-03-04 2024-02-22 Fict Limited Circuit board, method for manufacturing circuit board, and electronic device
US11867956B2 (en) * 2021-08-19 2024-01-09 Advanced Semiconductor Engineering, Inc. Optoelectronic device
WO2023105591A1 (ja) * 2021-12-06 2023-06-15 日本電信電話株式会社 光回路
US11906802B2 (en) * 2022-05-10 2024-02-20 Avago Technologies International Sales Pte. Limited Photonics integration in semiconductor packages

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002006161A (ja) * 2000-06-19 2002-01-09 Sony Corp 光配線基板および光配線モジュール並びにそれらの製造方法
JP2004146603A (ja) * 2002-10-24 2004-05-20 Sony Corp 複合チップモジュール及びその製造方法、並びに複合チップユニット及びその製造方法
JP2004233991A (ja) * 1997-10-01 2004-08-19 Hitachi Chem Co Ltd 光情報処理装置
WO2005045925A1 (ja) * 2003-11-07 2005-05-19 Shinko Electric Industries Co., Ltd. 電子装置及びその製造方法
JP2006323317A (ja) * 2005-05-20 2006-11-30 Sumitomo Bakelite Co Ltd 光導波路構造体
JP2007517248A (ja) * 2003-12-29 2007-06-28 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフト 少なくとも一つの光導波路を含むプリント回路基板エレメント、およびそのようなプリント回路基板エレメントの製造方法
WO2007114384A1 (ja) * 2006-04-03 2007-10-11 The University Of Tokyo 信号伝送機器
JP2009536361A (ja) * 2006-05-08 2009-10-08 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフト 光電子素子及び光導波路を有するプリント回路基板素子
JP2012043999A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp 電子装置、実装基板、及び実装基板型半導体装置
US9490240B2 (en) * 2012-09-28 2016-11-08 Intel Corporation Film interposer for integrated circuit devices

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1196004C (zh) 1997-10-01 2005-04-06 日立化成工业株式会社 光信息处理设备
WO2013101184A1 (en) 2011-12-30 2013-07-04 Intel Corporation Optical i/o system using planar light-wave integrated circuit
US9335500B2 (en) * 2012-01-31 2016-05-10 Hewlett Packard Enterprise Development Lp Hybrid electro-optical package for an opto-electronic engine
JP6172679B2 (ja) 2014-06-26 2017-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ 光結合構造、半導体デバイス、マルチ・チップ・モジュールのための光インターコネクト構造、および光結合構造のための製造方法

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004233991A (ja) * 1997-10-01 2004-08-19 Hitachi Chem Co Ltd 光情報処理装置
JP2002006161A (ja) * 2000-06-19 2002-01-09 Sony Corp 光配線基板および光配線モジュール並びにそれらの製造方法
JP2004146603A (ja) * 2002-10-24 2004-05-20 Sony Corp 複合チップモジュール及びその製造方法、並びに複合チップユニット及びその製造方法
WO2005045925A1 (ja) * 2003-11-07 2005-05-19 Shinko Electric Industries Co., Ltd. 電子装置及びその製造方法
JP2007517248A (ja) * 2003-12-29 2007-06-28 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフト 少なくとも一つの光導波路を含むプリント回路基板エレメント、およびそのようなプリント回路基板エレメントの製造方法
JP2006323317A (ja) * 2005-05-20 2006-11-30 Sumitomo Bakelite Co Ltd 光導波路構造体
WO2007114384A1 (ja) * 2006-04-03 2007-10-11 The University Of Tokyo 信号伝送機器
JP2009536361A (ja) * 2006-05-08 2009-10-08 アーテー・ウント・エス・オーストリア・テヒノロギー・ウント・ジュステームテッヒニク・アクチェンゲゼルシャフト 光電子素子及び光導波路を有するプリント回路基板素子
JP2012043999A (ja) * 2010-08-19 2012-03-01 Renesas Electronics Corp 電子装置、実装基板、及び実装基板型半導体装置
US9490240B2 (en) * 2012-09-28 2016-11-08 Intel Corporation Film interposer for integrated circuit devices

Also Published As

Publication number Publication date
US11611004B2 (en) 2023-03-21
WO2018198490A1 (ja) 2018-11-01
JP7145515B2 (ja) 2022-10-03
US20210104637A1 (en) 2021-04-08

Similar Documents

Publication Publication Date Title
JP7145515B2 (ja) 光電子集積回路及びコンピューティング装置
US9551848B1 (en) Stackable optoelectronics chip-to-chip interconnects and method of manufacturing thereof
US7239767B2 (en) Packaging apparatus for optical interconnection on optical printed circuit board
US7340121B2 (en) Optoelectric composite substrate and method of manufacturing the same
KR100810665B1 (ko) 광전변환모듈 및 그 제조방법
KR100911508B1 (ko) 광 전기 집적 회로 소자 및 그것을 이용한 전송 장치
US8989531B2 (en) Optical-electrical wiring board and optical module
KR20070085080A (ko) 전자-광 모듈 제조 시스템 및 방법
US7315669B2 (en) Photoelectric transducer and photoelectric transducer element array
CN115552299A (zh) 光学增强的多芯片封装
JP2006258835A (ja) 光導波モジュール、並びに、光電変換装置及び光導波部材
US8940563B2 (en) Method for manufacturing optoelectronic module
US9995894B2 (en) Semiconductor device with optical and electrical vias
CN114660711A (zh) 封装及半导体器件及其形成方法
US20110002582A1 (en) Semiconductor optical interconnection device and semiconductor optical interconnection method
WO2022030001A1 (ja) 光半導体モジュールおよびその製造方法
TWI438511B (zh) 光電模組
US20240192439A1 (en) Heterogeneous package structures with photonic devices
JP4654807B2 (ja) 光情報処理装置
JP2023038405A (ja) 半導体パッケージ
JP2004205899A (ja) 光リンクケーブル
JP2008122527A (ja) 光トランシーバモジュールおよびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20191024

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210106

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211207

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220202

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220510

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20220629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220704

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20220701

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220912

R150 Certificate of patent or registration of utility model

Ref document number: 7145515

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150