WO2023105591A1 - 光回路 - Google Patents

光回路 Download PDF

Info

Publication number
WO2023105591A1
WO2023105591A1 PCT/JP2021/044771 JP2021044771W WO2023105591A1 WO 2023105591 A1 WO2023105591 A1 WO 2023105591A1 JP 2021044771 W JP2021044771 W JP 2021044771W WO 2023105591 A1 WO2023105591 A1 WO 2023105591A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
optical circuit
mirror
inp
layer
Prior art date
Application number
PCT/JP2021/044771
Other languages
English (en)
French (fr)
Inventor
侑祐 齋藤
悠太 上田
光映 石川
Original Assignee
日本電信電話株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電信電話株式会社 filed Critical 日本電信電話株式会社
Priority to PCT/JP2021/044771 priority Critical patent/WO2023105591A1/ja
Publication of WO2023105591A1 publication Critical patent/WO2023105591A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/10—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type
    • G02B6/12—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings of the optical waveguide type of the integrated circuit kind
    • G02B6/122—Basic optical elements, e.g. light-guiding paths
    • G—PHYSICS
    • G02—OPTICS
    • G02B—OPTICAL ELEMENTS, SYSTEMS OR APPARATUS
    • G02B6/00—Light guides; Structural details of arrangements comprising light guides and other optical elements, e.g. couplings
    • G02B6/24—Coupling light guides
    • G02B6/26—Optical coupling means

Definitions

  • the present invention relates to an optical circuit, and more particularly to a technology for joining different substrates for optically coupling optical circuits formed on different substrates.
  • a substrate structure in which a laser light source made of a compound semiconductor and optical components such as lenses are mounted on a Si substrate.
  • An example of such a substrate structure is the LaMP (laser micro package) described in Non-Patent Document 1.
  • Si prepared separately from the substrate as a lid for sealing is bonded so as to cover the optical parts, and a mirror that reflects the emitted light of the compound semiconductor laser to the Si substrate in the direction of the Si substrate below. is provided to emit light in the direction of the Si substrate.
  • This structure has the advantage that the compound semiconductor laser can be mounted on the wafer level.
  • LaMP enables wafer-level mounting
  • laser diodes, ball lenses, isolators, lids, etc. are discrete components. In other words, these parts cannot be manufactured from a single wafer, and a mounting process on a Si substrate is still required.
  • a separate mounting process is required for optical connection with an external optical circuit. And this process is a hindrance to effectively reducing the manufacturing cost.
  • the present invention is intended to solve such problems. That is, the present invention provides an optical circuit capable of reducing manufacturing cost more effectively by optically connecting optical circuits having different substrate structures by a wafer level process.
  • One aspect according to an embodiment of the present invention is a substrate in which a core layer and a clad layer are laminated on the substrate, a first optical circuit, and a surface on which the first optical circuit is formed, and a second substrate bonded to the back surface of the first substrate, wherein the core layer is formed on the substrate.
  • a second optical circuit having a clad layer laminated thereon, a second optical circuit, and a second mirror that reflects light from a direction of a joint surface with a first substrate in a direction parallel to the second substrate.
  • the substrate, the first optical circuit and the second optical circuit are optically connected by the first mirror and the second mirror.
  • FIG. 1 is a cross-sectional view of an InP substrate used in a first embodiment of the present invention
  • FIG. 1] is a cross-sectional view of an InP substrate on which a dielectric layer is formed for use in the first embodiment of the present invention.
  • FIG. (a) is a cross-sectional view showing a step of bonding the InP substrate 103 and the Si substrate 203.
  • FIG. 4B is a top view showing the optical circuit after bonding according to the first embodiment of the present invention;
  • FIG. 1A and 1B are cross-sectional views showing an optical circuit during fabrication according to a first embodiment of the present invention; 4 is a cross-sectional view showing an optical circuit being manufactured;
  • FIG. 1 is a cross-sectional view of an optical circuit according to a first embodiment of the present invention
  • FIG. 1 is a top view showing an exploded optical circuit according to a first embodiment of the present invention
  • FIG. [FIG. 2] is a sectional view showing an optical circuit according to a second embodiment of the present invention
  • (a) is a cross-sectional view of an optical circuit being manufactured
  • (b) is a top view.
  • (a) is a cross-sectional view of an optical circuit according to a third embodiment of the present invention
  • (b) is a top view.
  • FIG. 12 is a cross-sectional view of an optical circuit according to a fourth embodiment of the present invention.
  • FIG. 1 shows a cross-sectional view of an InP substrate 103 formed with a passive waveguide having a passive core layer 101 made of an InGaAsP multi-component mixed crystal semiconductor and clad layers 102a and 102b made of i-InP.
  • a passive core layer 101 made of an InGaAsP multi-component mixed crystal semiconductor
  • clad layers 102a and 102b made of i-InP.
  • Any material can be used for each layer as long as it can form a waveguide by means of a difference in refractive index and can be etched.
  • the conductivity types of the clad layers 102a and 102b may be changed between the upper and lower layers to be n-type and p-type.
  • the upper side of the InP substrate 103 in FIG. 1 is referred to as the top surface, and the lower side thereof as the back surface.
  • the method of polishing the back surface may be a method used in general semiconductor processes such as CMP (Chemical Mechanical Polishing).
  • CMP Chemical Mechanical Polishing
  • a dielectric layer 104 made of SiO 2 or the like is formed on the back surface of the InP substrate as shown in the cross-sectional view of FIG.
  • the material of the dielectric layer may include various materials such as SiON, SiN, TiO2, etc. in addition to SiO2 . desirable.
  • any of the methods typically used in semiconductor processes such as plasma CVD (Chemical Vapor Deposition), sputtering, and spin-on-glass, may be used.
  • FIG. 3A shows a process of bonding the InP substrate 103 and the Si substrate 203 together.
  • the Si substrate 203 is a substrate including a core layer 201 containing Si on a Si substrate 204 and clad layers 202 a and 202 b containing SiO 2 on the upper and lower sides of the core layer 201 .
  • FIG. 3B is a top view showing the optical circuit after bonding. As shown in FIG.
  • the Si substrate 204 is preliminarily provided with an optical circuit such as a waveguide and a light beam substantially perpendicular to the surface of the Si substrate 204 by standard steps in the optical circuit device manufacturing process.
  • a mirror 205 connected in the direction and an alignment mark 206 are formed.
  • the mirror 205 is formed to face the end of the waveguide 201a, and the surface (exposed surface) of the mirror 205 is concave to increase the coupling efficiency at the end of the waveguide 201a. Construct a condensing system to the end of the.
  • a metal (not shown) is deposited on the surface of the mirror 205 to increase the reflectance. Note that the shapes of the mirror 205, the waveguide, and the alignment marks shown in FIG. 3B are examples.
  • An opening 207 is formed above the mirror 205 and the waveguide 201a.
  • An opening 207 is provided in the Si substrate 203 to prevent direct contact between the InP/Si junction surface and the waveguides and mirrors.
  • an optical circuit such as a waveguide is formed on the InP substrate 103 by standard photolithography and etching processes.
  • the alignment mark 206 provided on the Si substrate 204 it is possible to align the optical circuit of the Si substrate 203 and the optical circuit of the InP substrate 103 at the accuracy level of photolithography.
  • a light source with energy lower than the bandgap of the InP substrate 103 may be used. will fit.
  • Alignment marks 106 are separately formed on the InP substrate 103 by a photolithography process and an etching process using the readout alignment marks 206 . In the following steps, the process is performed using this alignment mark 106 as a reference.
  • the semiconductor including the core layer is removed by etching in a certain region at the end of the waveguide, and then the InP layer is regrown.
  • a waveguide 101a is formed, and the semiconductor composition at the end of the waveguide is replaced with only InP.
  • a resist is applied to the surface of the InP substrate 103, and the resist (not shown) is processed to have a convex surface by a so-called grayscale lithography process in which the exposure intensity is varied.
  • the shape of the resist is transferred to the InP substrate 103 by dry etching.
  • This convex surface is designed to be a curved surface that converts the light emitted from the end of the InP waveguide into collimated light, and has a structure that reflects the light toward the InP/Si substrate junction surface.
  • a dielectric layer 107 is again formed on the surface of the InP substrate 103 as a semiconductor passivation layer.
  • a photolithography process is performed using an opening pattern in a region including the mirror formation portion, metal is vapor-deposited on the inclined surface of the mirror 105 on the InP substrate 103, and then the resist is removed and lifted off.
  • FIG. 6 is a cross-sectional view showing the optical circuit after manufacturing according to the first embodiment of the present invention.
  • 7 is an exploded top view of the optical circuit shown in FIG. 6.
  • the InP substrate 103 and the Si substrate 203 which are joined together are vertically separated and shifted. shown in the state.
  • the light is incident and reflected there, and the reflected light is incident on the waveguide 201 a of the Si substrate 203 .
  • an optical element such as a modulator may be provided on the InP and/or Si waveguide.
  • an optical element such as a modulator
  • doping the cladding layer in the portion where the optical element is provided so as to have n-type or p-type conductivity and providing electrodes it is possible to apply an electric field to the waveguide. good.
  • Various methods such as changing the composition of the substrate to be prepared, re-growth, or ion implantation can be used for doping.
  • the electrodes can be produced at the same time as the metal film on the mirror surface in the metal vapor deposition process on the curved surface of the mirror.
  • FIG. 8 is a diagram showing an optical circuit 200 according to a second embodiment of the invention. Even in this case, the steps are not significantly different from those of the first embodiment, but in order to reduce the optical loss, before bonding the InP substrate 103 and the Si substrate 203, the bonding surface side of the Si substrate is polished in advance. .
  • a general method in semiconductor manufacturing processes such as CMP is used.
  • the waveguide end of the Si optical circuit may be embedded with SiO 2 or the like after the waveguide is formed, as shown in FIG. Alternatively, the waveguide ends of the Si optical circuit may not be embedded.
  • FIG. 9A shows a cross-sectional view of the optical circuit under fabrication according to the third embodiment
  • FIG. 9B shows its top view.
  • the semiconductor passivation dielectric layer 107 is formed.
  • windows for electrode portions are opened by photolithography and etching of the dielectric layer.
  • a metal material is vapor-deposited.
  • electrodes for current injection are formed.
  • FIG. 10(a) shows a cross-sectional view of the heterojunction optical circuit 300 of this embodiment
  • FIG. 10(b) shows a top view.
  • the integrated structure of the laser and optical circuit is realized by the InP substrate 103 containing the laser structure and mirrors, and the Si substrate 203 acting as a carrier to support the laser structure. . That is, in the conventional optical circuit manufacturing method, a laser is first manufactured and then chipped and then bonded to an external optical circuit. The junction is manufactured in a wafer level process. Thereby, as described above with reference to FIG. 3 and the like, alignment for bonding can be performed efficiently and accurately in a wafer level process.
  • the optical circuit of this embodiment differs from the conventional device in that a mirror is integrated in the InP laser chip and in that the carrier on which the laser chip is mounted also serves as an optical circuit.
  • the bonding surface between the InP substrate 103 and the Si substrate 203 is the dielectric layer 104, but the metal film 301 may be formed thereon.
  • the dielectric layer 104 is formed on the back surface of the InP substrate before bonding the InP substrate and the Si substrate.
  • a metal film 301 is formed on the upper layer. After that, a window is partially opened on the metal film 301 by photolithography, and the metal film 301 in the window opening is removed by etching. A lift-off process may be used for patterning the metal film 301 . After that, the InP substrate 103 and the Si substrate 203 are bonded together in inert gas or in vacuum.
  • FIG. 11 shows a cross-sectional view of an optical circuit 400 according to a fourth embodiment of the invention.
  • This metal can also be used as a bottom electrode for current injection into a waveguide, for example, in an InP substrate.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Optical Integrated Circuits (AREA)

Abstract

本発明は、基板上にコア層とクラッド層が積層された基板であって、第１の光回路と、前記第１の光回路が形成された面に対して、その反対の面である裏面方向に光を反射させる第１のミラーと、を含む第１基板と、前記第１基板の裏面に、接合された第２基板であって、基板上にコア層とクラッド層が積層され、第２の光回路と、第１の基板との接合面の方向からの光を、前記第２の基板と平行な向きに反射させる第２のミラーと、を含む第２基板と、前記第１の光回路と前記第２の光回路は、前記第１のミラーと前記第２のミラーによって光学的に接続されていることを特徴とする。この構造により、ウェハレベルプロセスにより異種材料光回路間を光学接続することができる。

Description

光回路
　本発明は、光回路に関し、より詳細には、異なる基板に形成された光回路間の光結合を行う異種基板接合技術に関する。
　この種の技術として、Ｓｉ基板上に、化合物半導体にて作製されたレーザ光源や、レンズ等の光学部品を搭載する基板構造を用いること知られている。そのような基板構造の一例として、非特許文献1に記述されるＬａＭＰ （ｌａｓｅｒ　ｍｉｃｒｏ　ｐａｃｋａｇｅ) が挙げられる。この構造は、封止用のリッドとして基板と別に用意されたＳｉにより光学部品を覆うようにボンディングし、更に、このＳｉに化合物半導体のレーザの出射光を下部のＳｉ基板の方向に反射させるミラーを設けることで、Ｓｉ基板の方向に光を出射する構成を採っている。この構造は、ウェハレベルでの化合物半導体レーザの実装が行えるという利点を有している。
Mack, M., A. Ayazi, Y. Chi, A. Dahl, P. D. Dobbelaere, S. Denton, S. Gloeckner, Hon Kam-Yan, S. Hovey, Y. Liang, G. Masini, A. Mekis, M. Peterson, T. Pinguet, S. Sahni, J. Schramm, M. Sharp, C. Sohn, K. Stechschulte, P. Sun, G. Vastola, L. Verslegers and R. Zhou, "Luxtera's Silicon Photonics Platform for Transceiver Manufacturing," in Extended Abstracts of the 2014 International Conference on Solid State Devices and Materials, Tsukuba, (2014), pp. 506-507
　しかしながら、ＬａＭＰはウェハレベルでの実装を可能としている一方で、レーザダイオード、ボールレンズ、アイソレータ、リッド等はディスクリート部品である。すなわち、それらの部品を1枚のウェハから製造出来るわけではなく、Ｓｉ基板への実装工程は依然として必要とされる。また、外部の光回路と光学的に接続するためには別途実装工程が必要となる。そして、この工程は、効果的に製造コストを低減する上で妨げとなる。
　本発明は、このような課題を解決するためのものである。すなわち、ウェハレベルプロセスにより異なる基板構造の光回路間の光学接続を行い、より効果的に製造コストを低減することが可能な光回路を提供する。
　本発明の実施形態にかかる一態様は、基板上にコア層とクラッド層が積層された基板であって、第１の光回路と、前記第１の光回路が形成された面に対して、その反対の面である裏面方向に光を反射させる第１のミラーと、を含む第１基板と、前記第１基板の裏面に、接合された第２基板であって、基板上にコア層とクラッド層が積層され、第２の光回路と、第１の基板との接合面の方向からの光を、前記第２の基板と平行な向きに反射させる第２のミラーと、を含む第２基板と、前記第１の光回路と前記第２の光回路は、前記第１のミラーと前記第２のミラーによって光学的に接続されていることを特徴とする。
　上記構成によれば、光回路において、その製造コストをより効果的に低減することが可能となる。
は、本発明の第１の実施形態で用いるＩｎＰ基板の断面図である。 は、本発明の第１の実施形態で用いる誘電体層が成膜されたＩｎＰ基板の断面図である。 （ａ）は、ＩｎＰ基板１０３とＳｉ基板２０３との接合する工程を示す断面図である。（ｂ）は、本発明の第１の実施形態に係る接合後の光回路を示す上面図である。 は、本発明の第１の実施形態に係る製造中の光回路を示す断面図である。 は、製造中の光回路を示す断面図である。 は、本発明の第１の実施形態に係る光回路の断面図である。 は、本発明の第１の実施形態に係る光回路を分解して示す上面図である。 は、本発明の第２の実施形態に係る光回路を示す断面図である。 (ａ)は、製造中の光回路の断面図、(ｂ)は、上面図である。 (ａ)は、本発明の第３の実施形態に係る光回路の断面図、(ｂ)は、上面図である。 は、本発明の第４の実施形態に係る光回路の断面図である。
　以下、図面を参照して本発明の実施形態を詳細に説明する。
［第1の実施形態］
　図1は、ＩｎＧａＡｓＰからなる多元混晶半導体をパッシブ型のコア層１０１、ｉ－ＩｎＰをクラッド層１０２ａ, １０２ｂとするパッシブ導波路が形成されたＩｎＰ基板１０３の断面図を示す。尚、各層の材質は、屈折率差により導波路を構成することが可能で、エッチング加工出来るものであれば、どのようなものでもよい。本実施形態では、クラッド層１０２ａ, １０２ｂに同じ材料を用いたが、クラッド層１０２ａ, １０２ｂを上下層で伝導型を変え、n型, p型とすることも可能である。
　以下、図1におけるＩｎＰ基板１０３の上側を上面、下側を裏面と記述する。本発明の一実施形態に係る光回路の製造工程では、先ず、ＩｎＰ基板１０３の裏面を研磨する。裏面の研磨の方法は、ＣＭＰ （Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）等、一般的な半導体プロセスで用いられる方法で構わない。裏面の研磨ののち、ＩｎＰ基板の裏面に対して、図２の断面図に示すようにＳｉＯ２等からなる誘電体層１０４を成膜する。図２は、尚、誘電体層の材料は、ＳｉＯ２以外にもＳｉＯＮ、ＳｉN、ＴｉＯ２等の各種材料を含んでよく、複数の材料による多層膜として、無反射コーティング膜を構成することが望ましい。また、誘電体層１０４の成膜の方法としてはプラズマＣＶＤ （Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）、 スパッタリング、スピンオングラス等の、標準的に半導体プロセスで用いられる方法のいずれでも構わない。
　次に、図３（ａ）に示すように、光回路が設けられたＳｉを、Ｓｉ側は光回路が設けられている側の面を接合面として、ＩｎＰ基板１０３の裏面側に接合する。図３（ａ）は、ＩｎＰ基板１０３とＳｉ基板２０３との接合する工程を示している。Ｓｉ基板２０３は、Ｓｉ基板２０４上の、Ｓｉを含むコア層２０１と、コア層２０１の上下側にあるＳｉO２を含むクラッド層２０２ａ、２０２ｂを含む基板である。図３（ｂ）は、接合後の光回路を示す上面図である。Ｓｉ基板２０４には、図３（ｂ）に示すように、光回路デバイス製造工程における標準的な工程により、予め導波路などの光回路と、光をＳｉ基板２０４の表面に対して略垂直な方向で接続するミラー２０５と、アライメントマーク２０６が形成されている。ミラー２０５は、導波路２０１ａの端部に対向するように形成され、また、導波路２０１ａの端部における結合効率を高めるため、ミラー２０５の表面（露出した面）は凹面をなし、導波路２０１ａの端部への集光系を構成する。ミラー２０５の表面には、金属（不図示）が蒸着され、反射率を高めている。尚、図３（ｂ）に示したミラー２０５、導波路及びアライメントマークの形状は、一例である。尚、ここではＳｉ基板を用いたが、ＳｉＯ２等、光回路基板として用いられている種々の材質の基板が利用可能である。ミラー２０５及び導波路２０１ａの上方には、開口部２０７が形成されている。ＩｎＰ／Ｓｉ接合面と、導波路及びミラーが直接接触するのを防ぐため、Ｓｉ基板２０３に開口部２０７を設けている。
　次に、ＩｎＰ基板１０３に対して、標準的なフォトリソグラフィ工程とエッチング工程により、導波路などの光回路を形成する。この時、Ｓｉ基板２０４に設けられたアライメントマーク２０６を用いることで、Ｓｉ基板２０３の光回路と、ＩｎＰ基板１０３の光回路とを、フォトリソグラフィの精度レベルでアライメントすることが可能である。ＩｎＰ基板１０３側からＳｉ基板２０４上に設けられたアライメントマーク２０６を読み出すには、ＩｎＰ基板１０３のバンドギャップより低エネルギーの光源を使えばよく、例えば、１.５ μmの近赤外光であれば適合する。読み出したアライメントマーク２０６を用いて、フォトリソグラフィ工程とエッチング工程により、ＩｎＰ基板１０３上にアライメントマーク１０６を別途形成する。以下の工程では、このアライメントマーク１０６を基準としてプロセスを行う。
　ＩｎＰ基板１０３の光回路の形成ののち、導波路の端部の一定の領域において、コア層を含む半導体をエッチング除去した後、ＩｎＰ層の再成長を行う。これにより、図４に示すように、導波路１０１ａが形成され、更に導波路端の半導体組成がＩｎＰのみに置き換えられた状態となる。
　次に、ＩｎＰ基板１０３の表面にレジストを塗布し、レジスト（不図示）に対して、露光強度に濃淡をもたせた、いわゆるグレースケールリソグラフィ工程により、レジストが凸面を有するように加工する。次に、図５に示すように、ドライエッチング加工を行うことで、レジストの形状をＩｎＰ基板１０３に転写する。この凸面は、ＩｎＰ導波路端から出射された光を、コリメート光に変換する曲面となるように設計し、かつ、ＩｎＰ／Ｓi基板接合面の方向に向かって光を反射させる構造とする。 
　次に、ＩｎＰ基板の表面の誘電体層を除去したのち、半導体パッシベーション層として改めて誘電体層１０７をＩｎＰ基板１０３表面に形成する。次に、ミラー形成部を含む領域を開口パターンとするフォトリソグラフィ工程を行い、ＩｎＰ基板１０３上のミラー１０５の傾斜面に金属を蒸着し、次にレジストを除去してリフトオフする。この工程により、ＩｎＰ基板１０３とＳｉ基板２０３とをミラー１０５により光学接続する構造がウェハレベルプロセスにより製造出来る。
　図６は、本発明の第１の実施形態に係る、製造後の光回路を示す断面図である。また、図７は、図６に示す光回路を分解して示す上面図であり、図示および説明を簡略化するため、接合されたＩｎＰ基板１０３とＳｉ基板２０３を上下に分離し、かつずらした状態で示している。
　以上のように製造された光回路では、図６および図７に示すように、ＩｎＰ基板１０３に形成された導波路１０１aを通過した光は、ミラー１０５で反射し、その反射光がミラー２０５に入射しそこで反射し、その反射光がＳｉ基板２０３の導波路２０１aに入射される。
　尚、本実施形態において、ＩｎＰ又は／かつＳｉ導波路に変調器等の光素子を設けてもよい。その場合は、光素子を設ける部分のクラッド層をｎ型、ｐ型の伝導性を有するようにドーピングし、電極を設けることで、導波路に対して電界を印加することが出来るようにすればよい。ドーピングには、用意する基板の組成を変更するか、再成長による方法、またはイオン打ち込み法等各種の方法が利用出来る。電極は、ミラー曲面への金属蒸着工程にて、ミラー面上の金属膜と同時に作製可能である。
［第２の実施形態］
　第1の実施形態では、Ｓｉ基板２０３上の光回路は、ＩｎＰ基板１０３とＳｉ基板２０３の接合面側に設けられていたが、図８の断面図に示される通り、ＩｎＰ基板１０３の裏面とＳｉ基板２０４の裏面とが接合してもよい。図８は、本発明の第２の実施形態に係る光回路２００を示す図である。その場合も、第1の実施形態と工程は大きくは変わらないが、光学損失の低減のため、ＩｎＰ基板１０３とＳｉ基板２０３の接合の前に、予めＳｉ基板の接合面側を研磨しておく。研磨には、ＩｎＰ基板と同様に、ＣＭＰ等の半導体製造プロセスにおいて一般的な方法を用いる。また、Ｓｉ光回路の導波路端は、導波路形成後に、図８に示すように、ＳｉＯ２等で埋め込んでもよい。又は、Ｓｉ光回路の導波路端は、埋め込まなくてもよい。
［第３の実施形態］
　第1の実施形態では、ＩｎＰ基板上にはパッシブ型の導波路のみが設けられていたが、Ｉｎ、Ｇａ、Ａｓ、Ｐ、Ａｌ等の元素からなる活性層とするアクティブ型の導波路１０１ｃと、前述のパッシブ型のコア層１０１ａが同一層上に設けられた基板を用いてもよい。
その場合、ＩｎＰ基板１０３とＳｉ基板２０３の接合までの工程は、第１の実施形態と同様である。接合後、導波路を形成したのち、ＩｎＰの再成長により導波路１０１ｃを埋め込んだ後、活性層を有する導波路の両側にｎ型及びｐ型のイオン注入を行い、活性層２０２ｃへの電流注入が可能な構造とする。図９（ａ）に、第３の実施形態にかかる作製中の光回路の断面図、図９（ｂ）に、その上面図を示す。この後、第1の実施形態と同様に、エッチングによりミラー１０５の表面を形成した後、半導体パッシベーション誘電体層１０７を形成する。次に、イオン注入を行った活性層の導波路の両側において、フォトリソグラフィと誘電体層のエッチングにより、電極部の窓開けを行う。そして、ミラー１０５が形成される傾斜面と電極部を開口部とするフォトリソグラフィののち、金属材料を蒸着することで、ミラー１０５が形成される傾斜面への金属蒸着と、活性層２０２ｄへの電流注入を行う電極の形成を同時に行う。図１０（ａ）に、本実施形態の異種接合の光回路３００の断面図、図１０（ｂ)に、上面図を示す。このような構造とすることで、光の発生・増幅を行うアクティブ素子と、Ｓｉ基板を材料とする光回路との異種材料集積が可能である。
　図１０（ａ）および（ｂ)において、レーザと光回路の集積構造は、ＩｎＰ基板１０３がレーザ構造とミラーを含み、Ｓｉ基板２０３が上記レーザ構成を支持するキャリアとして機能することによって実現される。すなわち、従来の光回路製造方法では、レーザ先ず製造し、それをチップ化した後、外部光回路に接合するものであるが、本発明の一実施形態では、レーザの製造およびその光回路との接合をウェハレベルプロセスで製造する。これにより、図３等で上述したように、接合の際のアライメントをウェハレベルプロセスで効率的に精度良く行うことができる。
　本実施形態の光回路は、ＩｎＰのレーザチップにミラーが集積されている点や、レーザチップを搭載するキャリアが光回路を兼ねている点が従来の装置と異なる。
［第４の実施形態］
　第１から第３の実施形態では、ＩｎＰ基板１０３とＳｉ基板２０３の接合面は、誘電体層１０４であったが、さらに、金属膜３０１を形成してもよい。第１から第３までの実施形態において、ＩｎＰ基板とＳｉ基板の接合前に、ＩｎＰ基板の裏面に誘電体層１０４を形成するが、本実施形態では、蒸着等により、ＩｎＰ基板の裏面の最上層に金属膜３０１を形成する。その後、フォトリソグラフィにより、部分的に金属膜３０１上に窓開けをした後、エッチングにより窓開け部の金属膜３０１を除去する。尚、金属膜３０１のパターニングには、リフトオフプロセスを用いても良い。その後、不活性ガス中又は真空中でＩｎＰ基板１０３とＳｉ基板２０３を接合させる。このとき、必要であれば、両基板に対して超音波を印加する、または押圧をかける、または加熱する等の工程により接合を促進する。もちろん、必要でなければ静置するのみでよい。接合後は、第１から第３の実施形態の記載の通りに工程を進めれば、接合面を金属とする異種接合の光回路４００が作製出来る（図１１）。図１１は、本発明の第４の実施形態に係る光回路４００の断面図を示す。この金属は、例えば、ＩｎＰ基板において、導波路に電流注入を行う場合、下部の電極として利用することも可能である。

Claims (6)

  1. 　基板上にコア層とクラッド層が積層された基板であって、第１の光回路と、前記第１の光回路が形成された面に対して、その反対の面である裏面方向に光を反射させる第１のミラーと、を含む第１基板と、
    　前記第１基板の裏面に、接合された第２基板であって、基板上にコア層とクラッド層が積層され、第２の光回路と、第１の基板との接合面の方向からの光を、前記第２の基板と平行な向きに反射させる第２のミラーと、を含む第２基板と、
    　前記第１の光回路と前記第２の光回路は、
    　前記第１のミラーと前記第２のミラーによって光学的に接続されていることを特徴とする、光回路。
  2. 　前記第２のミラー及び前記第２の光回路は、
    前記第２の積層基板において、
    　前記第１の積層基板及び前記第２の積層基板の接合面側の面に設けられていることを特徴とする、
    　請求項1に記載の光回路。
  3. 　前記第２のミラー及び前記第２の光回路は、
    　第２の前記積層基板において、
    　前記第１の積層基板及び前記第２の積層基板の接合面と反対側の面に設けられていることを特徴とする、
    　請求項1に記載の光回路。
  4. 　前記第１の積層基板の裏面に、
    　誘電体層を形成することを特徴とする、
    　請求項1乃至３いずれか一項に記載の光回路。
  5. 　前記第１の積層基板の裏面に、
    　金属層を形成することを特徴とする、
    　請求項1乃至３いずれか一項に記載の光回路。
  6. 　前記第１の光回路は、
    　光を発生又は増幅する活性層を含むことを特徴とする、
    　請求項1乃至５いずれか一項に記載の光回路。
PCT/JP2021/044771 2021-12-06 2021-12-06 光回路 WO2023105591A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/044771 WO2023105591A1 (ja) 2021-12-06 2021-12-06 光回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2021/044771 WO2023105591A1 (ja) 2021-12-06 2021-12-06 光回路

Publications (1)

Publication Number Publication Date
WO2023105591A1 true WO2023105591A1 (ja) 2023-06-15

Family

ID=86729795

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/044771 WO2023105591A1 (ja) 2021-12-06 2021-12-06 光回路

Country Status (1)

Country Link
WO (1) WO2023105591A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003255166A (ja) * 2002-02-28 2003-09-10 Matsushita Electric Ind Co Ltd 立体光導波路、その製造方法、光モジュール、および光伝送システム
JP2004361858A (ja) * 2003-06-06 2004-12-24 Sharp Corp マイクロレンズ付き光導波路およびその製造方法
US20050111781A1 (en) * 2003-11-20 2005-05-26 Kanti Jain Photonic-electronic circuit boards
WO2009119850A1 (ja) * 2008-03-27 2009-10-01 京セラ株式会社 複合光伝送基板および光モジュール
JP2014110257A (ja) * 2012-11-30 2014-06-12 Japan Oclaro Inc 光学装置
WO2018198490A1 (ja) * 2017-04-28 2018-11-01 国立研究開発法人産業技術総合研究所 光電子集積回路及びコンピューティング装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003255166A (ja) * 2002-02-28 2003-09-10 Matsushita Electric Ind Co Ltd 立体光導波路、その製造方法、光モジュール、および光伝送システム
JP2004361858A (ja) * 2003-06-06 2004-12-24 Sharp Corp マイクロレンズ付き光導波路およびその製造方法
US20050111781A1 (en) * 2003-11-20 2005-05-26 Kanti Jain Photonic-electronic circuit boards
WO2009119850A1 (ja) * 2008-03-27 2009-10-01 京セラ株式会社 複合光伝送基板および光モジュール
JP2014110257A (ja) * 2012-11-30 2014-06-12 Japan Oclaro Inc 光学装置
WO2018198490A1 (ja) * 2017-04-28 2018-11-01 国立研究開発法人産業技術総合研究所 光電子集積回路及びコンピューティング装置

Similar Documents

Publication Publication Date Title
US8787417B2 (en) Laser light coupling into SOI CMOS photonic integrated circuit
US6115521A (en) Fiber/waveguide-mirror-lens alignment device
US6993225B2 (en) Tapered structure for providing coupling between external optical device and planar optical waveguide and method of forming the same
US5358880A (en) Method of manufacturing closed cavity LED
TW449797B (en) Integrated surface-emitting type electro-optical module and the fabrication method thereof
US20150177459A1 (en) Radiation Coupler
TW200301604A (en) Integral vertical cavity surface emitting laser and power monitor
US20100142580A1 (en) Laser device with coupled laser source and waveguide
FR3007589A1 (fr) Circuit integre photonique et procede de fabrication
CN115241731A (zh) 具有光束形状和光束方向修改的激光器
JP3143450B2 (ja) 光集積回路マイクロベンチ系の製造方法
US4895615A (en) Monolithic fabrication techniques for front face optoelectronic couplers and/or optical components including ridge structured waveguides
JP2003273391A (ja) フォトダイオード及びその製造方法
WO2023105591A1 (ja) 光回路
WO2021004930A1 (fr) Assemblage d'un composant semi-conducteur actif et d'un composant optique passif à base de silicium
JP2001028456A (ja) 半導体発光素子
EP1577690A1 (fr) Fabrication d'une couche d'interconnéction optique sur un circuit
CN116661062A (zh) 带有与介电波导的改进光耦合的集成GaAs有源器件
JPH0537087A (ja) 光半導体装置
KR101338354B1 (ko) 마이크로렌즈의 제조방법
US11594656B2 (en) Quantum light source device and optical communication apparatus including the same
JP7440573B2 (ja) ヘテロジニアスＧａＮレーザおよび能動構成要素
WO2023237400A1 (en) Method for producing a planar light circuit and planar light circuit
JPH10311921A (ja) 集積型半導体レーザ素子及びその作製方法
US20050062038A1 (en) Optical device comprising crystalline semiconductor layer and reflective element

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21967097

Country of ref document: EP

Kind code of ref document: A1