WO2018198490A1 - 光電子集積回路及びコンピューティング装置 - Google Patents

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WO2018198490A1
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integrated circuit
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建 天野
暁博 乗木
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国立研究開発法人産業技術総合研究所
技術研究組合光電子融合基盤技術研究所
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    • H05K2201/10121—Optical component, e.g. opto-electronic component

Definitions

  • the present invention relates to an optoelectronic integrated circuit and a computing device.
  • silicon photonics an optical element (for example, a laser diode (LD), a photodiode (PD), a modulator, or a waveguide) is formed on a silicon substrate using an LSI (Large-Scale Integration) technology, and is formed on a circuit board. This silicon substrate is mounted.
  • LSI Large-Scale Integration
  • Patent Document 1 describes an example of an optoelectronic integrated circuit.
  • the optoelectronic integrated circuit in this example has a circuit board, a polymer waveguide, and a silicon photonics chip.
  • the polymer waveguide is disposed on the circuit board.
  • the silicon photonics chip is mounted on the polymer waveguide and is optically coupled to the polymer waveguide.
  • the silicon photonics chip is electrically connected to the circuit board through vias penetrating the polymer waveguide.
  • Patent Document 2 describes an example of an optoelectronic integrated circuit.
  • the optoelectronic integrated circuit in this example has a circuit board, a planar lightwave circuit (PLC), and a transmission (TX) chip.
  • the PLC is mounted on a circuit board.
  • the TX chip is mounted on the PLC.
  • the TX chip is electrically connected to the circuit board via a TSV (Through-Silicon Via) that penetrates the PLC.
  • TSV Through-Silicon Via
  • the present inventor has studied a method of aligning elements that are optically coupled to each other in an optoelectronic integrated circuit. In order to exchange optical signals between elements, it is necessary to align the elements accurately. In particular, when exchanging single-mode optical signals, more accurate alignment is required.
  • An object of the present invention is to align elements optically coupled to each other with high accuracy. Further objects of the present invention will become apparent from the following disclosure of embodiments.
  • Optoelectronic integrated circuit comprising: A circuit board having a first surface; A first semiconductor chip on the first surface side of the circuit board; An insulating layer covering the first surface of the circuit board and the first semiconductor chip; A first conductive path electrically connected to the first semiconductor chip and extending in the insulating layer; and a waveguide optically coupled to the first semiconductor chip and extending in the insulating layer.
  • Optoelectronic integrated circuit comprising: A first semiconductor chip; An insulating layer covering the first semiconductor chip; A first conductive path electrically connected to the first semiconductor chip and extending in the insulating layer; and a waveguide optically coupled to the first semiconductor chip and extending in the insulating layer;
  • the first conductive path includes a portion extending laterally with respect to the thickness of the insulating layer.
  • a computing device comprising: A system board having a main surface; and an optoelectronic integrated circuit on the main surface of the system board;
  • the optoelectronic integrated circuit includes: A circuit board having a first surface and a second surface opposite to the first surface, and mounted on the system board such that the second surface faces the main surface of the system board; A first semiconductor chip on the first surface side of the circuit board; An insulating layer covering the first surface of the circuit board and the first semiconductor chip; A first conductive path electrically connected to the first semiconductor chip and extending in the insulating layer; and a waveguide optically coupled to the first semiconductor chip and extending in the insulating layer.
  • elements optically coupled to each other can be aligned with high accuracy.
  • FIG. 1 is a plan view showing an optoelectronic integrated circuit according to Embodiment 1.
  • FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG.
  • FIG. 2 is a cross-sectional view taken along the line BB ′ of FIG.
  • FIG. 3 is a diagram for explaining an example of a planar layout in a region ⁇ and a region ⁇ illustrated in FIG. 2.
  • FIG. 3 is a diagram showing a first example of details of a region ⁇ shown in FIG. 2. It is a figure which shows the 2nd example of the detail of the area
  • FIG. 25 is a diagram for describing an example of details of functions of the semiconductor chip illustrated in FIG. 24. It is a figure which shows the modification of FIG. 6 is a cross-sectional view showing an optoelectronic integrated circuit according to Embodiment 3.
  • FIG. It is a figure for demonstrating an example of the detail of the semiconductor chip shown in FIG.
  • FIG. 6 is a cross-sectional view showing an optoelectronic integrated circuit according to Embodiment 4.
  • FIG. 9 is a plan view showing a main part of an optoelectronic integrated circuit according to Embodiment 5.
  • FIG. 33 is a cross-sectional view taken along the line AA ′ of FIG. 32.
  • FIG. 10 is a cross-sectional view illustrating a computing device according to a sixth embodiment.
  • the mode of light propagated by the optoelectronic integrated circuit 10 is a single mode.
  • FIG. 1 is a plan view showing an optoelectronic integrated circuit 10 according to the first embodiment.
  • FIG. 2 is a cross-sectional view taken along the line AA ′ of FIG. 3 is a cross-sectional view taken along the line BB ′ of FIG.
  • the optoelectronic integrated circuit 10 includes a circuit board 100, a semiconductor chip 200, an insulating layer 300, a conductive path 310, and a waveguide 320.
  • the circuit board 100 has a first surface 102.
  • the semiconductor chip 200 (first semiconductor chip) is on the first surface 102 side of the circuit board 100, and is embedded in the first surface 102 of the circuit board 100 particularly in the example shown in FIG.
  • the insulating layer 300 covers the first surface 102 of the circuit board 100 and the semiconductor chip 200.
  • the conductive path 310 (first conductive path) is electrically connected to the semiconductor chip 200 and extends in the insulating layer 300.
  • the waveguide 320 is optically coupled to the semiconductor chip 200 and extends in the insulating layer 300.
  • elements optically coupled to each other, in particular, the semiconductor chip 200 and the waveguide 320 can be aligned with high accuracy.
  • the circuit board 100 and the semiconductor chip 200 are covered with the insulating layer 300. Therefore, the circuit board 100 and the semiconductor chip 200 are integrated with each other via the insulating layer 300.
  • the waveguide 320 is in the insulating layer 300, that is, in an insulating layer formed using LSI technology. Therefore, the waveguide 320 can be formed using LSI (Large-Scale Integration) technology, specifically, lithography. Therefore, the semiconductor chip 200 and the waveguide 320 can be aligned with high accuracy.
  • LSI Large-Scale Integration
  • the optoelectronic integrated circuit 10 includes a circuit board 100, two semiconductor chips 200, an insulating layer 300, two waveguides 320, a semiconductor chip 400, a plurality of semiconductor chips 410, and two optical connectors 500 and 2.
  • Two optical fibers 510 are provided.
  • the shape of the circuit board 100 is substantially rectangular.
  • the circuit board 100 has a first side 100a, a second side 100b, a third side 100c, and a fourth side 100d.
  • the first side 100a extends along the X direction.
  • the second side 100b is on the opposite side of the first side 100a and extends along the X direction.
  • the third side 100c is between the first side 100a and the second side 100b and extends along the Y direction.
  • the fourth side 100d is between the first side 100a and the second side 100b and on the opposite side of the third side 400c, and extends along the Y direction.
  • the insulating layer 300 overlaps the circuit board 100.
  • Each semiconductor chip 200 is covered with an insulating layer 300, each waveguide 320 extends in the insulating layer 300, and the semiconductor chip 400 and each semiconductor chip 410 overlap the insulating layer 300.
  • the semiconductor chip 400 is located substantially in the center of the circuit board 100.
  • the shape of the semiconductor chip 400 is substantially rectangular in the same manner as the shape of the circuit board 100.
  • the semiconductor chip 400 has a first side 400a, a second side 400b, a third side 400c, and a fourth side 400d.
  • the first side 400a extends along the X direction.
  • the second side 400b is on the opposite side of the first side 400a and extends along the X direction.
  • the third side 400c is between the first side 400a and the second side 400b and extends along the Y direction.
  • the fourth side 400d is between the first side 400a and the second side 400b and on the opposite side of the third side 400c and extends along the Y direction.
  • Some semiconductor chips 410 of the plurality of semiconductor chips 410 are arranged along the first side 400a of the semiconductor chip 400, and other semiconductor chips 410 of the plurality of semiconductor chips 410 are semiconductors.
  • the chips 400 are arranged along the second side 400b.
  • One of the two semiconductor chips 200 extends from the inside to the outside of the semiconductor chip 400 across the third side 400c of the semiconductor chip 400.
  • the other of the two semiconductor chips 200 extends from the inside to the outside of the semiconductor chip 400 across the fourth side 400d of the semiconductor chip 400.
  • One of the two waveguides 320 extends from the semiconductor chip 200 on the third side 400 c side of the semiconductor chip 400 toward the third side 100 c of the circuit substrate 100, and is on the third side 400 c side of the semiconductor chip 400.
  • the semiconductor chip 200 is optically coupled to the optical connector 500 and the optical fiber 510.
  • the other of the two waveguides 320 extends from the semiconductor chip 200 on the fourth side 400d side of the semiconductor chip 400 toward the fourth side 400d of the circuit board 100, and the fourth side 400d of the semiconductor chip 400.
  • the semiconductor chip 200 on the side is optically coupled to the optical connector 500 and the optical fiber 510.
  • the circuit board 100 is a PCB (Printed Circuit Board).
  • the circuit board 100 has a first surface 102 and a second surface 104.
  • the second surface 104 is on the opposite side of the first surface 102.
  • the circuit board 100 has a plurality of electrodes 106 on the first surface 102 side.
  • the circuit board 100 has a plurality of bumps 108 on the second surface 104 side.
  • the circuit board 100 is a BGA (Ball Grid Array), and the plurality of bumps 108 are arranged in a grid pattern.
  • the semiconductor chip 200 is an optical integrated circuit (PIC), more specifically, a silicon photonics chip.
  • the semiconductor chip 200 has a first surface 202 and a second surface 204.
  • the second surface 204 is on the opposite side of the first surface 202.
  • the semiconductor chip 200 has a plurality of electrodes 206 on the first surface 202 side.
  • the semiconductor chip 200 is embedded in the first surface 102 of the circuit board 100 so that the first surface 202 is exposed from the first surface 102 of the circuit board 100.
  • the first surface 202 of the semiconductor chip 200 is substantially flush with the first surface 102 of the circuit board 100.
  • the semiconductor chip 200 is formed from a silicon substrate or an SOI (Silicon On Insulator) substrate.
  • optical elements for example, a laser diode (LD), a photodiode (PD), a modulator, and a waveguide
  • LSI technology for example, a laser diode (LD), a photodiode (PD), a modulator, and
  • the insulating layer 300 has two layers, that is, a layer 300a and a layer 300b.
  • the layers 300 a and 300 b have electrical insulation and a higher refractive index than the waveguide 320. Therefore, the layer 300a and the layer 300b function as an electric wiring layer including the conductive path 310 and also function as a cladding of the waveguide 320 (that is, the core).
  • the layers 300a and 300b are made of silicone resin.
  • the layer 300a and the layer 300b may be made of an epoxy resin or a fluororesin.
  • the conductive path 310 has a three-dimensional structure, specifically, a portion extending in a direction along the thickness of the insulating layer 300 (that is, a portion functioning as a via) and the thickness of the insulating layer 300. A portion extending in a direction transverse to the thickness is included. Therefore, one end of the conductive path 310 and the other end of the conductive path 310 can be shifted from each other in the lateral direction with respect to the thickness of the insulating layer 300, thereby freeing the electrical connection structure by the conductive path 310. The degree can be increased.
  • the conductive path 310 is made of metal, more specifically copper.
  • the waveguide 320 optically couples the semiconductor chip 200 to the optical connector 500. Accordingly, light from the semiconductor chip 200 is sent to the optical connector 500 (optical fiber 510) via the waveguide 320, and light from the optical connector 500 (optical fiber 510) is transmitted to the semiconductor chip 200 via the waveguide 320. Sent to.
  • the waveguide 320 is a polymer waveguide, and light is confined in the waveguide 320 by the layers 300a and 300b.
  • the semiconductor chip 400 is a CPU (Central Processing Unit) or a GPU (Graphics Processing Unit).
  • the semiconductor chip 400 has a first surface 402 and a second surface 404.
  • the second surface 404 is on the opposite side of the first surface 402.
  • the semiconductor chip 400 has a plurality of bumps 406 on the first surface 402.
  • the semiconductor chip 400 is mounted on the insulating layer 300 so that the first surface 402 faces the first surface 102 of the circuit board 100.
  • the semiconductor chip 400 is flip-chip mounted on the insulating layer 300, and each of the plurality of bumps 406 of the semiconductor chip 400 is connected to each of the plurality of electrodes 302 on the insulating layer 300.
  • the semiconductor chip 400 (second semiconductor chip) is electrically connected to the circuit board 100 via the conductive path 310.
  • One end of the conductive path 310 is connected to the electrode 106 of the circuit board 100, and the other end of the conductive path 310 is connected to the electrode 302 connected to the bump 406 of the semiconductor chip 400.
  • the semiconductor chip 400 is electrically connected to the semiconductor chip 200 through the conductive path 310.
  • One end of the conductive path 310 is connected to the electrode 206 of the semiconductor chip 200, and the other end of the conductive path 310 is connected to the electrode 302 connected to the bump 406 of the semiconductor chip 400.
  • the semiconductor chip 410 is a memory chip, more specifically, an HBM (High Bandwidth Memory), and includes a plurality of stacked dies.
  • the semiconductor chip 410 has a first surface 412 and a second surface 414.
  • the second surface 414 is on the opposite side of the first surface 412.
  • the semiconductor chip 410 has a plurality of bumps 416 on the first surface 412.
  • the semiconductor chip 410 is mounted on the insulating layer 300 so that the first surface 412 faces the first surface 102 of the circuit board 100.
  • the semiconductor chip 410 is flip-chip mounted on the insulating layer 300, and each of the plurality of bumps 416 of the semiconductor chip 410 is connected to each of the plurality of electrodes 302 on the insulating layer 300.
  • the semiconductor chip 410 is electrically connected to the semiconductor chip 400 through the conductive path 330.
  • the conductive path 330 extends in the insulating layer 300 in the same manner as the conductive path 310.
  • One end of the conductive path 330 is connected to the electrode 302 connected to the semiconductor chip 400, and the other end of the conductive path 330 is connected to the electrode 302 connected to the semiconductor chip 410.
  • FIG. 4 is a diagram for explaining an example of a planar layout in the region ⁇ and the region ⁇ shown in FIG.
  • the plurality of electrodes 106 of the circuit board 100 are arranged in a lattice shape with a pitch p1 in the X direction and a pitch p1 in the Y direction, and the plurality of electrodes 206 of the semiconductor chip 200 are pitched in the X direction with a pitch p2 and a Y direction
  • the plurality of electrodes 302 of the insulating layer 300 are arranged in a grid pattern with a pitch p3 in the X direction and a pitch p3 in the Y direction.
  • the pitch of the plurality of electrodes 106 and the plurality of electrodes 206 is converted into the pitch of the plurality of electrodes 302 by the conductive path 310.
  • the conductive path 310 includes a portion extending laterally with respect to the thickness of the insulating layer 300. Therefore, one end (electrode 106 or electrode 206) of conductive path 310 and the other end (electrode 302) of conductive path 310 can be shifted from each other in the lateral direction with respect to the thickness of insulating layer 300. Therefore, the pitch of the plurality of electrodes 106 and the plurality of electrodes 206 can be converted to the pitch of the plurality of electrodes 302.
  • the disjoint pitch of each electrode (electrode 106 and electrode 206) from the circuit board 100 to the semiconductor chip 200 can be unified to the pitch p ⁇ b> 3 of the plurality of electrodes 302.
  • the pitch p1 of the plurality of electrodes 106 can be converted to a pitch shorter than the pitch p1, that is, the pitch p3 of the plurality of electrodes 302 (p3 ⁇ p1).
  • the distance ⁇ (pitch) in the X direction between the electrode 106 closest to the plurality of electrodes 206 and the electrode 206 closest to the plurality of electrodes 106 is set to The pitch p3, that is, a pitch shorter than the distance ⁇ (p3 ⁇ ) can be converted.
  • one end and the other end of one conductive path 310 (first conductive path) of the plurality of conductive paths 310 are connected to the electrode 206 and the electrode 302, respectively.
  • One end and the other end of the other waveguide 320 (second conductive path) of the waveguide 320 are connected to the electrode 106 and the electrode 302, respectively, and the other end of the first conductive path and the second conductivity are connected.
  • the distance between the other ends of the path (that is, the pitch p3) is shorter than the distance between one end of the first conductive path and the one end of the second conductive path (that is, the distance ⁇ ).
  • FIG. 5 is a diagram showing a first example of the details of the region ⁇ shown in FIG.
  • the semiconductor chip 200 has a waveguide 210
  • the insulating layer 300 has a waveguide 320.
  • the waveguide 210 has a core layer 212, a clad layer 214, and a clad layer 216.
  • the core layer 212 is between the cladding layer 214 and the cladding layer 216.
  • the core layer 212 is a SiON layer
  • the cladding layer 214 and the cladding layer 216 are SiO 2 layers.
  • the waveguide 320 has a first path 322 and a second path 324.
  • the first path 322 extends in the lateral direction with respect to the thickness of the insulating layer 300, and the second path 324 extends in a direction along the thickness of the insulating layer 300.
  • the waveguide 210 and the waveguide 320 are optically coupled to each other by a mirror 218 and a mirror 326.
  • the mirror 218 is a flat mirror and is provided at the end of the waveguide 210
  • the mirror 326 is a flat mirror and is provided at the end of the first path 322.
  • the light propagating in the waveguide 210 is reflected by the mirror 218, propagates in the second path 324, is reflected by the mirror 326, and is sent to the first path 322.
  • the light propagating in the first path 322 is reflected by the mirror 326, propagated in the second path 324, reflected by the mirror 218, and sent to the waveguide 210.
  • FIG. 6 is a diagram showing a second example of details of the region ⁇ shown in FIG.
  • the mirror 326 may be a curved mirror having a condensing effect.
  • FIG. 7 is a diagram showing a third example of details of the region ⁇ shown in FIG. As shown in FIG. 7, both the mirror 218 and the mirror 326 may be curved mirrors having a light collecting effect.
  • FIG. 8 is a diagram showing a fourth example of details of the region ⁇ shown in FIG. As shown in FIG. 8, the second path 324 (for example, FIG. 5) may not be provided.
  • light propagating in the waveguide 210 is reflected by the mirror 218, propagates in the layer 300a, is sent to the waveguide 320 (first path 322), and is in the waveguide 320 (first path 322). Is propagated through the layer 300a and sent to the waveguide 210.
  • FIG. 9 is a diagram showing a fifth example of details of the region ⁇ shown in FIG.
  • the core layer 212 of the waveguide 210 and the waveguide 320 may be close to each other.
  • the layer 300a covers the waveguide 210, and the thickness of the layer 300a is reduced. Therefore, the core layer 212 of the waveguide 210 and the waveguide 320 (first path 322) can be brought close to each other.
  • the light emitted from the end of the core layer 212 can enter the end of the waveguide 320 (first path 322), and is emitted from the end of the waveguide 320 (first path 322). The emitted light can enter the end of the core layer 212.
  • FIG. 10 is a diagram showing a sixth example of details of the region ⁇ shown in FIG.
  • the layer 300 b may not cover the waveguide 210.
  • the layer 300b is not located between the end of the core layer 212 and the end of the waveguide 320 (first path 322). Therefore, the core layer 212 of the waveguide 210 and the waveguide 320 (first path 322) can be brought closer to each other.
  • FIG. 11 is a diagram showing a seventh example of details of the region ⁇ shown in FIG.
  • the example shown in FIG. 11 is the same as the example shown in FIG. 9 except that a part of the core layer 212 of the waveguide 210 and a part of the waveguide 320 (first path 322) overlap each other. .
  • FIG. 12 is a diagram showing an eighth example of details of the region ⁇ shown in FIG.
  • the example shown in FIG. 12 is the same as the example shown in FIG. 10 except that a part of the core layer 212 of the waveguide 210 and a part of the waveguide 320 (first path 322) overlap each other. .
  • FIG. 13 is a diagram for explaining an example of details of the waveguide 320 shown in FIG.
  • the semiconductor chip 200 is optically coupled to the optical connector 500 by a plurality of waveguides 320.
  • the distance between the adjacent waveguides 320 increases as the distance from the semiconductor chip 200 toward the optical connector 500 increases. That is, the pitch of the plurality of waveguides 320 is converted between the semiconductor chip 200 side and the optical connector 500 side.
  • FIG. 14 is a diagram for explaining an example of the details of one of the plurality of waveguides 320 shown in FIG.
  • the width of the waveguide 320 is increased from the semiconductor chip 200 toward the optical connector 500. Therefore, the beam diameter propagating in the waveguide 320 can be converted.
  • the optoelectronic integrated circuit 10 is manufactured as follows.
  • a circuit board 100 is prepared.
  • the circuit board 100 has a recess on the first surface 102 side.
  • an uncured mold material is applied in the recesses of the circuit board 100.
  • the semiconductor chip 200 is embedded in the recess of the circuit board 100.
  • the semiconductor chip 200 is fixed to the circuit board 100 by curing the molding material applied in the recess.
  • the semiconductor chip 200 can be aligned by the concave portion of the circuit board 100, and further, the semiconductor chip 200 can be bonded to the circuit board 100 by the molding material. Therefore, the semiconductor chip 200 can be aligned with high accuracy.
  • a layer 300 a is formed on the first surface 102 of the circuit board 100 and on the semiconductor chip 200.
  • a through hole for embedding a conductive path 310 (described later using FIG. 18) and a through hole for embedding a part of the waveguide 320 (described later using FIG. 19) are formed in the layer 300a.
  • the through hole is formed using LSI technology, specifically, lithography. Therefore, the through holes can be aligned with high accuracy.
  • a conductive path 310 is embedded in the through hole.
  • a waveguide 320 is formed.
  • a part of the waveguide 320 is embedded in the through hole.
  • the layer 300 b is formed on the layer 300 a, the conductive path 310, and the waveguide 320.
  • a through hole for embedding the conductive path 310 (for example, FIG. 2) is formed in the layer 300b.
  • the through hole is formed using LSI technology, specifically, lithography. Therefore, the through holes can be aligned with high accuracy.
  • the conductive path 310 is embedded in the through hole. Furthermore, the bump 108, the semiconductor chip 400, the optical connector 500, and the optical fiber 510 are provided.
  • the optoelectronic integrated circuit 10 shown in FIGS. 1 to 3 is manufactured.
  • FIG. 21 is a diagram for explaining a second example of the manufacturing method of the optoelectronic integrated circuit 10 shown in FIGS. 1 to 3.
  • the optoelectronic integrated circuit 10 is manufactured as follows.
  • the circuit board 100 and the semiconductor chip 200 are mounted on a support substrate B (for example, a glass substrate).
  • a support substrate B for example, a glass substrate.
  • an opening that communicates with the second surface 204 of the semiconductor chip 200 is formed.
  • an uncured mold material is injected from this opening, and then the mold material is cured, and the support substrate B is peeled from the circuit substrate 100 and the semiconductor chip 200.
  • the semiconductor chip 200 can be aligned by the concave portion of the circuit board 100, and further, the semiconductor chip 200 can be bonded to the circuit board 100 by the molding material. Therefore, the semiconductor chip 200 can be aligned with high accuracy.
  • FIG. 22 is a diagram showing a first modification of FIG.
  • the conductive path 310 electrically connected to the semiconductor chip 200 does not include a portion extending in the lateral direction with respect to the insulating layer 300, and includes only vias penetrating both the layer 300a and the layer 300b. ing.
  • the number of times of lithography for forming the conductive path 310 electrically connected to the semiconductor chip 200 can be reduced to one after the formation of the layer 300a and the layer 300b.
  • the manufacturing process of the integrated circuit 10 can be simplified.
  • FIG. 23 is a diagram showing a second modification of FIG.
  • the semiconductor chip 200 is not embedded in the first surface 102 of the circuit board 100 but is mounted on the first surface 102 of the circuit board 100.
  • the semiconductor chip 200 can be bonded to the circuit board 100 via an adhesive, specifically DAF (Die Attach Film) or a conductive paste.
  • the circuit board 100 and the semiconductor chip 200 are integrated with each other through the insulating layer 300. Therefore, the semiconductor chip 200 can be aligned with high accuracy.
  • FIG. 24 is a cross-sectional view illustrating the optoelectronic integrated circuit 10 according to the second embodiment, and corresponds to FIG. 2 of the first embodiment.
  • the optoelectronic integrated circuit 10 according to the present embodiment is the same as the optoelectronic integrated circuit 10 according to the first embodiment except for the following points.
  • the optical functional element is mounted on the circuit board 100 as the semiconductor chip 600.
  • the semiconductor chip 600 functions as WDM (Wavelength-Division Multiplexing), and more specifically, has AWG (Arrayed-Waveguide Grating). Therefore, it is not necessary to mount the function of the semiconductor chip 600 on the semiconductor chip 200, and thereby the manufacturing process of the semiconductor chip 200 can be simplified.
  • the semiconductor chip 600 has a first surface 602 and a second surface 604.
  • the second surface 604 is on the opposite side of the first surface 602.
  • the semiconductor chip 600 is embedded in the first surface 102 of the circuit board 100 so that the first surface 602 is exposed from the first surface 102 of the circuit board 100.
  • the first surface 602 of the semiconductor chip 600 is substantially flush with the first surface 102 of the circuit board 100.
  • the semiconductor chip 600 can be embedded in the circuit board 100 together with the semiconductor chip 200 in the same manner as the example described with reference to FIG.
  • the semiconductor chip 600 is optically coupled to the semiconductor chip 200 via the waveguide 320 (waveguide 320a).
  • the waveguide 320a extends in the insulating layer 300 in the same manner as the waveguide 320 shown in FIG.
  • the semiconductor chip 600 is optically coupled to the optical connector 500 via the waveguide 320 (waveguide 320b).
  • the waveguide 320b extends in the insulating layer 300 in the same manner as the waveguide 320 shown in FIG.
  • FIG. 25 is a diagram for explaining an example of detailed functions of the semiconductor chip 600 shown in FIG.
  • the number of waveguides 320a is greater than the number of waveguides 320b. That is, light from the semiconductor chip 200 is multiplexed by the semiconductor chip 600 and sent to the optical connector 500, and light from the optical connector 500 is demultiplexed by the semiconductor chip 600 and sent to the semiconductor chip 200. Yes.
  • FIG. 26 is a diagram showing a modification of FIG.
  • the semiconductor chip 600 is not embedded in the first surface 102 of the circuit board 100 and is mounted on the insulating layer 300. Also in this example, the semiconductor chip 600 can be optically coupled to the semiconductor chip 200 and the optical connector 500 by the waveguide extending in the insulating layer 300, that is, the waveguide 320a and the waveguide 320b, respectively.
  • FIG. 27 is a cross-sectional view showing the optoelectronic integrated circuit 10 according to the third embodiment, and corresponds to FIG. 2 of the first embodiment.
  • the optoelectronic integrated circuit 10 according to the present embodiment is the same as the optoelectronic integrated circuit 10 according to the first embodiment except for the following points.
  • the insulating layer 300 includes more than two layers, specifically, six layers (layer 300a, layer 300b, layer 300c, layer 300d, layer 300e, and layer 300f). Therefore, a more complicated electrical connection structure can be formed in the insulating layer 300.
  • the optoelectronic integrated circuit 10 includes a semiconductor chip 420.
  • the semiconductor chip 420 is a transmission (TX) chip or a reception (RX) chip, and controls the semiconductor chip 200.
  • the semiconductor chip 420 has a first surface 422 and a second surface 424. The second surface 424 is on the opposite side of the first surface 422.
  • the semiconductor chip 420 has a plurality of bumps 426 on the first surface 422.
  • the semiconductor chip 420 is mounted on the insulating layer 300 so that the first surface 422 faces the first surface 102 of the circuit board 100.
  • the semiconductor chip 420 is flip-chip mounted on the insulating layer 300, and each of the plurality of bumps 426 of the semiconductor chip 420 is connected to each of the plurality of electrodes 302 on the insulating layer 300.
  • the semiconductor chip 400 is electrically connected to the semiconductor chip 420 through the conductive path 340.
  • the conductive path 340 extends in the insulating layer 300 in the same manner as the conductive path 310, and extends in a direction along the thickness of the insulating layer 300 (that is, a part functioning as a via) and the insulating layer. It includes a portion extending transversely to a thickness of 300.
  • One end of the conductive path 340 is connected to the electrode 302 connected to the bump 406 of the semiconductor chip 400, and the other end of the conductive path 340 is connected to the electrode 302 connected to the bump 426 of the semiconductor chip 420. .
  • the semiconductor chip 420 (second semiconductor chip) is electrically connected to the semiconductor chip 200 via the conductive path 310.
  • One end of the conductive path 310 is connected to the electrode 302 connected to the bump 426 of the semiconductor chip 420, and the other end of the conductive path 310 is connected to the electrode 206 of the semiconductor chip 200.
  • FIG. 28 is a view for explaining an example of the details of the semiconductor chip 420 shown in FIG.
  • a plurality of semiconductor chips 420 are arranged along the fourth side 400 d of the semiconductor chip 400.
  • the plurality of semiconductor chips 420 include a plurality of transmission (TX) chips 420T and a plurality of reception (RX) chips 420R. TX chips 420T and RX chips 420R are arranged alternately.
  • the semiconductor chip 400 has a plurality of I / Os (input / output) (for example, pads) arranged along the fourth side 400d, and the plurality of I / Os are alternately arranged along the fourth side 400d. Includes lined TX I / O and RX I / O.
  • Each TX chip 420T is electrically connected to the TX I / O of the semiconductor chip 400 via a conductive path 340 (conductive path 340T), and each RX chip 420R has a conductive path 340 (conductive path 340).
  • 340R is electrically connected to the RX I / O of the semiconductor chip 400.
  • the number of channels of each semiconductor chip 420 (that is, the number of conductive paths 340 connected to each semiconductor chip 420) is 3 channels in the example shown in FIG. 26, but other than 3 channels in other examples, for example, 16 It may be a channel.
  • the transmission rate of each channel is, for example, 10 Gbps, 25 Gbps, 28 Gbps, 56 Gbps, or 100 Gbps.
  • FIG. 29 is a diagram for explaining an example of the function of the insulating layer 300 according to the example shown in FIGS. 27 and 28.
  • the conductive path 340T and the conductive path 340R can be electromagnetically shielded by the conductive pattern 340G.
  • the conductive pattern 340G, the conductive path 340R, the conductive pattern 340G, the conductive path 340T, and the conductive pattern 340G are covered with the layers 300b, 300c, 300d, 300e, and 300f, respectively. .
  • the upper surface of the conductive path 340T is covered by the conductive pattern 340G in the layer 300f
  • the lower surface of the conductive path 340R is covered by the conductive pattern 340G in the layer 300b
  • the conductive path 340T and the conductive path 340T are covered.
  • 340R is separated by a conductive pattern 340G in layer 300d.
  • Each conductive pattern 340G is given a specific potential, specifically a ground potential. Therefore, the conductive path 340T and the conductive path 340R can be electromagnetically shielded by the conductive pattern 340G.
  • FIG. 30 is a diagram showing a modification of FIG.
  • each of the plurality of waveguides 320 is provided in each of the plurality of layers from the layer 300b to the layer 300f in the insulating layer 300.
  • a plurality of waveguides 320 can be stacked in a direction along the thickness of the insulating layer 300, and thus more waveguides 320 can be provided.
  • FIG. 31 is a cross-sectional view illustrating the optoelectronic integrated circuit 10 according to the fourth embodiment, and corresponds to FIG. 27 of the third embodiment.
  • the optoelectronic integrated circuit 10 according to the present embodiment is the same as the optoelectronic integrated circuit 10 according to the third embodiment except for the following points.
  • the semiconductor chip 420 is not electrically connected directly to the semiconductor chip 400, in other words, the conductive path that electrically connects the semiconductor chip 420 to the semiconductor chip 400 is not provided in the insulating layer 300. .
  • the semiconductor chip 200 is electrically connected to the semiconductor chip 420 via one conductive path 310 and is electrically connected to the semiconductor chip 400 via another conductive path 310.
  • the semiconductor chip 400 and the semiconductor chip 420 may be electrically connected to each other via the semiconductor chip 200 or may not be connected to each other.
  • the semiconductor chip 420 is a driver IC.
  • the semiconductor chip 200 is driven by the semiconductor chip 420.
  • the semiconductor chip 420 is a TIA (Trans Impedance Amplifier).
  • the semiconductor chip 420 converts the photocurrent generated in the semiconductor chip 200 into a voltage, and the semiconductor chip 200 receives the voltage (signal) converted in the semiconductor chip 420 and sends this voltage to the semiconductor chip 400. .
  • FIG. 32 is a plan view showing a main part of the optoelectronic integrated circuit 10 according to the fifth embodiment.
  • 33 is a cross-sectional view taken along the line AA ′ of FIG.
  • the optoelectronic integrated circuit 10 according to the present embodiment is the same as the optoelectronic integrated circuit 10 according to the fourth embodiment except for the following points.
  • the semiconductor chip 200 is a transmission / reception (TRX) chip 200TR, and the semiconductor chip 420 has both a driver IC and a TIA. Therefore, the semiconductor chip 200 (TRX chip 200TR) can transmit or receive light according to the control of the semiconductor chip 420, and the semiconductor chip 420 can convert the photocurrent generated in the semiconductor chip 200 into a voltage. it can.
  • TRX chip 200TR transmission / reception
  • the plurality of semiconductor chips 200 are arranged along the fourth side 400d of the semiconductor chip 400, and each of the plurality of semiconductor chips 420 overlaps each of the plurality of semiconductor chips 200.
  • the semiconductor chip 420 is electrically connected to the semiconductor chip 200 via one conductive path 310
  • the semiconductor chip 400 is connected to the semiconductor chip 200 via another conductive path 310.
  • the number of channels of the semiconductor chip 200 may be 16 channels, for example.
  • the transmission rate of each channel is, for example, 10 Gbps, 25 Gbps, 28 Gbps, 56 Gbps, or 100 Gbps.
  • FIG. 34 is a cross-sectional view showing a computing device 20 according to the sixth embodiment.
  • the computing device 20 includes an optoelectronic integrated circuit 10 and a system board 700 (motherboard).
  • the optoelectronic integrated circuit 10 according to the present embodiment is the optoelectronic integrated circuit 10 according to the first embodiment.
  • the system board 700 has a main surface 702 and a back surface 704.
  • the back surface 704 is on the opposite side of the main surface 702.
  • the optoelectronic integrated circuit 10 is mounted on the system board 700 so that the second surface 104 of the circuit board 100 faces the main surface 702 of the system board 700.
  • Each bump 108 of the circuit board 100 is connected to the system board 700, and the optoelectronic integrated circuit 10 can receive power or a control signal from the system board 700 via the bump 108.

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Abstract

回路基板（１００）は、第１面（１０２）を有している。半導体チップ（２００）（第１半導体チップ）は、回路基板（１００）の第１面（１０２）側にある。絶縁層（３００）は、回路基板（１００）の第１面（１０２）及び半導体チップ（２００）を覆っている。導電性経路（３１０）（第１導電性経路）は、半導体チップ（２００）に電気的に接続しており、絶縁層（３００）内で延伸している。導波路（３２０）は、半導体チップ（２００）に光学的に結合しており、絶縁層（３００）内で延伸している。

Description

光電子集積回路及びコンピューティング装置
　本発明は、光電子集積回路及びコンピューティング装置に関する。
　近年、広帯域通信の要請から、コンピューティング装置（例えば、サーバ）に利用するための光電子集積回路に関する研究及び開発が進められており、特に、シリコンフォトニクスが注目されている。シリコンフォトニクスにおいては、ＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）技術を用いてシリコン基板上に光学素子（例えば、レーザダイオード（ＬＤ）、フォトダイオード（ＰＤ）、変調器又は導波路）が形成され、回路基板上にこのシリコン基板が搭載される。
　特許文献１には、光電子集積回路の一例が記載されている。この例における光電子集積回路は、回路基板、ポリマー導波路及びシリコンフォトニクスチップを有している。ポリマー導波路は、回路基板上に配置されている。シリコンフォトニクスチップは、ポリマー導波路上に搭載され、ポリマー導波路と光学的に結合している。シリコンフォトニクスチップは、ポリマー導波路を貫通するビアを介して回路基板と電気的に接続している。
　特許文献２には、光電子集積回路の一例が記載されている。この例における光電子集積回路は、回路基板、平面光波回路（ＰＬＣ）及び送信（ＴＸ）チップを有している。ＰＬＣは、回路基板上に搭載されている。ＴＸチップは、ＰＬＣ上に搭載されている。ＴＸチップは、ＰＬＣを貫通するＴＳＶ（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ　Ｖｉａ）を介して回路基板に電気的に接続している。
特開２０１６－９１５１号公報 国際公開第２０１３／１０１１８４号
　本発明者は、光電子集積回路について、光学的に互いに結合する素子同士を位置合わせする方法を検討した。素子間で光信号をやり取りするためには、素子を正確に位置合わせする必要がある。特にシングルモードの光信号をやり取りする場合には、より正確な位置合わせが要求される。
　本発明の一の目的は、光学的に互いに結合した素子同士を高い精度で位置合わせすることにある。本発明のさらなる目的は、実施形態の以下の開示から明らかになるであろう。
　本発明の一態様によれば、以下の光電子集積回路が提供される。
　以下を備える光電子集積回路：
　第１面を有する回路基板；
　前記回路基板の前記第１面側の第１半導体チップ；
　前記回路基板の前記第１面及び前記第１半導体チップを覆う絶縁層；
　前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
　前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路。
　本発明の他の態様によれば、以下の光電子集積回路が提供される。
　以下を備える光電子集積回路：
　第１半導体チップ；
　前記第１半導体チップを覆う絶縁層；
　前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
　前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路、
　ここで、前記第１導電性経路は、前記絶縁層の厚さに対して横方向に延びる部分を含む。
　本発明のさらに他の態様によれば、以下のコンピューティング装置が提供される。
　以下を備えるコンピューティング装置：
　主面を有するシステムボード；及び
　前記システムボードの前記主面上の光電子集積回路、
　ここで、前記光電子集積回路は、以下を含む：
　　第１面と、前記第１面の反対側の第２面と、を有し、前記第２面が前記システムボードの前記主面と対向するように前記システムボード上に搭載された回路基板；
　　前記回路基板の前記第１面側の第１半導体チップ；
　　前記回路基板の前記第１面及び前記第１半導体チップを覆う絶縁層；
　　前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
　　前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路。
　本発明の上述した一態様によれば、光学的に互いに結合した素子同士を高い精度で位置合わせすることができる。
　上述した目的、およびその他の目的、特徴および利点は、以下に述べる好適な実施の形態、およびそれに付随する以下の図面によってさらに明らかになる。
実施形態１に係る光電子集積回路を示す平面図である。 図１のＡ－Ａ´断面図である。 図１のＢ－Ｂ´断面図である。 図２に示した領域α及び領域βにおける平面レイアウトの一例を説明するための図である。 図２に示した領域γの詳細の第１例を示す図である。 図２に示した領域γの詳細の第２例を示す図である。 図２に示した領域γの詳細の第３例を示す図である。 図２に示した領域γの詳細の第４例を示す図である。 図２に示した領域γの詳細の第５例を示す図である。 図２に示した領域γの詳細の第６例を示す図である。 図２に示した領域γの詳細の第７例を示す図である。 図２に示した領域γの詳細の第８例を示す図である。 図１に示した導波路の詳細の一例を説明するための図である。 図１３に示した複数の導波路のうちの一の導波路の詳細の一例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第１例を説明するための図である。 図１から図３に示した光電子集積回路の製造方法の第２例を説明するための図である。 図２の第１の変形例を示す図である。 図２の第２の変形例を示す図である。 実施形態２に係る光電子集積回路を示す断面図である。 図２４に示した半導体チップの機能の詳細の一例を説明するための図である。 図２４の変形例を示す図である。 実施形態３に係る光電子集積回路を示す断面図である。 図２７に示した半導体チップの詳細の一例を説明するための図である。 図２７及び図２８に示した例に係る絶縁層の機能の一例を説明するための図である。 図２７の変形例を示す図である。 実施形態４に係る光電子集積回路を示す断面図である。 実施形態５に係る光電子集積回路の要部を示す平面図である。 図３２のＡ－Ａ´断面図である。 実施形態６に係るコンピューティング装置を示す断面図である。
　以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
　なお、実施形態において、光電子集積回路１０によって伝搬される光のモードは、シングルモードである。
（実施形態１）
　図１は、実施形態１に係る光電子集積回路１０を示す平面図である。図２は、図１のＡ－Ａ´断面図である。図３は、図１のＢ－Ｂ´断面図である。
　図２を用いて、光電子集積回路１０の概要について説明する。光電子集積回路１０は、回路基板１００、半導体チップ２００、絶縁層３００、導電性経路３１０及び導波路３２０を備えている。回路基板１００は、第１面１０２を有している。半導体チップ２００（第１半導体チップ）は、回路基板１００の第１面１０２側にあり、特に図２に示す例では回路基板１００の第１面１０２に埋め込まれている。絶縁層３００は、回路基板１００の第１面１０２及び半導体チップ２００を覆っている。導電性経路３１０（第１導電性経路）は、半導体チップ２００に電気的に接続しており、絶縁層３００内で延伸している。導波路３２０は、半導体チップ２００に光学的に結合しており、絶縁層３００内で延伸している。
　上述した構成によれば、光学的に互いに結合した素子同士、特に半導体チップ２００と導波路３２０を高い精度で位置合わせすることができる。具体的には、上述した構成においては、回路基板１００及び半導体チップ２００は、絶縁層３００によって覆われている。したがって、回路基板１００及び半導体チップ２００は、絶縁層３００を介して互いに一体となっている。さらに、導波路３２０は、絶縁層３００内、すなわち、ＬＳＩ技術を用いて形成される絶縁層内にある。したがって、ＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ　Ｉｎｔｅｇｒａｔｉｏｎ）技術、具体的にはリソグラフィを用いて導波路３２０を形成することができる。したがって、半導体チップ２００と導波路３２０を高い精度で位置合わせすることができる。
　次に、図１を用いて、光電子集積回路１０の平面レイアウトの詳細の一例について説明する。
　図１に示す例において、光電子集積回路１０は、回路基板１００、２つの半導体チップ２００、絶縁層３００、２つの導波路３２０、半導体チップ４００、複数の半導体チップ４１０、２つの光コネクタ５００及び２つの光ファイバ５１０を備えている。
　回路基板１００の形状は、実質的に矩形である。回路基板１００は、第１辺１００ａ、第２辺１００ｂ、第３辺１００ｃ及び第４辺１００ｄを有している。第１辺１００ａは、Ｘ方向に沿って延伸している。第２辺１００ｂは、第１辺１００ａの反対側にあってＸ方向に沿って延伸している。第３辺１００ｃは、第１辺１００ａと第２辺１００ｂの間にあってＹ方向に沿って延伸している。第４辺１００ｄは、第１辺１００ａと第２辺１００ｂの間かつ第３辺４００ｃの反対側にあってＹ方向に沿って延伸している。
　絶縁層３００は、回路基板１００と重なっている。各半導体チップ２００は、絶縁層３００によって覆われており、各導波路３２０は、絶縁層３００内で延伸しており、半導体チップ４００及び各半導体チップ４１０は、絶縁層３００と重なっている。
　半導体チップ４００は、回路基板１００の実質的に中央に位置している。半導体チップ４００の形状は、回路基板１００の形状と同様にして、実質的に矩形である。半導体チップ４００は、第１辺４００ａ、第２辺４００ｂ、第３辺４００ｃ及び第４辺４００ｄを有している。第１辺４００ａは、Ｘ方向に沿って延伸している。第２辺４００ｂは、第１辺４００ａの反対側にあってＸ方向に沿って延伸している。第３辺４００ｃは、第１辺４００ａと第２辺４００ｂの間にあってＹ方向に沿って延伸している。第４辺４００ｄは、第１辺４００ａと第２辺４００ｂの間かつ第３辺４００ｃの反対側にあってＹ方向に沿って延伸している。
　複数の半導体チップ４１０のうちの一部の半導体チップ４１０は、半導体チップ４００の第１辺４００ａに沿って並んでおり、複数の半導体チップ４１０のうちの他の一部の半導体チップ４１０は、半導体チップ４００の第２辺４００ｂに沿って並んでいる。
　２つの半導体チップ２００のうちの一方は、半導体チップ４００の第３辺４００ｃを跨いで半導体チップ４００の内側から外側に亘って広がっている。２つの半導体チップ２００のうちのもう一方は、半導体チップ４００の第４辺４００ｄを跨いで半導体チップ４００の内側から外側に亘って広がっている。
　２つの導波路３２０のうちの一方は、半導体チップ４００の第３辺４００ｃ側の半導体チップ２００から回路基板１００の第３辺１００ｃに向かって延伸しており、半導体チップ４００の第３辺４００ｃ側の半導体チップ２００を光コネクタ５００及び光ファイバ５１０に光学的に結合している。２つの導波路３２０のうちのもう一方は、半導体チップ４００の第４辺４００ｄ側の半導体チップ２００から回路基板１００の第４辺４００ｄに向かって延伸しており、半導体チップ４００の第４辺４００ｄ側の半導体チップ２００を光コネクタ５００及び光ファイバ５１０に光学的に結合している。
　次に、図２を用いて、光電子集積回路１０の断面の詳細について説明する。
　回路基板１００は、ＰＣＢ（Ｐｒｉｎｔｅｄ　Ｃｉｒｃｕｉｔ　Ｂｏａｒｄ）である。回路基板１００は、第１面１０２及び第２面１０４を有している。第２面１０４は、第１面１０２の反対側にある。回路基板１００は、第１面１０２側に複数の電極１０６を有している。回路基板１００は、第２面１０４側に複数のバンプ１０８を有している。特に図２に示す例において、回路基板１００は、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）であり、複数のバンプ１０８は、格子状に配置されている。
　半導体チップ２００は、光集積回路（ＰＩＣ）、より具体的にはシリコンフォトニクスチップである。半導体チップ２００は、第１面２０２及び第２面２０４を有している。第２面２０４は、第１面２０２の反対側にある。半導体チップ２００は、第１面２０２側に複数の電極２０６を有している。半導体チップ２００は、第１面２０２が回路基板１００の第１面１０２から露出するように回路基板１００の第１面１０２に埋め込まれている。特に図２に示す例では、半導体チップ２００の第１面２０２は、回路基板１００の第１面１０２と実質的に面一になっている。一例において、半導体チップ２００は、シリコン基板又はＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板から形成されている。半導体チップ２００の第１面２０２上には、ＬＳＩ技術を用いて光学素子（例えば、レーザダイオード（ＬＤ）、フォトダイオード（ＰＤ）、変調器及び導波路）が形成されている。
　絶縁層３００は、２つの層、すなわち、層３００ａ及び層３００ｂを有している。層３００ａ及び層３００ｂは、電気的絶縁性を有しているとともに、導波路３２０よりも高い屈折率を有している。したがって、層３００ａ及び層３００ｂは、導電性経路３１０を含む電気配線層として機能するとともに、導波路３２０（つまり、コア）のクラッドとして機能している。一例において、層３００ａ及び層３００ｂは、シリコーン樹脂からなっている。他の例において、層３００ａ及び層３００ｂは、エポキシ樹脂又はフッ素樹脂からなっていてもよい。
　導電性経路３１０は、３次元構造を有しており、具体的には、絶縁層３００の厚さに沿った方向に延びる部分（つまり、ビアとして機能している部分）及び絶縁層３００の厚さに対して横方向に延びる部分を含んでいる。したがって、導電性経路３１０の一端と導電性経路３１０の他端とを絶縁層３００の厚さに対して横方向に互いにずらすことができ、これによって、導電性経路３１０による電気的接続構造の自由度を高くすることができる。一例において、導電性経路３１０は、金属、より具体的には銅からなっている。
　導波路３２０は、半導体チップ２００を光コネクタ５００に光学的に結合している。したがって、半導体チップ２００からの光は、導波路３２０を介して光コネクタ５００（光ファイバ５１０）に送られ、光コネクタ５００（光ファイバ５１０）からの光は、導波路３２０を介して半導体チップ２００に送られる。導波路３２０は、ポリマー導波路であり、層３００ａ及び層３００ｂによって導波路３２０内に光が閉じ込められている。
　半導体チップ４００は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）又はＧＰＵ（Ｇｒａｐｈｉｃｓ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）である。半導体チップ４００は、第１面４０２及び第２面４０４を有している。第２面４０４は、第１面４０２の反対側にある。半導体チップ４００は、第１面４０２上に複数のバンプ４０６を有している。半導体チップ４００は、第１面４０２が回路基板１００の第１面１０２に対向するように絶縁層３００上に搭載されている。半導体チップ４００は、絶縁層３００上にフリップチップ実装されており、半導体チップ４００の複数のバンプ４０６のそれぞれは、絶縁層３００上の複数の電極３０２のそれぞれに接続している。
　半導体チップ４００（第２半導体チップ）は、導電性経路３１０を介して回路基板１００と電気的に接続している。導電性経路３１０の一端は、回路基板１００の電極１０６に接続しており、導電性経路３１０の他端は、半導体チップ４００のバンプ４０６に接続した電極３０２に接続している。
　半導体チップ４００は、導電性経路３１０を介して半導体チップ２００と電気的に接続している。導電性経路３１０の一端は、半導体チップ２００の電極２０６に接続しており、導電性経路３１０の他端は、半導体チップ４００のバンプ４０６に接続した電極３０２に接続している。
　次に、図３を用いて、光電子集積回路１０の断面の詳細について説明する。
　半導体チップ４１０は、メモリチップ、より具体的にはＨＢＭ（Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）であり、積層された複数のダイを含んでいる。半導体チップ４１０は、第１面４１２及び第２面４１４を有している。第２面４１４は、第１面４１２の反対側にある。半導体チップ４１０は、第１面４１２上に複数のバンプ４１６を有している。半導体チップ４１０は、第１面４１２が回路基板１００の第１面１０２に対向するように絶縁層３００上に搭載されている。半導体チップ４１０は、絶縁層３００上にフリップチップ実装されており、半導体チップ４１０の複数のバンプ４１６のそれぞれは、絶縁層３００上の複数の電極３０２のそれぞれに接続している。
　半導体チップ４１０は、導電性経路３３０を介して半導体チップ４００に電気的に接続している。導電性経路３３０は、導電性経路３１０と同様にして、絶縁層３００内で延伸している。導電性経路３３０の一端は、半導体チップ４００に接続した電極３０２に接続しており、導電性経路３３０の他端は、半導体チップ４１０に接続した電極３０２に接続している。
　図４は、図２に示した領域α及び領域βにおける平面レイアウトの一例を説明するための図である。
　回路基板１００の複数の電極１０６は、Ｘ方向にピッチｐ１及びＹ方向にピッチｐ１で格子状に配置されており、半導体チップ２００の複数の電極２０６は、Ｘ方向にピッチｐ２及びＹ方向にピッチｐ２で格子状に配置されており、絶縁層３００の複数の電極３０２は、Ｘ方向にピッチｐ３及びＹ方向にピッチｐ３で格子状に配置されている。
　図２及び図４に示す例では、複数の電極１０６及び複数の電極２０６のピッチを導電性経路３１０によって複数の電極３０２のピッチに変換している。具体的には、導電性経路３１０は、絶縁層３００の厚さに対して横方向に延びる部分を含んでいる。したがって、導電性経路３１０の一端（電極１０６又は電極２０６）と導電性経路３１０の他端（電極３０２）を絶縁層３００の厚さに対して横方向に互いにずらすことができる。したがって、複数の電極１０６及び複数の電極２０６のピッチを複数の電極３０２のピッチに変換することができる。
　特に図２及び図４に示す例では、回路基板１００から半導体チップ２００にかけての各電極（電極１０６及び電極２０６）のばらばらのピッチを複数の電極３０２のピッチｐ３に統一することができる。特に、複数の電極１０６のピッチｐ１は、ピッチｐ１よりも短いピッチ、すなわち、複数の電極３０２のピッチｐ３（ｐ３＜ｐ１）に変換することができる。
　さらに、図２及び図４に示す例では、複数の電極２０６に最隣接する電極１０６と複数の電極１０６に最隣接する電極２０６の間のＸ方向における距離Δ（ピッチ）を複数の電極３０２のピッチｐ３、つまり距離Δよりも短いピッチ（ｐ３＜Δ）に変換することができる。具体的には、複数の導電性経路３１０のうちの一の導電性経路３１０（第１導電性経路）の一端及び他端は、それぞれ、電極２０６及び電極３０２に接続しており、複数の導波路３２０のうちの他の導波路３２０（第２導電性経路）の一端及び他端は、それぞれ、電極１０６及び電極３０２に接続しており、第１導電性経路の他端と第２導電性経路の他端の間の距離（つまり、ピッチｐ３）は、第１導電性経路の一端と第２導電性経路の一端の間の距離（つまり、距離Δ）よりも短くなっている。
　図５は、図２に示した領域γの詳細の第１例を示す図である。この例において、半導体チップ２００は、導波路２１０を有しており、絶縁層３００は、導波路３２０を有している。
　導波路２１０は、コア層２１２、クラッド層２１４及びクラッド層２１６を有している。コア層２１２は、クラッド層２１４とクラッド層２１６の間にある。一例において、コア層２１２は、ＳｉＯＮ層であり、クラッド層２１４及びクラッド層２１６は、ＳｉＯ２層である。
　導波路３２０は、第１経路３２２及び第２経路３２４を有している。第１経路３２２は、絶縁層３００の厚さに対して横方向に延びており、第２経路３２４は、絶縁層３００の厚さに沿った方向に延びている。
　導波路２１０と導波路３２０は、ミラー２１８及びミラー３２６によって光学的に互いに結合している。図５に示す例において、ミラー２１８は、平坦ミラーであり、導波路２１０の端部に設けられており、ミラー３２６は、平坦ミラーであり、第１経路３２２の端部に設けられている。導波路２１０内を伝搬する光は、ミラー２１８によって反射され、第２経路３２４内を伝搬してミラー３２６によって反射され、第１経路３２２に送られる。第１経路３２２内を伝搬する光は、ミラー３２６によって反射され、第２経路３２４内を伝搬してミラー２１８によって反射され、導波路２１０に送られる。
　図６は、図２に示した領域γの詳細の第２例を示す図である。図６に示すように、ミラー３２６は、集光効果のある湾曲ミラーであってもよい。
　図７は、図２に示した領域γの詳細の第３例を示す図である。図７に示すように、ミラー２１８及びミラー３２６の双方が集光効果のある湾曲ミラーであってもよい。
　図８は、図２に示した領域γの詳細の第４例を示す図である。図８に示すように、第２経路３２４（例えば、図５）は設けられていなくてもよい。この例において、導波路２１０内を伝搬する光は、ミラー２１８によって反射され、層３００ａ内を伝搬して導波路３２０（第１経路３２２）に送られ、導波路３２０（第１経路３２２）内を伝搬する光は、ミラー３２６によって反射され、層３００ａ内を伝搬して導波路２１０に送られる。
　図９は、図２に示した領域γの詳細の第５例を示す図である。図９に示すように、導波路２１０のコア層２１２と導波路３２０（第１経路３２２）を互いに近接させてもよい。特に図９に示す例では、層３００ａが導波路２１０を覆っており、層３００ａの厚さは薄くなっている。したがって、導波路２１０のコア層２１２と導波路３２０（第１経路３２２）を互いに近接させることができる。この例においては、コア層２１２の端部から出射された光が導波路３２０（第１経路３２２）の端部に入射することができ、導波路３２０（第１経路３２２）の端部から出射された光はコア層２１２の端部に入射することができる。
　図１０は、図２に示した領域γの詳細の第６例を示す図である。図１０に示すように、層３００ｂは、導波路２１０を覆わなくてもよい。この例においては、コア層２１２の端部と導波路３２０（第１経路３２２）の端部の間に層３００ｂが位置していない。したがって、導波路２１０のコア層２１２と導波路３２０（第１経路３２２）を互いにさらに近接させることができる。
　図１１は、図２に示した領域γの詳細の第７例を示す図である。図１１に示す例は、導波路２１０のコア層２１２の一部と導波路３２０（第１経路３２２）の一部が互いに重なっている点を除いて、図９に示した例と同様である。
　図１２は、図２に示した領域γの詳細の第８例を示す図である。図１２に示す例は、導波路２１０のコア層２１２の一部と導波路３２０（第１経路３２２）の一部が互いに重なっている点を除いて、図１０に示した例と同様である。
　図１３は、図１に示した導波路３２０の詳細の一例を説明するための図である。この例において、半導体チップ２００は、複数の導波路３２０によって光コネクタ５００に光学的に結合されている。さらに、隣り合う導波路３２０間の距離は、半導体チップ２００から光コネクタ５００に向かうにつれて広がっている。つまり、半導体チップ２００側と光コネクタ５００側との間で複数の導波路３２０のピッチが変換されている。
　図１４は、図１３に示した複数の導波路３２０のうちの一の導波路３２０の詳細の一例を説明するための図である。この例において、導波路３２０の幅は、半導体チップ２００から光コネクタ５００に向かうにつれて広がっている。したがって、導波路３２０内を伝搬するビーム径を変換することができる。
　図１５から図２０までの各図は、図１から図３に示した光電子集積回路１０の製造方法の第１例を説明するための図である。この例において、光電子集積回路１０は、以下のようにして製造される。
　まず、図１５に示すように、回路基板１００を準備する。回路基板１００は、第１面１０２側に凹部を有している。次いで、回路基板１００の凹部内に未硬化のモールド材を塗布する。
　次いで、図１６に示すように、回路基板１００の凹部内に半導体チップ２００を埋め込む。凹部内に塗布されたモールド材を硬化させることによって、半導体チップ２００を回路基板１００に固定する。この方法においては、回路基板１００の凹部によって半導体チップ２００を位置合わせすることができ、さらに、モールド材によって半導体チップ２００を回路基板１００に接合させることができる。したがって、半導体チップ２００を高い精度で位置合わせすることができる。
　次いで、図１７に示すように、回路基板１００の第１面１０２上及び半導体チップ２００上に層３００ａを形成する。次いで、層３００ａに、導電性経路３１０（図１８を用いて後述）を埋め込むためのスルーホール及び導波路３２０の一部（図１９を用いて後述）を埋め込むためのスルーホールを形成する。スルーホールは、ＬＳＩ技術、具体的にはリソグラフィを用いて形成される。したがって、スルーホールを高い精度で位置合わせすることができる。
　次いで、図１８に示すように、スルーホールに導電性経路３１０を埋め込む。
　次いで、図１９に示すように、導波路３２０を形成する。この例においては、例えば図５を用いて説明したように導波路３２０の一部がスルーホールに埋め込まれている。ただし、図８を用いて説明したように導波路３２０を埋め込むためのスルーホールを設けなくてもよい。
　次いで、図２０に示すように、層３００ａ上、導電性経路３１０上及び導波路３２０上に層３００ｂを形成する。次いで、層３００ｂに導電性経路３１０（例えば、図２）を埋め込むためのスルーホールを形成する。スルーホールは、ＬＳＩ技術、具体的にはリソグラフィを用いて形成される。したがって、スルーホールを高い精度で位置合わせすることができる。
　次いで、スルーホールに導電性経路３１０を埋め込む。さらに、バンプ１０８、半導体チップ４００、光コネクタ５００及び光ファイバ５１０を設ける。
　このようにして、図１から図３に示した光電子集積回路１０が製造される。
　図２１は、図１から図３に示した光電子集積回路１０の製造方法の第２例を説明するための図である。この例において、光電子集積回路１０は、以下のようにして製造される。
　図２１に示すように、回路基板１００及び半導体チップ２００を支持基板Ｂ（例えば、ガラス基板）上に搭載する。回路基板１００の第２面１０４には、半導体チップ２００の第２面２０４に通じる開口が形成されている。この例においては、この開口から未硬化のモールド材を注入し、その後、モールド材を硬化させ、支持基板Ｂを回路基板１００及び半導体チップ２００から剥離する。この方法においても、回路基板１００の凹部によって半導体チップ２００を位置合わせすることができ、さらに、モールド材によって半導体チップ２００を回路基板１００に接合させることができる。したがって、半導体チップ２００を高い精度で位置合わせすることができる。
　その後の工程は、図１７から図２０を用いて説明した例の工程と同様である。
　図２２は、図２の第１の変形例を示す図である。この例において、半導体チップ２００に電気的に接続した導電性経路３１０は、絶縁層３００に対して横方向に延びる部分を含んでおらず、層３００ａ及び層３００ｂの双方を貫通するビアのみからなっている。この例においては、半導体チップ２００に電気的に接続した導電性経路３１０を形成するためのリソグラフィの回数を層３００ａ及び層３００ｂを形成した後の１回にのみに抑えることができ、したがって、光電子集積回路１０の製造プロセスを簡易にすることができる。
　図２３は、図２の第２の変形例を示す図である。この例において、半導体チップ２００は、回路基板１００の第１面１０２に埋め込まれておらず、回路基板１００の第１面１０２上に搭載されている。一例において、半導体チップ２００は、接着剤、具体的にはＤＡＦ（Ｄｉｅ　Ａｔｔａｃｈ　Ｆｉｌｍ）又は導電性ペーストを介して回路基板１００に接合させることができる。この例においても、回路基板１００及び半導体チップ２００は、絶縁層３００を介して互いに一体となっている。したがって、半導体チップ２００を高い精度で位置合わせすることができる。
（実施形態２）
　図２４は、実施形態２に係る光電子集積回路１０を示す断面図であり、実施形態１の図２に対応する。本実施形態に係る光電子集積回路１０は、以下の点を除いて、実施形態１に係る光電子集積回路１０と同様である。
　本実施形態においては、光学機能素子が半導体チップ６００として回路基板１００上に搭載されている。特に本実施形態において、半導体チップ６００は、ＷＤＭ（Ｗａｖｅｌｅｎｇｔｈ－Ｄｉｖｉｓｉｏｎ　Ｍｕｌｔｉｐｌｅｘｉｎｇ）として機能しており、より具体的にはＡＷＧ（Ａｒｒａｙｅｄ－Ｗａｖｅｇｕｉｄｅ　Ｇｒａｔｉｎｇ）を有している。したがって、半導体チップ６００の機能を半導体チップ２００に搭載する必要がなくなり、これによって、半導体チップ２００の製造プロセスを簡易にすることができる。
　半導体チップ６００は、第１面６０２及び第２面６０４を有している。第２面６０４は、第１面６０２の反対側にある。半導体チップ６００は、第１面６０２が回路基板１００の第１面１０２から露出するように回路基板１００の第１面１０２に埋め込まれている。特に図２４に示す例では、半導体チップ６００の第１面６０２は、回路基板１００の第１面１０２と実質的に面一になっている。半導体チップ６００は、図１６又は図２１を用いて説明した例と同様にして、半導体チップ２００と一緒に回路基板１００に埋め込ませることができる。
　半導体チップ６００は、導波路３２０（導波路３２０ａ）を介して半導体チップ２００に光学的に結合している。導波路３２０ａは、図２に示した導波路３２０と同様にして絶縁層３００内で延伸している。
　半導体チップ６００は、導波路３２０（導波路３２０ｂ）を介して光コネクタ５００に光学的に結合している。導波路３２０ｂは、図２に示した導波路３２０と同様にして絶縁層３００内で延伸している。
　図２５は、図２４に示した半導体チップ６００の機能の詳細の一例を説明するための図である。この例において、導波路３２０ａの数は、導波路３２０ｂの数よりも多くなっている。つまり、半導体チップ２００からの光は、半導体チップ６００によって合波されて、光コネクタ５００に送られ、光コネクタ５００からの光は、半導体チップ６００によって分波されて、半導体チップ２００に送られている。
　図２６は、図２４の変形例を示す図である。この例において、半導体チップ６００は、回路基板１００の第１面１０２に埋め込まれておらず、絶縁層３００上に搭載されている。この例においても、半導体チップ６００は、絶縁層３００内で延伸する導波路、すなわち、導波路３２０ａ及び導波路３２０ｂによって、それぞれ、半導体チップ２００及び光コネクタ５００に光学的に結合することができる。
（実施形態３）
　図２７は、実施形態３に係る光電子集積回路１０を示す断面図であり、実施形態１の図２に対応する。本実施形態に係る光電子集積回路１０は、以下の点を除いて、実施形態１に係る光電子集積回路１０と同様である。
　本実施形態においては、絶縁層３００は、２層よりも多くの層、具体的には６つの層（層３００ａ、層３００ｂ、層３００ｃ、層３００ｄ、層３００ｅ及び層３００ｆ）を含んでいる。したがって、絶縁層３００内に、より複雑な電気的接続構造を形成することができる。
　特に本実施形態においては、光電子集積回路１０は、半導体チップ４２０を備えている。半導体チップ４２０は、送信（ＴＸ）チップ又は受信（ＲＸ）チップであり、半導体チップ２００を制御している。半導体チップ４２０は、第１面４２２及び第２面４２４を有している。第２面４２４は、第１面４２２の反対側にある。半導体チップ４２０は、第１面４２２上に複数のバンプ４２６を有している。半導体チップ４２０は、第１面４２２が回路基板１００の第１面１０２に対向するように絶縁層３００上に搭載されている。半導体チップ４２０は、絶縁層３００上にフリップチップ実装されており、半導体チップ４２０の複数のバンプ４２６のそれぞれは、絶縁層３００上の複数の電極３０２のそれぞれに接続している。
　半導体チップ４００は、導電性経路３４０を介して半導体チップ４２０と電気的に接続している。導電性経路３４０は、導電性経路３１０と同様にして、絶縁層３００内で延伸しており、絶縁層３００の厚さに沿った方向に延びる部分（つまり、ビアとして機能する部分）及び絶縁層３００の厚さに対して横方向に延びる部分を含んでいる。導電性経路３４０の一端は、半導体チップ４００のバンプ４０６に接続した電極３０２に接続しており、導電性経路３４０の他端は、半導体チップ４２０のバンプ４２６に接続した電極３０２に接続している。
　半導体チップ４２０（第２半導体チップ）は、導電性経路３１０を介して半導体チップ２００と電気的に接続している。導電性経路３１０の一端は、半導体チップ４２０のバンプ４２６に接続した電極３０２に接続しており、導電性経路３１０の他端は、半導体チップ２００の電極２０６に接続している。
　図２８は、図２７に示した半導体チップ４２０の詳細の一例を説明するための図である。この例においては、複数の半導体チップ４２０が半導体チップ４００の第４辺４００ｄに沿って並んでいる。複数の半導体チップ４２０は、複数の送信（ＴＸ）チップ４２０Ｔ及び複数の受信（ＲＸ）チップ４２０Ｒを含んでいる。ＴＸチップ４２０Ｔ及びＲＸチップ４２０Ｒは、交互に並んでいる。半導体チップ４００は、第４辺４００ｄに沿って並ぶ複数のＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）（例えば、パッド）を有しており、複数のＩ／Ｏは、第４辺４００ｄに沿って交互に並ぶＴＸ　Ｉ／Ｏ及びＲＸ　Ｉ／Ｏを含んでいる。各ＴＸチップ４２０Ｔは、導電性経路３４０（導電性経路３４０Ｔ）を介して半導体チップ４００のＴＸ　Ｉ／Ｏに電気的に接続しており、各ＲＸチップ４２０Ｒは、導電性経路３４０（導電性経路３４０Ｒ）を介して半導体チップ４００のＲＸ　Ｉ／Ｏに電気的に接続している。なお、各半導体チップ４２０のチャネル数（すなわち、各半導体チップ４２０に接続する導電性経路３４０の数）は、図２６に示す例において３チャネルであるが、他の例において３チャネル以外、例えば１６チャネルであってもよい。各チャネルの伝送速度は、例えば、１０Ｇｂｐｓ、２５Ｇｂｐｓ、２８Ｇｂｐｓ、５６Ｇｂｐｓ又は１００Ｇｂｐｓである。
　図２９は、図２７及び図２８に示した例に係る絶縁層３００の機能の一例を説明するための図である。この例においては、導電性経路３４０Ｔ及び導電性経路３４０Ｒを導電性パターン３４０Ｇによって電磁的に遮蔽することができる。具体的には、導電性パターン３４０Ｇ、導電性経路３４０Ｒ、導電性パターン３４０Ｇ、導電性経路３４０Ｔ及び導電性パターン３４０Ｇがそれぞれ層３００ｂ、層３００ｃ、層３００ｄ、層３００ｅ及び層３００ｆによって覆われている。したがって、導電性経路３４０Ｔの上面は、層３００ｆ内の導電性パターン３４０Ｇによって覆われ、導電性経路３４０Ｒの下面は、層３００ｂ内の導電性パターン３４０Ｇによって覆われ、導電性経路３４０Ｔと導電性経路３４０Ｒは、層３００ｄ内の導電性パターン３４０Ｇによって隔てられている。各導電性パターン３４０Ｇには、特定の電位、具体的にはグラウンド電位が与えられている。したがって、導電性経路３４０Ｔ及び導電性経路３４０Ｒを導電性パターン３４０Ｇによって電磁的に遮蔽することができる。
　図３０は、図２７の変形例を示す図である。この例において、絶縁層３００内の層３００ｂから層３００ｆまでの複数の層のそれぞれには、複数の導波路３２０のそれぞれが設けられている。この例においては、絶縁層３００の厚さに沿った方向において、複数の導波路３２０を重ねることができ、したがって、より多くの導波路３２０を設けることができる。
（実施形態４）
　図３１は、実施形態４に係る光電子集積回路１０を示す断面図であり、実施形態３の図２７に対応する。本実施形態に係る光電子集積回路１０は、以下の点を除いて、実施形態３に係る光電子集積回路１０と同様である。
　半導体チップ４２０は、半導体チップ４００に電気的に直接には接続しておらず、言い換えると、半導体チップ４２０を半導体チップ４００に電気的に接続する導電性経路が絶縁層３００内に設けられていない。半導体チップ２００は、一の導電性経路３１０を介して半導体チップ４２０に電気的に接続しており、他の導電性経路３１０を介して半導体チップ４００に電気的に接続している。半導体チップ４００と半導体チップ４２０は、半導体チップ２００を介して互いに電気的に接続していてもよいし、又は互いに接続していなくてもよい。
　一例において、半導体チップ４２０は、ドライバＩＣである。この例において、半導体チップ２００は、半導体チップ４２０によって駆動される。
　他の例において、半導体チップ４２０は、ＴＩＡ（ＴｒａｎｓＩｍｐｅｄａｎｃｅ　Ａｍｐｌｉｆｉｅｒ）である。この例において、半導体チップ４２０は、半導体チップ２００において生じた光電流を電圧に変換し、半導体チップ２００は、半導体チップ４２０において変換された電圧（信号）を受け、この電圧を半導体チップ４００に送る。
（実施形態５）
　図３２は、実施形態５に係る光電子集積回路１０の要部を示す平面図である。図３３は、図３２のＡ－Ａ´断面図である。本実施形態に係る光電子集積回路１０は、以下の点を除いて、実施形態４に係る光電子集積回路１０と同様である。
　本実施形態において、半導体チップ２００は、送受信（ＴＲＸ）チップ２００ＴＲであり、半導体チップ４２０は、ドライバＩＣ及びＴＩＡの双方を有している。したがって、半導体チップ２００（ＴＲＸチップ２００ＴＲ）は、半導体チップ４２０の制御にしたがって、光を送信又は受信することができ、半導体チップ４２０は、半導体チップ２００において生じた光電流を電圧に変換することができる。
　図３２に示す例では、複数の半導体チップ２００が半導体チップ４００の第４辺４００ｄに沿って並んでおり、複数の半導体チップ４２０のそれぞれが複数の半導体チップ２００のそれぞれと重なっている。
　図３３に示す例では、半導体チップ４２０は、一の導電性経路３１０を介して半導体チップ２００と電気的に接続しており、半導体チップ４００は、他の導電性経路３１０を介して半導体チップ２００と電気的に接続している。なお、半導体チップ２００のチャネル数（すなわち、半導体チップ２００を半導体チップ４００に接続する導電性経路３１０の数）は、例えば、１６チャネルとすることができる。各チャネルの伝送速度は、例えば、１０Ｇｂｐｓ、２５Ｇｂｐｓ、２８Ｇｂｐｓ、５６Ｇｂｐｓ又は１００Ｇｂｐｓである。
（実施形態６）
　図３４は、実施形態６に係るコンピューティング装置２０を示す断面図である。
　コンピューティング装置２０は、光電子集積回路１０及びシステムボード７００（マザーボード）を備えている。本実施形態に係る光電子集積回路１０は、実施形態１に係る光電子集積回路１０である。システムボード７００は、主面７０２及び裏面７０４を有している。裏面７０４は、主面７０２の反対側にある。光電子集積回路１０は、回路基板１００の第２面１０４がシステムボード７００の主面７０２に対向するようにシステムボード７００上に搭載されている。回路基板１００の各バンプ１０８は、システムボード７００に接続しており、光電子集積回路１０は、バンプ１０８を介してシステムボード７００から電力又は制御信号を受けることができる。
　以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
　この出願は、２０１７年４月２８日に出願された日本出願特願２０１７－０８９８７８号を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (7)

  1. 　以下を備える光電子集積回路：
    　第１面を有する回路基板；
    　前記回路基板の前記第１面側の第１半導体チップ；
    　前記回路基板の前記第１面及び前記第１半導体チップを覆う絶縁層；
    　前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
    　前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路。
  2. 　請求項１に記載の光電子集積回路であって、
    　ここで、前記第１半導体チップは、前記回路基板の前記第１面に埋め込まれている。
  3. 　請求項２に記載の光電子集積回路であって、
    　ここで、前記第１半導体チップは、モールド材によって前記回路基板に接合している。
  4. 　請求項１に記載の光電子集積回路であって、
    　前記絶縁層上の第２半導体チップを備え、
    　ここで、前記第２半導体チップは、前記第１導電性経路を介して前記第１半導体チップに電気的に接続している。
  5. 　請求項４に記載の光電子集積回路であって、以下を備える：
    　前記回路基板に電気的に接続し、前記絶縁層内で延伸する第２導電性経路、
    　ここで、前記第１導電性経路は、前記第１半導体チップに接続した一端と、前記第２半導体チップに接続した他端と、を有し、
    　前記第２導電性経路は、前記回路基板に接続した一端と、前記第２半導体チップに接続した他端と、を有し、
    　前記第１導電性経路の前記一端と前記第２導電性経路の前記一端は、一方向に沿って並んでおり、
    　前記第１導電性経路の前記他端と前記第２導電性経路の前記他端は、前記一方向に沿って並んでおり、
    　前記第１導電性経路の前記他端と前記第２導電性経路の前記他端の間の距離は、前記第１導電性経路の前記一端と前記第２導電性経路の前記一端の間の距離よりも短い。
  6. 　以下を備える光電子集積回路：
    　第１半導体チップ；
    　前記第１半導体チップを覆う絶縁層；
    　前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
    　前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路、
    　ここで、前記第１導電性経路は、前記絶縁層の厚さに対して横方向に延びる部分を含む。
  7. 　以下を備えるコンピューティング装置：
    　主面を有するシステムボード；及び
    　前記システムボードの前記主面上の光電子集積回路、
    　ここで、前記光電子集積回路は、以下を含む：
    　　第１面と、前記第１面の反対側の第２面と、を有し、前記第２面が前記システムボードの前記主面と対向するように前記システムボード上に搭載された回路基板；
    　　前記回路基板の前記第１面側の第１半導体チップ；
    　　前記回路基板の前記第１面及び前記第１半導体チップを覆う絶縁層；
    　　前記第１半導体チップに電気的に接続し、前記絶縁層内で延伸する第１導電性経路；及び
    　　前記第１半導体チップに光学的に結合し、前記絶縁層内で延伸する導波路。
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