CN103050451A - 一种双排引脚四面扁平无引脚封装件及其绝缘处理方法 - Google Patents

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Abstract

本发明公开了一种双排引脚四面扁平无引脚封装件及其绝缘处理方法，所述封装件主要由引线框架、粘片胶、IC芯片、键合线、塑封体和绿漆组成；所述引线框架通过粘片胶与IC芯片粘接，键合线连接引线框架和IC芯片，所述引线框架为半蚀刻，有蚀刻部分，所述绿漆填充在半蚀刻引线框架的蚀刻部分，塑封体包围了引线框架、粘片胶、IC芯片、键合线，引线框架、IC芯片、键合线构成电路的电流和信号通道；所述绝缘处理方法按照以下主要步骤进行：晶圆减薄、划片、上芯、压焊、塑封、后固化、半蚀刻、刷绿漆、打印、电镀、切割、测试、包装。本发明避免了内圈引脚在使用中短路问题，取得了良好的绝缘效果。

Description

一种双排引脚四面扁平无引脚封装件及其绝缘处理方法
 
技术领域
本发明涉及电子信息自动化元器件制造技术领域，具体是一种双排引脚四面扁平无引脚封装件及其绝缘处理方法。
背景技术    
近年来，移动通信和移动计算机领域的便捷式电子机器市场火爆，直接推动了小型封装和高密度组装技术的发展。同时，也对小型封装技术提出了一系列严格要求， 2000年JEDEC制定出一种改进型规格，叫做QFN（Quad Flat Non-Leaded Package），节省装配面积，进一步实现小型化。但原来的QFN封装内部为单排引脚，所以引脚数较少，在80及其以下，不能满足80脚以上的产品封装。为了提高封装密度，一种引脚向内延伸的多引脚高密度封装——双排引脚四面扁平无引脚封装件应运而生。这样的结构变更后，内引脚的数量增加80%多，并且缩小了载体尺寸。由于内圈引脚在使用中容易造成短路，所以在制作和使用中必须做绝缘处理。而目前行业内的绝缘处理成本比较高，在一定成都上限制了此种技术的发展。
发明内容
本发明的目的就是针对上述双排引脚四面扁平无引脚封装件的缺点，提供一种双排引脚四面扁平无引脚封装件及其绝缘处理方法，避免了内圈引脚在使用中短路问题，取得了良好的绝缘效果。
一种双排引脚四面扁平无引脚封装件主要由引线框架、粘片胶、IC芯片、键合线、塑封体和绿漆组成；所述引线框架通过粘片胶与IC芯片粘接，键合线连接引线框架和IC芯片，所述引线框架为半蚀刻，有蚀刻部分，所述绿漆填充在半蚀刻引线框架的蚀刻部分，塑封体包围了引线框架、粘片胶、IC芯片、键合线，引线框架、IC芯片、键合线构成电路的电流和信号通道。
一种双排引脚四面扁平无引脚封装件的绝缘处理方法，按照以下主要步骤进行：晶圆减薄、划片、上芯、压焊、塑封、后固化、半蚀刻、刷绿漆、打印、电镀、切割、测试、包装。
说明书附图
图1为引线框架背面蚀刻后剖面图；
图2为引线框架蚀刻刷绿漆后剖面图。
图中，1为引线框架、2为粘片胶、3为IC芯片、4为键合线、5为塑封体、6为蚀刻部分、7为绿漆。
 
具体实施方式
下面结合附图对本发明进行详细说明。
一种双排引脚四面扁平无引脚封装件主要由引线框架1、粘片胶2、IC芯片3、键合线4、塑封体5和绿漆7组成；所述引线框架1通过粘片胶2与IC芯片3粘接，键合线4连接引线框架1和IC芯片3，所述引线框架1为半蚀刻，有蚀刻部分6，所述绿漆7填充在引线框架1的蚀刻部分6，塑封体5包围了引线框架1、粘片胶2、IC芯片3、键合线4，引线框架1、IC芯片3、键合线4构成电路的电流和信号通道。
一种双排引脚四面扁平无引脚封装件的绝缘处理方法，按照以下主要步骤进行：晶圆减薄、划片、上芯、压焊、塑封、后固化、半蚀刻、刷绿漆、打印、电镀、切割、测试、包装。
具体按照以下步骤进行：
第一步、晶圆减薄：减薄厚度到50μm～200μm，粗糙度Ra 0.10mm～0.05mm ；
第二步、划片：厚度在150μm以上的晶圆同普通QFN划片工艺，厚度在150μm以下晶圆，使用双刀划片机及其工艺；
第三步、上芯：粘片材料：选用8200系列、8352系列、84-3J等系列, 芯片堆叠上芯采用粘接胶膜片，使用胶膜片上芯机及其烘烤工艺；
第四步、压焊：焊线材料选用金线和铜线两种线压焊；
第五步、塑封、后固化：塑封设备采用通用QFN自动包封系统,塑封料选用低应力、低吸水率的环保塑封料,模温165℃～185℃,使用自动包封系统的多段注塑程序，调整控制塑封过程，防止冲线和芯片表面等分层；后固化使用带螺旋加压装置的专用防翘曲固化夹具；
第六步、框架半蚀刻：用三氯化铁药水在产品背面做局部开窗半蚀刻，深度控制在材料厚度的一半以内；
第七步、刷绿漆：在开窗蚀刻部分刷绿漆7填充以绝缘；
第八步、打印、电镀、切割、测试、包装均与QFN常规工艺相同。
本发明还包括适用于所有四面扁平无引脚封装件绝缘工艺的方法。

Claims (2)

1.一种双排引脚四面扁平无引脚封装件，其特征在于：主要由引线框架（1）、粘片胶（2）、IC芯片（3）、键合线（4）、塑封体（5）和绿漆（7）组成；所述引线框架（1）通过粘片胶（2）与IC芯片（3）粘接，键合线（4）连接引线框架（1）和IC芯片（3），所述引线框架（1）为半蚀刻，有蚀刻部分（6），所述绿漆（7）填充在引线框架（1）的蚀刻部分（6），塑封体（5）包围了引线框架（1）、粘片胶（2）、IC芯片（3）、键合线（4），引线框架（1）、IC芯片（3）和键合线（4）构成电路的电流和信号通道。
2.一种双排引脚四面扁平无引脚封装件的绝缘处理方法，按照以下主要步骤进行：晶圆减薄、划片、上芯、压焊、塑封、后固化、框架半蚀刻、刷绿漆、打印、电镀、切割、测试、包装，其特征在于：所述刷绿漆（7）是在引线框架（1）的蚀刻部分（6）进行。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393896A (zh) * 2017-08-09 2017-11-24 林英洪 引线框制作方法
CN109360815A (zh) * 2018-10-29 2019-02-19 天水华天科技股份有限公司 一种新型半导体封装结构及其制造方法
CN111653552A (zh) * 2020-06-16 2020-09-11 西安科技大学 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构
CN112542389A (zh) * 2020-11-25 2021-03-23 上达电子（深圳）股份有限公司 一种高精密引线二次蚀刻成型方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894108A (en) * 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
CN1750259A (zh) * 2004-09-15 2006-03-22 日月光半导体制造股份有限公司 多芯片封装的导线架、其制造方法及其封装构造
CN102339809A (zh) * 2011-11-04 2012-02-01 北京工业大学 一种多圈引脚排列四边扁平无引脚封装及制造方法
CN203055892U (zh) * 2012-12-17 2013-07-10 华天科技（西安）有限公司 一种采用绿漆绝缘的双排引脚四面扁平无引脚封装件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5894108A (en) * 1997-02-11 1999-04-13 National Semiconductor Corporation Plastic package with exposed die
CN1750259A (zh) * 2004-09-15 2006-03-22 日月光半导体制造股份有限公司 多芯片封装的导线架、其制造方法及其封装构造
CN102339809A (zh) * 2011-11-04 2012-02-01 北京工业大学 一种多圈引脚排列四边扁平无引脚封装及制造方法
CN203055892U (zh) * 2012-12-17 2013-07-10 华天科技（西安）有限公司 一种采用绿漆绝缘的双排引脚四面扁平无引脚封装件

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393896A (zh) * 2017-08-09 2017-11-24 林英洪 引线框制作方法
CN107393896B (zh) * 2017-08-09 2019-08-23 林英洪 引线框制作方法
CN109360815A (zh) * 2018-10-29 2019-02-19 天水华天科技股份有限公司 一种新型半导体封装结构及其制造方法
CN111653552A (zh) * 2020-06-16 2020-09-11 西安科技大学 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构
CN111653552B (zh) * 2020-06-16 2022-06-10 西安科技大学 一种具有高抗电磁脉冲干扰能力的四方扁平芯片封装结构
CN112542389A (zh) * 2020-11-25 2021-03-23 上达电子（深圳）股份有限公司 一种高精密引线二次蚀刻成型方法
CN112542389B (zh) * 2020-11-25 2024-03-29 江苏上达半导体有限公司 一种高精密引线二次蚀刻成型方法

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