CN101740528A - 增进散热的无外引脚式半导体封装构造及其组合 - Google Patents

增进散热的无外引脚式半导体封装构造及其组合 Download PDF

Info

Publication number
CN101740528A
CN101740528A CN200810171812A CN200810171812A CN101740528A CN 101740528 A CN101740528 A CN 101740528A CN 200810171812 A CN200810171812 A CN 200810171812A CN 200810171812 A CN200810171812 A CN 200810171812A CN 101740528 A CN101740528 A CN 101740528A
Authority
CN
China
Prior art keywords
wafer
type semiconductor
semiconductor package
package structure
those
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200810171812A
Other languages
English (en)
Other versions
CN101740528B (zh
Inventor
陈晖长
尤启仲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to CN2008101718127A priority Critical patent/CN101740528B/zh
Publication of CN101740528A publication Critical patent/CN101740528A/zh
Application granted granted Critical
Publication of CN101740528B publication Critical patent/CN101740528B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18165—Exposing the passive side of the semiconductor or solid-state body of a wire bonded chip

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明是一种增进散热的无外引脚式半导体封装构造及其组合。该增进散热的无外引脚式半导体封装构造包含：导线架，由中空状晶片承座与多个引脚构成，具有热对流镂空区；第一晶片，设置于晶片承座对准覆盖热对流镂空区，具有多个第一电极；多个第一焊线，连接第一电极至引脚；及一封胶体，密封第一晶片与第一焊线结合引脚与晶片承座，底面显露出引脚外表面与热对流镂空区，使第一晶片背面具有不被封胶体密封的中央显露区。本发明还提供应用上述增进散热的无外引脚式半导体封装构造的组合，其还包含印刷电路板及焊料。本发明以热对流方式进行无外引脚式半导体封装构造的散热，不会因微小化影响散热效率，亦不会增加被表面接合的印刷电路板的温度。

Description

增进散热的无外引脚式半导体封装构造及其组合
技术领域
本发明涉及一种半导体装置，特别是涉及一种增进散热的无外引脚式半导体封装构造及其组合。
背景技术
无外引脚式半导体封装构造是一种能符合小尺寸封装的导线架基底半导体封装构造。无外引脚式半导体封装构造通常是利用在底面的引脚外表面焊接至一外部印刷电路板，而能应用到各式电器产品，如笔记型电脑、手机或个人数字助理(PDA)等等。由于晶片在运作时会发出高热量，因此，若不适时将热气散逸，必定会影响其正常的运作，导致执行速度降低甚或影响其使用寿命。传统上能解决散热的技术手段，一般是采用热传导的方式，而晶片所产生的热量需先经由晶片承座传导，再通过印刷电路板将热量扩散出来，再以印刷电路板的内外表面散热到大气，导致整个电器产品都会发热。
请参阅图1所示，是现有习知无外引脚式半导体封装构造接合至一外部印刷电路板的截面示意图。该无外引脚式半导体封装构造100是利用焊料21与22表面接合在一印刷电路板10上。该无外引脚式半导体封装构造100主要包含一晶片承座110、多数个引脚120、一晶片130、多数个焊线141与142以及一封胶体150。
该晶片承座110具有一上表面111及一下表面112。该些引脚120排列在该晶片承座110的两侧或四侧周边，并且每一引脚120具有一内表面121以及一外表面122。该晶片130设置在该晶片承座110的该上表面111，并具有多数个电极131。该些焊线141电性连接该晶片130的该些电极131至该些引脚120，至少一焊线142电性连接该晶片130的对应电极131至该晶片承座110。该封胶体150密封该晶片130与该些焊线141与142，并结合该些引脚120与该晶片承座110，但显露该晶片承座110的该下表面112以及该些引脚120的该外表面122。基本上，该晶片承座110的该下表面112以及该些引脚120的该外表面122是与该封胶体150的底面为共平面。
该印刷电路板10具有一第一表面11、一第二表面12以及多数个填入有导热物质30的导热孔13。该印刷电路板10更具有多数个接垫14与多数个导热区块16与17，该些导热区块16与17分别设置在该第一表面11与该第二表面12，为面积远大于该些接垫14的金属垫，并以该些导热孔13连接这两个导热区块16与17。该焊料21固接该些引脚120的外表面122至该印刷电路板10的该些接垫14，以达成信号传输。该焊料22则固接该晶片承座110的下表面112至该印刷电路板10的该导热区块16，以建立导热路径。该晶片130在运作时所产生的热量，会先经由该晶片承座110以及焊料22热传导到该印刷电路板10的该导热区块16，再通过该些导热孔13将热量传导至该导热区块17，才可将该晶片130产生的热量以热传导方式传递到该印刷电路板10，再散热到外界大气，而达到散热效果。此种热传导的散热效果与该晶片承座110的下表面112的面积大小息息相关，当无外引脚式半导体封装构造100微小化设计时，该晶片承座110的下表面112也会变得更小，导致散热效果不佳。
此外，此种热传导的散热方式也会增加该印刷电路板10与焊料21、22的温度，导致该印刷电路板10以及连接在该印刷电路板10的其它元件(如被动元件或其它集成电路元件)产生功能衰退或劣化。此外，该印刷电路板10需设计成具有该些导热孔13与该些导热区块16与17，且在该些导热孔13内还必须填入导热物质30，才能使热量传递至，并分散于该印刷电路板10，故该印刷电路板10的制造方法更为复杂且成本增加。
由此可见，上述现有的无外引脚式半导体封装构造及其组合在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的增进散热的无外引脚式半导体封装构造及其组合，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
发明内容
本发明的主要目的在于，克服现有的无外引脚式半导体封装构造及其组合存在的缺陷，而提供一种新型结构的增进散热的无外引脚式半导体封装构造及其组合，所要解决的技术问题是使其能以热对流方式进行无外引脚式半导体封装构造的散热，不会因微小化而影响散热效率，亦不会增加被表面接合的印刷电路板的温度，非常适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种增进散热的无外引脚式半导体封装构造，其包含：一导线架，由一呈中空状的晶片承座与多数个引脚构成，该晶片承座具有一上表面、一下表面与一贯穿的热对流镂空区，每一引脚具有一内表面与一外表面；一第一晶片，设置于该晶片承座的该上表面并对准覆盖至该热对流镂空区，该第一晶片具有多数个第一电极；多数个第一焊线，是连接该第一晶片的该些第一电极至该些引脚的该些内表面；以及一封胶体，是密封该第一晶片与该些第一焊线并结合该些引脚与该晶片承座，该封胶体的一底面是显露出该些引脚的该些外表面与该晶片承座的该热对流镂空区，使该第一晶片的一背面具有一不被该封胶体密封的中央显露区。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的增进散热的无外引脚式半导体封装构造，其中所述的晶片承座的该热对流镂空区是以蚀刻方式形成。
前述的增进散热的无外引脚式半导体封装构造，其中所述的晶片承座的该下表面是呈垫块状而与该些引脚的外表面为尺寸对应。
前述的增进散热的无外引脚式半导体封装构造，其中所述的热对流镂空区其中藉由该热对流镂空区以使该第一晶片的该背面相对凹入该封胶体的该底面。
前述的增进散热的无外引脚式半导体封装构造，其中所述的晶片承座的周边形成有一高于该上表面的突出部。
前述的增进散热的无外引脚式半导体封装构造，其另包含有至少一第二焊线，其是连接该第一晶片的该些第一电极的至少其中一至该晶片承座的该突出部。
前述的增进散热的无外引脚式半导体封装构造，其中所述的另包含有一第二晶片，其是设置于该第一晶片上并具有多数个第二电极。
前述的增进散热的无外引脚式半导体封装构造，其中所述的另包含有多数个第三焊线，连接该第二晶片的该些第二电极至该些引脚的该些内表面。
前述的增进散热的无外引脚式半导体封装构造，其中所述的封胶体的该底面形成有至少一凹入的排气槽，其连通该热对流镂空区至该底面的一边缘。
本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种增进散热的无外引脚式半导体封装构造的组合，其主要包含至少一如以上所述的增进散热的无外引脚式半导体封装构造、一印刷电路板以及焊料；其中，该印刷电路板具有一第一表面、一相对的第二表面以及多数个贯穿该第一表面与该第二表面的气孔，该焊料结合该增进散热的无外引脚式半导体封装构造的该些引脚的该些外表面至该印刷电路板的该第一表面，并且该些气孔对准连通至该热对流镂空区，以使该第一晶片与该印刷电路板之间形成一热对流腔室。本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的增进散热的无外引脚式半导体封装构造的组合，其另包含一加压器，设置于该印刷电路板的该第二表面，以使该些气孔在朝向该第二表面的孔端具有大于该热对流镂空区的气压。
前述的增进散热的无外引脚式半导体封装构造的组合，其中所述的加压器为一风扇。
本发明与现有技术相比具有明显的优点和有益效果。由以上技术方案可知，本发明的主要技术内容如下：
为达到上述目的，本发明提供了一种增进散热的无外引脚式半导体封装构造，主要包含一导线架的一呈中空状的晶片承座与多数个引脚、一第一晶片、多数个第一焊线以及一封胶体。该晶片承座具有一上表面、一下表面与一贯穿的热对流镂空区，每一引脚具有一内表面与一外表面。该第一晶片设置于该晶片承座的该上表面并对准覆盖至该热对流镂空区，该第一晶片具有多数个第一电极。该些第一焊线连接该第一晶片的该些第一电极至该些引脚的该些内表面。该封胶体密封该第一晶片与该些第一焊线并结合该些引脚与该晶片承座，该封胶体的一底面显露出该些引脚的该些外表面与该晶片承座的该热对流镂空区，使该第一晶片的一背面具有一不被该封胶体密封的中央显露区。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
在前述无外引脚式半导体封装构造中，该晶片承座的该热对流镂空区可以蚀刻方式形成。
在前述无外引脚式半导体封装构造中，该晶片承座的该下表面可呈垫块状而与该些引脚的外表面为尺寸对应。
在前述无外引脚式半导体封装构造中，藉由该热对流镂空区以使该第一晶片的该背面可相对凹入该封胶体的该底面。
在前述无外引脚式半导体封装构造中，该晶片承座的周边可形成有一高于该上表面的突出部。
在前述无外引脚式半导体封装构造中，可另包含有至少一第二焊线，其连接该第一晶片的其中一该些第一电极至该晶片承座的该突出部。
在前述无外引脚式半导体封装构造中，可另包含有一第二晶片，其设置于该第一晶片上并具有多数个第二电极。
在前述无外引脚式半导体封装构造中，可另包含有多数个第三焊线，连接该第二晶片的该些第二电极至该些引脚的该些内表面。
在前述无外引脚式半导体封装构造中，可另包含有至少一第四焊线，其连接该第二晶片的其中一该些第二电极至该第一晶片的该些第一电极。
在前述无外引脚式半导体封装构造中，该封胶体的该底面可形成有至少一凹入的排气槽，其连通该热对流镂空区至该底面的一边缘。
另外，为了达到上述目的，本发明还提供了一种增进散热的无外引脚式半导体封装构造的组合，主要包含至少一上述的无外引脚式半导体封装构造、一印刷电路板以及焊料。该印刷电路板具有一第一表面、一相对的第二表面以及多数个贯穿该第一表面与该第二表面的气孔，该焊料结合该无外引脚式半导体封装构造的该些引脚的该些外表面至该印刷电路板的该第一表面，并且该些气孔对准连通至该热对流镂空区，以使该第一晶片与该印刷电路板之间形成一热对流腔室。
借由上述技术方案，本发明增进散热的无外引脚式半导体封装构造及其组合至少具有下列优点及有益效果：
一、利用晶片承座的热对流镂空区显露于封胶体的一底面，使得晶片背面具有一不被封胶体密封也不会被焊料填满的中央显露区，故能在晶片与印刷电路板之间形成热对流腔室，利用热对流方式将热源由封装构造内晶片直接排出到外界空气，以不会增加印刷电路板温度的方式进行良好散热。此外，不会受到封装构造微小化的影响而导致散热效率变差。
二、藉由热对流镂空区使第一晶片的背面相对凹入封胶体的底面并为局部显露，故能增强第一晶片的直接散热效果，并在对外接合时，避免焊料污染到第一晶片的背面。
三、由于封胶体的底面另外形成有凹入的排气槽，并且排气槽连通热对流镂空区至底面的边缘，以使携带晶片热量的空气可经由排气槽对外排出。
四、藉由位于晶片承座周边且高于晶片承座的上表面的突出部，能阻挡粘晶胶体溢流到晶片承座的打线部位(即突出部)。
综上所述，本发明是有关于一种增进散热的无外引脚式半导体封装构造，包含导线架的中空状晶片承座与引脚、设置于晶片承座上的晶片、电性连接晶片与引脚的焊线以及密封晶片与焊线的封胶体。晶片承座具有贯穿的热对流镂空区。封胶体的底面显露出引脚的外表面与热对流镂空区，使晶片的背面具有不被封胶体密封的中央显露区。当无外引脚式半导体封装构造表面结合至印刷电路板，印刷电路板的气孔可对准连通至热对流镂空区，用以在晶片与印刷电路板之间形成热对流腔室，以增加散热效率。本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有习知无外引脚式半导体封装构造接合至一外部印刷电路板的截面示意图。
图2是本发明的第一较佳具体实施例的一种增进散热的无外引脚式半导体封装构造的截面示意图。
图3是本发明的第一较佳具体实施例的一种增进散热的无外引脚式半导体封装构造的仰视图。
图4是本发明的第一较佳具体实施例的一种增进散热的无外引脚式半导体封装构造接合至一外部印刷电路板的截面示意图。
图5是本发明的第二较佳具体实施例的另一种增进散热的无外引脚式半导体封装构造的仰视图。
10：印刷电路板           11：第一表面
12：第二表面             13：导热孔
14：接垫                 16：导热区块
17：导热区块             21：焊料
22：焊料                 30：导热物质
40：印刷电路板           41：第一表面
42：第二表面             43：气孔
44：接垫                 45：接垫
51：焊料                 52：焊料
60：加压器               100：无外引脚式半导体封装构造
110：晶片承座            111：上表面
112：下表面              120：引脚
121：内表面              122：外表面
130：晶片                131：电极
141：焊线                142：焊线
150：封胶体              200：无外引脚式半导体封装构造
201：导线架              210：晶片承座
211：上表面              212：下表面
213：热对流镂空区        214：突出部
220：引脚                221：内表面
222：外表面              230：第一晶片
231：第一电极            232：背面
233：中央显露区          241：第一焊线
242：第二焊线            243：第三焊线
244：第四焊线            250：封胶体
251：底面                252：排气槽
253：边缘                260：粘晶胶体
270：第二晶片            271：第二电极
300：无外引脚式半导体封装构造
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的增进散热的无外引脚式半导体封装构造及其组合其具体实施方式、结构、特征及其功效，详细说明如后。
以下将配合所附图示详细说明本发明的实施例，然而应注意的是，该些图示均为简化的示意图，仅以示意方法来说明本发明的基本架构或实施方法，故仅显示与本案有关的元件与组合关系，图中所显示的元件并非以实际实施的数目、形状、尺寸做等比例绘制，某些尺寸比例与其他相关尺寸比例或已夸张或是简化处理，以提供更清楚的描述。实际实施的数目、形状及尺寸比例为一种选置性的设计，详细的元件布局可能更为复杂。
本发明的第一较佳具体实施例的一种增进散热的无外引脚式半导体封装构造举例说明于图2的截面示意图与图3的仰视图。本发明第一较佳具体实施例的增进散热的无外引脚式半导体封装构造200，主要包含一导线架201、一第一晶片230、多数个第一焊线241以及一封胶体250。其中，该导线架201包含一晶片承座210与多数个引脚220，该晶片承座210呈中空状。该导线架201的材质可为铁、铜或其合金等金属材料。该晶片承座210与该些引脚220为该导线架201的一部分，故具有与该导线架201相同的金属材质。
请参阅图2所示，是本发明的第一较佳具体实施例的一种增进散热的无外引脚式半导体封装构造的截面示意图。该晶片承座210，具有一上表面211、一下表面212与一热对流镂空区213，该热对流镂空区213，贯穿该上表面211与该下表面212。每一引脚220具有一内表面221与一外表面222。该晶片承座210的该上表面211为承载该第一晶片230的黏晶面，并且不外露于该封胶体250。该晶片承座210的该下表面212则是外露于该封胶体250。该热对流镂空区213位于该晶片承座210的中央。在此所指的“热对流镂空区”是指一个空间区域的气体存在着高于周边的温度，使得其它处温度较低的气体往该空间区域流动，而该空间区域的高温气体则被挤压排出。在本实施例中，该晶片承座210的该热对流镂空区213可藉由蚀刻方式形成。该热对流镂空区213的形状可为矩形凹穴。请参阅图3所示，是本发明的第一较佳具体实施例的一种增进散热的无外引脚式半导体封装构造的仰视图。该些引脚220分别排列在该晶片承座210的两相对的平行侧边。请参阅图2所示，该些引脚220的该些内表面221位于该封胶体250内的部位是作为与该第一晶片230的内部电性连接面。该些引脚220的该些外表面222显露于该封胶体250，以供对外接合至一印刷电路板40(如图4所示)。
请参阅图2所示，该第一晶片230设置于该晶片承座210的该上表面211。该第一晶片230是对准覆盖该热对流镂空区213，以使在该热对流镂空区213内可使该第一晶片230与空气接触。该第一晶片230具有多数个第一电极231。具体而言，该第一晶片230是利用一粘晶胶体260将该第一晶片230的一背面232的侧边粘贴在该晶片承座210的该上表面211。该粘晶胶体260可为B阶胶体或液态胶，可利用点胶或印刷方式形成在该晶片承座210的该上表面211。在本实施例中，该第一晶片230的该些第一电极231可为焊垫，如铝垫或铜垫。该些第一电极231可设置于该第一晶片230的主动面侧边，如两对应侧边或四周侧边。
请参阅图2所示，该些第一焊线241连接该第一晶片230的该些第一电极231至该些引脚220的该些内表面221。该些第一焊线241可利用打线方式形成，其材质可为金或铜。该些第一焊线241的两端打线接合点的形成方式可采用超音波接合、热压接合或上述两者组合方式，以电性连接该第一晶片230与该些引脚220。
请参阅图2所示，该封胶体250密封该第一晶片230与该些第一焊线241并结合该些引脚220与该晶片承座210。该封胶体250的一底面251显露出该些引脚220的该些外表面222与该晶片承座210的该热对流镂空区213，使该第一晶片230的该背面232具有一中央显露区233。该中央显露区233不被该封胶体250密封。该封胶体250为一种内含硅氧填充物的绝缘性热固性树脂，如环氧模封化合物(EMC，epoxy molding compound)，可利用模封(或称转移成形)方法形成。在不同实施例中，或可利用印刷或点涂方法形成该封胶体250。因此，藉由该热对流镂空区213以使该第一晶片230的该背面232可相对凹入该封胶体250的该底面251，故在该热对流镂空区213的空气可接触到该第一晶片230的该中央显露区233。请参阅图4所示，是本发明的第一较佳具体实施例的一种增进散热的无外引脚式半导体封装构造接合至一外部印刷电路板的截面示意图。当该无外引脚式半导体封装构造200在接合至该印刷电路板40时，能够避免焊料52污染到该第一晶片230的该背面232，并且可以提供热对流产生的热气体的容纳空间。再请参阅图3所示，较佳地，该封胶体250的该底面251可以形成有至少一凹入的排气槽252。该排气槽252连通该热对流镂空区213至该底面251的一边缘253。具体而言，该排气槽252与该热对流镂空区213可组成具有两端开放口的长条状凹槽。当该无外引脚式半导体封装构造200对外接合时，该晶片承座210的该下表面212连通有该排气槽252的边缘253将不会被该焊料52封闭，以使该第一晶片230所散发的热量可以传到该热对流镂空区213，再经由该排气槽252排出。
请再参阅图2所示，较佳地，该晶片承座210的周边可形成有一突出部214。该突出部214是高于该晶片承座210的该上表面211，该突出部214可为环状或指状。在本实施例中，该无外引脚式半导体封装构造200可另外包含有至少一第二焊线242，其连接该第一晶片230的其中一该些第一电极231至该晶片承座210的该突出部214。因此，该突出部214可用以阻挡该粘晶胶体260溢流至打线连接区域。
为了因应其他功能需求或为了增加存储器容量，在可容许的封胶厚度下可以往上堆叠晶片。该无外引脚式半导体封装构造200可另外包含有一第二晶片270，其设置于该第一晶片230上并具有多数个第二电极271。该第二晶片270的尺寸为小于或等于该第一晶片230的尺寸，但应不覆盖该些第一电极231。该无外引脚式半导体封装构造200可另外包含有多数个第三焊线243，连接该第二晶片270的该些第二电极271至该些引脚220的该些内表面221。该无外引脚式半导体封装构造200可另外包含有至少一第四焊线244，其连接该第二晶片270的其中一该些第二电极271至该第一晶片230的该些第一电极231。
本发明还揭示了适用于前述的无外引脚式半导体封装构造的一种组合，举例说明于图4的截面示意图。本发明较佳实施例的增进散热的无外引脚式半导体封装构造的组合，主要包含至少一上述的无外引脚式半导体封装构造200、一印刷电路板40以及焊料51与52。其中，该印刷电路板40具有一第一表面41、一相对的第二表面42以及多数个气孔43。该些气孔43贯穿该第一表面41与该第二表面42。该些气孔43可采用机械穿孔或激光钻孔的方式形成。具体而言，该印刷电路板40更具有多数个接垫44与45，该些接垫44与45设置于该第一表面41，以供电性接合该无外引脚式半导体封装构造200。在本实施例中，该无外引脚式半导体封装构造200是以表面粘着(SMT)技术安装至该印刷电路板40。该焊料51结合该无外引脚式半导体封装构造200的该些引脚220的该些外表面222至该印刷电路板40的该些接垫44，该焊料52结合该无外引脚式半导体封装构造200的该晶片承座210的该下表面212至该印刷电路板40的该些接垫45。其中，该焊料51与52可以网版印刷(screen print)方式预先形成于该印刷电路板40的该第一表面41的该些接垫44与45上。当该无外引脚式半导体封装构造200放置于该印刷电路板40的该第一表面41，可利用回焊以达到表面粘着。较佳地，该第一晶片230与该印刷电路板40之间为非密闭，故有利于将在该热对流镂空区213的气体排出。
此外，再请参阅图4所示，该些气孔43对准并且连通至该热对流镂空区213，以使该第一晶片230与该印刷电路板40之间形成一热对流腔室，其高度是由该第一晶片230的该背面232的该中央显露区233至该印刷电路板40的该第一表面41的距离，大于该无外引脚式半导体封装构造200至该印刷电路板40的接合缝隙，使得该热对流镂空区213内可容纳较多的热空气。而上述在该热对流镂空区213内的热空气是由该第一晶片230在运作所产生的热量所造成。当在该热对流镂空区213的气体温度上升，会与在该印刷电路板40的该第二表面42外的冷空气或室温空气产生温度差。在该印刷电路板40的第二表面42的冷空气可经由该些气孔43导入至该热对流镂空区213，形成热对流作用。而在该热对流镂空区213的热空气受挤压后会通过该排气槽252向外排出。因此，利用该晶片承座210的该热对流镂空区213，可使冷空气或室温空气可直接导入至该第一晶片230的该背面232的该中央显露区233，以达到热对流的散热效果，故能够以不会增加印刷电路板温度的方式进行良好散热。此外，不会受到封装构造微小化的影响而导致散热效率变差。
此外，该印刷电路板40仅需形成多个气孔43，便能以热对流方式达到散热的效果，不需要现有习知散热型基板的导热孔与散热片的设计。因此，相比较于现有习知的印刷电路板40的设计，本发明的该印刷电路板40更具有低成本与易于制作的功效。
请参阅图4所示，该无外引脚式半导体封装构造200的组合可另外包含一加压器60，设置于该印刷电路板40的该第二表面42，以使该些气孔43在朝向该第二表面42的孔端具有大于该热对流镂空区213的气压。在本实施例中，该加压器60为一风扇。该加压器60能促进由该些气孔43充填冷空气至该热对流镂空区213，以利于热空气由该热对流镂空区213的周边排出，增强热对流的散热效率，快速的将多余的热量排出，不会过度传热到该印刷电路板40。
本发明的第二较佳具体实施例的另一种增进散热的无外引脚式半导体封装构造举例说明于图5的仰视图。本发明的第二较佳具体实施例的增进散热的无外引脚式半导体封装构造300，所包含的主要元件与第一较佳具体实施例的导线架、晶片230、第一焊线以及封胶体250大致相同，故以第一具体实施例的元件符号标示的省略说明。该导线架包含一呈中空状的晶片承座210与多数个引脚220，其中该晶片承座210具有一贯穿的热对流镂空区213。该晶片230的背面232具有一显露于该热对流镂空区213内的中央显露区233，以使该晶片230不被该封胶体250完全密封。在本较佳实施例中，该晶片230的尺寸可大于该热对流镂空区213。
请参阅图5所示，是本发明的第二较佳具体实施例的另一种增进散热的无外引脚式半导体封装构造的仰视图。该封胶体250具有一底面251。在该底面251，显露出该些引脚220的外表面222、该晶片承座210的下表面212、以及该热对流镂空区213。在本实施例中，该晶片承座210的该下表面212可呈多个垫块状，而该下表面212与每一该些引脚220的外表面222可为尺寸对应，以避免连接在该晶片承座210的该下表面212的焊料回焊成大球。更具体地，该些引脚220排列在该封胶体250的该底面251的四侧边缘。而该晶片承座210的该下表面212可排列于该热对流镂空区213的边缘。因此，由该晶片230产生的热量会经由中央显露区233传导至该热对流镂空区213内的空气，使其成为热空气，再由该无外引脚式半导体封装构造300与接合后印刷电路板的缝隙排出，达成热对流散热功效，大幅度减少热量传导到外部印刷电路板，故印刷电路板与连接两者之间的焊料不易产生高温，元件或焊接点不会损坏或劣化，以维持产品的可靠度。此外，不会受到封装构造微小化的影响而导致散热效率变差。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (12)

1.一种增进散热的无外引脚式半导体封装构造，其特征在于其包含：
一导线架，由一呈中空状的晶片承座与多数个引脚构成，该晶片承座具有一上表面、一下表面与一贯穿的热对流镂空区，每一引脚具有一内表面与一外表面；
一第一晶片，设置于该晶片承座的该上表面并对准覆盖至该热对流镂空区，该第一晶片具有多数个第一电极；
多数个第一焊线，是连接该第一晶片的该些第一电极至该些引脚的该些内表面；以及
一封胶体，是密封该第一晶片与该些第一焊线并结合该些引脚与该晶片承座，该封胶体的一底面是显露出该些引脚的该些外表面与该晶片承座的该热对流镂空区，使该第一晶片的一背面具有一不被该封胶体密封的中央显露区。
2.根据权利要求1所述的增进散热的无外引脚式半导体封装构造，其特征在于其中所述的晶片承座的该热对流镂空区是以蚀刻方式形成。
3.根据权利要求1所述的增进散热的无外引脚式半导体封装构造，其特征在于其中所述的晶片承座的该下表面是呈垫块状而与该些引脚的外表面为尺寸对应。
4.根据权利要求1所述的增进散热的无外引脚式半导体封装构造，其特征在于所述的热对流镂空区其中藉由该热对流镂空区以使该第一晶片的该背面相对凹入该封胶体的该底面。
5.根据权利要求1所述的增进散热的无外引脚式半导体封装构造，其特征在于其中所述的晶片承座的周边形成有一高于该上表面的突出部。
6.根据权利要求5所述的增进散热的无外引脚式半导体封装构造，其特征在于其另包含有至少一第二焊线，其是连接该第一晶片的该些第一电极的至少其中一至该晶片承座的该突出部。
7.根据权利要求1所述的增进散热的无外引脚式半导体封装构造，其特征在于其另包含有一第二晶片，其是设置于该第一晶片上并具有多数个第二电极。
8.根据权利要求7所述的增进散热的无外引脚式半导体封装构造，其特征在于其另包含有多数个第三焊线，连接该第二晶片的该些第二电极至该些引脚的该些内表面。
9.根据权利要求1所述的增进散热的无外引脚式半导体封装构造，其特征在于其中所述的封胶体的该底面形成有至少一凹入的排气槽，其连通该热对流镂空区至该底面的一边缘。
10.一种增进散热的无外引脚式半导体封装构造的组合，其特征在于其主要包含至少一如权利要求1至9中任一权利要求所述的增进散热的无外引脚式半导体封装构造、一印刷电路板以及焊料；
其中，该印刷电路板具有一第一表面、一相对的第二表面以及多数个贯穿该第一表面与该第二表面的气孔，该焊料结合该增进散热的无外引脚式半导体封装构造的该些引脚的该些外表面至该印刷电路板的该第一表面，并且该些气孔对准连通至该热对流镂空区，以使该第一晶片与该印刷电路板之间形成一热对流腔室。
11.根据权利要求10所述的增进散热的无外引脚式半导体封装构造的组合，其特征在于其另包含一加压器，设置于该印刷电路板的该第二表面，以使该些气孔在朝向该第二表面的孔端具有大于该热对流镂空区的气压。
12.根据权利要求11所述的增进散热的无外引脚式半导体封装构造的组合，其特征在于其中所述的加压器为一风扇。
CN2008101718127A 2008-11-12 2008-11-12 增进散热的无外引脚式半导体封装构造及其组合 Expired - Fee Related CN101740528B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2008101718127A CN101740528B (zh) 2008-11-12 2008-11-12 增进散热的无外引脚式半导体封装构造及其组合

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008101718127A CN101740528B (zh) 2008-11-12 2008-11-12 增进散热的无外引脚式半导体封装构造及其组合

Publications (2)

Publication Number Publication Date
CN101740528A true CN101740528A (zh) 2010-06-16
CN101740528B CN101740528B (zh) 2011-12-28

Family

ID=42463750

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008101718127A Expired - Fee Related CN101740528B (zh) 2008-11-12 2008-11-12 增进散热的无外引脚式半导体封装构造及其组合

Country Status (1)

Country Link
CN (1) CN101740528B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339809A (zh) * 2011-11-04 2012-02-01 北京工业大学 一种多圈引脚排列四边扁平无引脚封装及制造方法
CN102354691A (zh) * 2011-11-04 2012-02-15 北京工业大学 一种高密度四边扁平无引脚封装及制造方法
WO2013097580A1 (zh) * 2011-12-30 2013-07-04 北京工业大学 一种芯片上芯片封装及制造方法
CN106910519A (zh) * 2015-12-31 2017-06-30 中山市江波龙电子有限公司 一种固态硬盘存储模块及固态硬盘
CN108886031A (zh) * 2016-03-18 2018-11-23 三菱电机株式会社 功率模块和制造功率模块的方法
CN113192912A (zh) * 2021-05-06 2021-07-30 维沃移动通信有限公司 传感器和电子设备

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
CN100382311C (zh) * 2003-07-11 2008-04-16 旺宏电子股份有限公司 堆叠式双芯片封装结构
CN2704116Y (zh) * 2004-05-18 2005-06-08 资重兴 承载晶片的导线架
JP4525277B2 (ja) * 2004-09-30 2010-08-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2008034416A (ja) * 2006-07-26 2008-02-14 Denso Corp 半導体装置

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339809A (zh) * 2011-11-04 2012-02-01 北京工业大学 一种多圈引脚排列四边扁平无引脚封装及制造方法
CN102354691A (zh) * 2011-11-04 2012-02-15 北京工业大学 一种高密度四边扁平无引脚封装及制造方法
CN102339809B (zh) * 2011-11-04 2013-11-06 北京工业大学 一种多圈引脚排列四边扁平无引脚封装及制造方法
CN102354691B (zh) * 2011-11-04 2013-11-06 北京工业大学 一种高密度四边扁平无引脚封装及制造方法
WO2013097580A1 (zh) * 2011-12-30 2013-07-04 北京工业大学 一种芯片上芯片封装及制造方法
CN106910519A (zh) * 2015-12-31 2017-06-30 中山市江波龙电子有限公司 一种固态硬盘存储模块及固态硬盘
CN106910519B (zh) * 2015-12-31 2022-12-16 中山市江波龙电子有限公司 一种固态硬盘存储模块及固态硬盘
CN108886031A (zh) * 2016-03-18 2018-11-23 三菱电机株式会社 功率模块和制造功率模块的方法
CN108886031B (zh) * 2016-03-18 2022-04-19 三菱电机株式会社 功率模块和制造功率模块的方法
CN113192912A (zh) * 2021-05-06 2021-07-30 维沃移动通信有限公司 传感器和电子设备

Also Published As

Publication number Publication date
CN101740528B (zh) 2011-12-28

Similar Documents

Publication Publication Date Title
KR100324333B1 (ko) 적층형 패키지 및 그 제조 방법
US8916958B2 (en) Semiconductor package with multiple chips and substrate in metal cap
CN101740528B (zh) 增进散热的无外引脚式半导体封装构造及其组合
JP2010092977A (ja) 半導体装置及びその製造方法
CN101887886A (zh) 一种多芯片封装及制造方法
CN103179781A (zh) 提高表面贴装器件印制板导热能力的方法
CN106158785A (zh) 散热型封装结构及其散热件
CN105632947A (zh) 一种半导体器件的封装结构及其制造方法
JPH03268351A (ja) 半導体装置
CN106098919B (zh) 一种高导热高绝缘的led光引擎封装结构及制备方法
CN103426869B (zh) 层叠封装件及其制造方法
CN220652012U (zh) 一种基于dbc绝缘散热的to-247-5l封装结构
CN117293101A (zh) 一种功率模组及其制作方法、功率设备
CN214588813U (zh) 一种反折弯内绝缘产品的封装结构
CN201307589Y (zh) 多平行槽孔的球栅阵列封装构造
CN101499444B (zh) 散热型多穿孔半导体封装构造
CN104124213B (zh) 一种平衡dbc板上应力的方法及dbc板封装结构
CN102332410A (zh) 一种芯片的封装方法及其封装结构
JP5998033B2 (ja) 半導体装置及びその製造方法
CN101431066B (zh) 具有可移动外接端子的半导体封装堆叠组合结构
JP2002100710A (ja) 半導体装置および半導体装置の製造方法
CN216054694U (zh) 一种采用陶瓷基板封装的芯片
CN216449724U (zh) 一种激光雷达器件
CN211238226U (zh) 功率半导体封装器件
CN212625548U (zh) 一种散热型半导体封装件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20111228

Termination date: 20171112

CF01 Termination of patent right due to non-payment of annual fee