CN1702857A - 半导体器件及其制造方法 - Google Patents

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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
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Abstract

本发明的半导体器件的实施例包含：第一半导体元件，其包含第一元件本体部和设在所述第一元件本体部的第一面上的第一元件电极；配线板，其包含绝缘基板和形成在所述绝缘基板的主面上的第一配线层，并且被安置成使所述主面与所述第一元件本体部的第二面相对；第一薄膜，其覆盖着包括所述第一元件电极的表面在内的所述第一半导体元件的面的至少一部分和所述配线板的位于所述第一半导体元件侧的面的至少一部分；以及第二配线层，其形成在所述第一薄膜的位于所述配线板侧的面上，并且包含具有第一端和第二端的第一配线。所述第一配线的第一端接合在所述第一元件电极上，所述第一配线的第二端接合在所述第一配线层的一部分上。

Description

半导体器件及其制造方法
技术领域
本发明涉及一种半导体器件及其制造方法。特别地讲，本发明涉及一种包括配线板和安装在所述配线板上的半导体元件的半导体器件，以及涉及一种制造它的方法。
背景技术
用于将半导体元件与配线板的配线连接起来的技术大致上可分为(1)引线接合(WB)法(例如，见日本特开平4-286134号公报)，(2)倒装芯片接合(FC)法(例如，见日本特开2000-36504号公报)，(3)TAB(卷带式自动接合)法(例如，见日本特开平8-88245号公报)以及类似方法。下面，将简要地描述上述这些方法。
首先，参看图17A、17B和18描述WB法。图17A是一个俯视图，示出了半导体芯片与引线框通过接合引线而彼此连接的状态，图17B是沿着图17A中的线A-A所作的剖视图。图18是采用WB法的半导体器件的剖视图。
如图17A和17B所示，在WB法中，半导体芯片501首先以裸片(die)接合方式接合在所述引线框的裸片垫504上。然后，半导体芯片501的引线接合垫502借助于接合引线503连接在所述引线框的外部端子505的内引脚部上。随后，如图18所示，包括半导体芯片501和外部端子505的所述内引脚部的区域用密封树脂506密封，从而，可获得树脂密封体(半导体器件)500。
下面，参看图19描述FC法。图19示出了采用FC法的半导体器件600的横截面结构。在FC法中，基板601(配线板)的配线层602借助于凸点603与半导体芯片605的电极604连接。基板601与半导体芯片605之间的间隙用密封树脂607密封，并且配线层602、凸点603和电极604均嵌在密封树脂607中。在图19中，附图标记606表示形成有晶体管的敏感区。
接着，将参看图20至23描述采用TAB法的半导体器件。图20和22示出了采用TAB法的半导体器件700的横截面结构，图21和23示出了半导体器件700安装在安装板709的状态。
图20和22中所示的半导体器件700包含一个基膜702和一个半导体IC芯片701。半导体IC芯片701安置在形成于基膜702中的器件容孔中。铜箔配线703形成在基膜702的一个面上。半导体IC芯片701的电极701a与铜箔配线703的内末端部(内引脚703a)连接。在铜箔配线703中的相对于内引脚703a位于外侧的部分上，设有用于外部连接的连接盘703b。钎料凸点706与连接盘703b连接。通孔702a形成在基膜702中，在每个连接盘703b的中心分别形成有一个细孔703c。覆盖保护层704形成在基膜702上。所述器件容孔充填着密封树脂705，以保护半导体IC芯片701。
在所述半导体器件700中，钎料凸点706用作外引脚。如图21和23所示，钎料凸点706放置在安装板709上的接合垫709a上，并且半导体器件700使用大规模回流处理安装在安装板709上。
然而，在采用WB法的半导体器件500中，引线接合垫502和外部端子505需要逐个地由接合引线503彼此连接。因此，会存在以下问题：随着引线接合垫502或外部端子505的数目的增大，操作所需的时间和劳力就会增加，从而可使生产率降低(见图17A和17B)。如图18所示，采用WB法的半导体器件500具有这种结构，即在所述结构中，每个接合引线503的一部分在所述图中均位于半导体芯片501的下表面的下方，并且半导体芯片501和接合引线503用密封树脂506密封。因此，降低半导体器件500的厚度会受到相当大的限制。而且，相邻引线接合垫502之间的间距由相邻外部端子505之间的间距限定。外部端子505焊接在所述基板上。因此，在目前情况下，所述外部端子之间的间距大约为0.4mm，以便可防止出现问题例如所述外部端子之间的短路。即使所述半导体芯片的引线接合垫502之间的间距可得到降低，也很难将外部端子505之间的间距降至0.4mm以下。这已成为减小半导体器件的尺寸的障碍。
采用FC法的半导体器件600(见图19)具有以下问题。在采用FC法的半导体器件中，相邻电极604之间的间距小于外部端子505之间的间距(见图17)。因此，半导体芯片605与基板601的对正需要非常高的精度。
而且，还存在以下问题，即基板601往往会非常昂贵。原因在于，在采用FC法的半导体器件中，基板601需要具有包含与半导体芯片605的电极604对应的微细配线的配线层602。另一原因在于，当电极604的数目很大时，基板601(配线板)需要具有多层结构，从而会导致成本增加。
而且，采用FC法的半导体器件600具有这种结构，即在所述结构中，半导体芯片605借助于凸点603与配线板601连接，因此需要尽可能接近地使半导体芯片605的线性热膨胀系数与基板601的线性热膨胀系数匹配。原因在于，当半导体芯片605的线性热膨胀系数与基板601的线性热膨胀系数之间相差较大时，就会有应力作用在例如凸点603上，从而，半导体芯片605与配线板601之间的电连接会遭到破坏。因此，需要使这两个元件的线性热膨胀系数相匹配，从而，对材料选择要有严格限制。
此外，在采用FC法的半导体器件600中，在借助于凸点605将半导体芯片605与基板601连接起来之后，使半导体芯片605与基板601之间的间隙充填着树脂(底层填充剂)607，这个步骤将导致成本增加，还可导致步骤数增加，因此，会降低生产率。而且，还存在以下问题：在采用FC法的半导体器件600中的所述半导体芯片的散热性能低于采用WB法的半导体器件中的散热性能。在采用WB法的半导体器件中，所述半导体芯片的本体部的一个面借助于由树脂、钎料和类似物构成的薄的接合材料层固定在具有高的热传导性的所述裸片垫上，因此，所述半导体芯片的散热性能相对较好。另一方面，在采用FC法的半导体器件中，半导体芯片605借助于凸点603与基板601连接，因此，半导体芯片605的本体部中的与基板601相反的面与基板601的半导体芯片605侧的面之间的距离大于采用WB法的半导体器件中的距离，从而，所述半导体芯片的散热性能差。而且，在采用FC法的半导体器件600的制造过程中，需要形成凸点603，而这需要时间和劳力。
采用TAB法的半导体器件700具有以下问题。在采用TAB法的半导体器件700的制造过程中，用于使半导体IC芯片701的电极701a与内引脚703a连接的内引脚接合(ILB)步骤和用于使钎料凸点706形成在连接盘703b上的外引脚接合步骤(OLB)需要使用完全不同的方法执行，从而，这些步骤需要时间和劳力。而且，需要将安置在所述器件容孔中的半导体IC芯片701用密封树脂705密封。上述步骤也需要时间和劳力，因此，采用TAB法的半导体器件700的生产率很低。
本发明提供了一种与采用WB法、FC法或TAB法的半导体器件相比可使它们的缺点减少的半导体器件。本发明提供了一种例如具有高的生产率的半导体器件。
发明内容
本发明的半导体器件包括：第一半导体元件，其包括第一元件本体部和第一元件电极，所述第一元件本体部具有第一面和与所述第一面相反的第二面，所述第一元件电极形成在所述第一面上；配线板，其包括绝缘基板和形成在所述绝缘基板的一个主面上的第一配线层，并且被安置成使所述主面与所述第一元件本体部的所述第二面相对；第一薄膜，其覆盖着包括所述第一元件电极的表面在内的所述第一半导体元件的面的至少一部分和所述配线板的位于所述第一半导体元件侧的面的至少一部分；以及第二配线层，其形成在所述第一薄膜的位于所述配线板侧的面上，并且包括具有第一端和第二端的第一配线；其中，所述第一配线的第一端接合在所述第一元件电极上，所述第一配线的第二端接合在所述第一配线层的一部分上。
本发明的半导体器件制造方法包括以下安装步骤：将具有第一元件本体部和设在所述第一元件本体部上的第一元件电极的第一半导体元件放置在包括绝缘基板和形成在所述绝缘基板的主面上的第一配线层的配线板上，使所述第一元件本体部中的与设有所述第一元件电极的面相反的面与所述绝缘基板的所述主面相对；在一个片材中，所述片材包括薄膜和形成在所述薄膜的一个主面上的第二配线层，所述第二配线层包含具有第一端和第二端的第一配线，使所述第一配线的第一端接合在所述第一元件电极上，所述第一配线的第二端接合在所述第一配线层的一部分上；以及使包括所述第一元件电极的所述表面在内的所述第一半导体元件的面的至少一部分和所述配线板的位于所述第一半导体元件侧的面的至少一部分覆盖着所述薄膜。
附图说明
图1A是剖视图，示意性地示出了本发明的实施方式1的半导体器件的一个实施例；
图1B是俯视图，示意性地示出了图1A中的所述半导体器件；
图2是透视图，示意性地示出了图1A中的所述半导体器件；
图3是剖视图，示意性地示出了本发明的实施方式1的所述半导体器件的另一个实施例；
图4A和4B是剖视图，示出了用于说明实施方式1的所述半导体器件的制造方法的一个实施例的工序顺序步骤；
图5A和5B是剖视图，示出了用于说明实施方式1的所述半导体器件的制造方法的所述实施例的工序顺序步骤；
图6A和6B是剖视图，示出了用于说明实施方式1的所述半导体器件的制造方法的所述实施例的工序顺序步骤；
图7是剖视图，示意性地示出了本发明的实施方式1的所述半导体器件的另一个实施例；
图8是剖视图，示意性地示出了本发明的实施方式1的所述半导体器件的另一个实施例；
图9是剖视图，示意性地示出了本发明的实施方式1的所述半导体器件的另一个实施例；
图10是剖视图，示意性地示出了本发明的实施方式1的所述半导体器件的另一个实施例；
图11A是剖视图，示意性地示出了本发明的实施方式1的所述半导体器件的另一个实施例；
图11B是本发明的实施方式1的所述半导体器件的所述另一个实施例的一部分的放大图；
图12是剖视图，示意性地示出了本发明的实施方式2的半导体器件的一个实施例；
图13是剖视图，示意性地示出了本发明的实施方式2的所述半导体器件的另一个实施例；
图14是剖视图，示意性地示出了本发明的实施方式2的所述半导体器件的另一个实施例；
图15是剖视图，示意性地示出了本发明的实施方式2的所述半导体器件的另一个实施例；
图16是剖视图，示意性地示出了本发明的实施方式2的所述半导体器件的另一个实施例；
图17A是俯视图，用于说明半导体芯片与引线框通过接合引线彼此连接的状态；
图17B是沿着图17A中的线A-A所作的剖视图；
图18是剖视图，示出了采用WB法的传统半导体器件的一个
实施例；
图19是剖视图，示出了采用FC法的传统半导体器件的一个
实施例；
图20是剖视图，示出了采用TAB法的传统半导体器件的一个实施例；
图21是剖视图，用于说明图20中所示的所述半导体器件安装在安装板上的状态；
图22是剖视图，示出了采用TAB法的传统半导体器件的另一个实施例；以及
图23是剖视图，用于说明图22中所示的所述传统半导体器件安装在所述安装板上的状态。
具体实施方式
在本发明的所述半导体器件的一个实施例中，优选地，所述第一薄膜是实质上透明的。在此，“实质上透明”意思是这种程度的透明，即位于所述第一薄膜的一个主面侧的所述第一半导体元件的所述第一元件电极和/或形成在所述绝缘基板上的所述第一配线层可从所述第一薄膜的另一主面侧看到。
在本发明的所述半导体器件的一个实施例中，优选地，所述第一半导体元件和所述绝缘基板借助于接合材料彼此接合。
在本发明的所述半导体器件的一个实施例中，优选地，所述半导体器件还包含一个电磁屏蔽层，其形成在所述第一薄膜上的与位于所述配线板侧的所述面相反的面上。
在本发明的所述半导体器件的一个实施例中，优选地，由所述第一薄膜和所述第二配线层构成的层合体中的位于所述第二配线层侧的面的一部分直接或间接附着在包括所述第一元件电极的所述表面在内的所述第一半导体元件的所述面上。而且，在本发明的所述半导体器件的一个实施例中，还优选地，所述层合体的位于所述第二配线层侧的所述面上的与所述部分不同的另一部分也直接或间接附着在所述第一元件本体部的一个侧面上。
在本发明的所述半导体器件的一个实施例中，优选地，由所述第一薄膜和所述第二配线层构成的层合体中的位于所述配线板侧的面直接或间接接合在所述第一半导体元件和所述配线板上，并且所述第一半导体元件安置在由所述层合体和所述配线板包围着的封闭空间内。
在本发明的所述半导体器件的一个实施例中，优选地，所述第一配线的所述第一端与所述第一元件电极接触，所述第一配线的所述第二端与所述第一配线层的所述部分接触。
在本发明的所述半导体器件的一个实施例中，优选地，所述半导体器件还包含第三配线层，其形成在所述第一薄膜上的与位于所述配线板侧的所述面相反的面上。
在本发明的所述半导体器件的一个实施例中，优选地，所述半导体器件还包含第二半导体元件，其具有第二元件电极，其中，所述第二元件电极接合在所述第三配线层上。
在本发明的所述半导体器件的一个实施例中，优选地，所述第一薄膜上的与位于所述配线板侧的所述面相反的面包含一个平面，所述平面的面积等于或大于所述第一元件本体部的所述第一面的面积。而且，在本发明的所述半导体器件的一个实施例中，所述半导体器件还包含第二半导体元件，其具有第二元件本体部和一个设在所述第二元件本体部上的第二元件电极；其中，所述第二半导体元件这样安置在所述第一薄膜上，即所述第二元件本体部上的与包括所述第二元件电极的所述表面在内的面相反的面与所述第一薄膜的所述平面相对。
在本发明的所述半导体器件的一个实施例中，优选地，所述半导体器件还包含：第二薄膜，其覆盖着包括所述第二元件电极的所述表面在内的所述第二半导体元件的所述面的至少一部分和所述配线板的位于所述第二半导体元件侧的面的至少一部分；以及第四配线层，其形成在所述第二薄膜的位于所述配线板侧的面上，并且包含具有第一端和第二端的第二配线；其中，所述第二配线的第一端接合在所述第二元件电极上，所述第二配线的低弱端接合在所述第一配线层中的不同于与所述第一配线的所述第二端接合着的所述部分的另一部分上。
在本发明的所述半导体器件的一个实施例中，优选地，一个凹部形成在所述绝缘基板中的配设有所述第一配线层的面侧，并且所述第一半导体元件安置在所述凹部中。
在本发明的所述半导体器件的一个实施例中，优选地，所述绝缘基板中的配设有所述第一配线层的所述面与所述第一元件本体部的所述第一面处于大致相同的平面上。
在本发明的所述半导体器件的一个实施例中，优选地，所述第一薄膜上的与位于所述配线板侧的所述面相反的面大致平坦。
在本发明的所述半导体器件的一个实施例中，优选地，所述半导体器件还包含第二半导体元件，其具有第二元件本体部和一个设在所述第二元件本体部上的第二元件电极；其中，所述第二半导体元件这样安置在所述第一薄膜上，即所述第二半导体元件上的与包括所述第二元件电极的所述表面在内的面相反的面与所述第一薄膜的所述平面相对。
在本发明的所述半导体器件的一个实施例中，优选地，所述半导体器件还包含：第二薄膜，其覆盖着包括所述第二元件电极的所述表面在内的所述第二半导体元件的所述面的至少一部分和所述配线板的位于所述第二半导体元件侧的面的至少一部分；以及第四配线层，其形成在所述第二薄膜的位于所述配线板侧的面上，并且包含具有第一端和第二端的第二配线；其中，所述第二配线的第一端接合在所述第二元件电极上，所述第二配线的第二端接合在所述第一配线层中的不同于与所述第一配线的所述第二端接合的所述部分的另一部分上。
在本发明的所述半导体器件的一个实施例中，优选地，所述配线板为印刷线路板或玻璃线路板。
在本发明的所述半导体器件的一个实施例中，优选地，在所述安装步骤中，第一半导体元件和配线板彼此接合。
在本发明的所述半导体器件制造方法的一个实施例中，优选地，在所述安装步骤中，在所述第一半导体元件和所述配线板彼此接合之后，执行所述第一配线的所述第一端与所述第一元件电极的接合和所述第一配线的所述第二端与所述第一配线层的所述部分的接合。
在本发明的所述半导体器件制造方法的一个实施例中，优选地，在所述安装步骤中，在所述第一配线的所述第一端接合在所述第一元件电极上之后，所述第一半导体元件和所述配线板彼此接合。
在本发明的所述半导体器件制造方法的一个实施例中，优选地，在所述安装步骤中，利用超声波振动使所述第一配线的所述第一端接合在所述第一元件电极上和使所述第一配线的所述第二端接合在所述第一配线层的所述部分上。
在本发明的所述半导体器件制造方法的一个实施例中，优选地，在所述安装步骤中，所述片材的位于所述第二配线层侧的面的一部分直接或间接附着在包括所述第一元件电极的所述表面在内的所述第一半导体元件的所述面上。例如，所述薄膜可以含有树脂，并且在所述安装步骤中，通过使所述薄膜产生热收缩使所述片材附着在包括所述第一元件电极的所述表面在内的所述第一半导体元件的所述面上。
在本发明的所述半导体器件制造方法的一个实施例中，优选地，在所述安装步骤中，通过加热和加压所述薄膜使所述薄膜上的与位于所述第二配线层侧的面相反的面变平。
在本发明的所述半导体器件制造方法的一个实施例中，优选地，所述薄膜含有还未固化的热固性树脂，并且在所述安装步骤中，在将所述片材加工成预定形状之后，通过加热固化所述热固性树脂使所述片材可覆盖包括所述第一元件电极的所述表面在内的所述第一半导体元件的所述面的至少一部分和所述配线板的位于所述第一半导体元件侧的所述面的至少一部分，然后，使所述第一配线的所述第一端接合在所述第一元件电极上，并使所述第一配线的所述第二端接合在所述第一配线层的所述部分上。
在本发明的所述半导体器件制造方法的一个实施例中，优选地，一个凹部形成在所述绝缘基板中的配设有所述第一配线层的面侧，并且在所述安装步骤中，所述第一半导体元件安置在所述凹部中。
在本发明的所述半导体器件制造方法的一个实施例中，优选地，所述方法还包含将具有第二元件电极的第二半导体元件安置在所述薄膜中的与配设有所述第二配线层的面相反的面上的步骤，其在所述安装步骤之后进行；其中，在所述步骤中，所述第二半导体元件这样安置在所述薄膜上，即所述第二半导体元件上的与包括所述第二元件电极的所述表面在内的面相反的面与所述薄膜的所述平面相对。
以下，将参看附图描述本发明的所述半导体器件的实施例及其制造方法。在附图中，为了便于描述，具有大致相同功能的元件使用相同的附图标记。本发明并不局限于以下描述的实施方式。
实施方式1
下面，将参看图1A至3描述本实施方式的半导体器件。图1A是一个剖视图，示意性地示出了本实施方式的半导体器件，图1B是一个俯视图，示意性地示出了图1A中的所述半导体器件。图2是一个透视图，示意性地示出了图1A中的所述半导体器件，图3是一个剖视图，示意性地示出了另一个半导体器件。
图1A、1B和2中所示的半导体器件100由第一半导体元件101A、配线板(插入式基板)301、第一薄膜20以及第二配线层25构成。第一半导体元件101A具有第一元件本体部10和第一元件电极12a，所述第一元件电极12a设在第一元件本体部10的第一面10a上。第一半导体元件101A例如是裸芯。配线板301包含一个绝缘基板30和第一配线层32，所述第一配线层32形成在绝缘基板30的一个主面上。配线板30例如可以是一个刚性基板(其一个实施例为典型印刷线路板)。
如图1A所示，第一半导体元件101A这样安置在配线板301上，即第一元件本体部10上的与第一面10a相反的第二面10b与绝缘基板30中的配设有第一配线层32的面相对。
如图1A、1B和2所示，第一薄膜20覆盖着包括第一元件电极12a的表面在内的第一半导体元件101A的面(与第二面10b相反的面，即包括第一面10a和第一元件电极12a的表面的面)的至少一部分和配线板301上的第一半导体元件101A侧的面的至少一部分。
第二配线层25形成在第一薄膜20中的配线板301侧的面上。第二配线层25包含多个第一配线22，每个第一配线分别具有第一端和第二端。每个第一配线22的第一端分别与第一半导体元件101A的对应第一元件电极12a接触，第二端与第一配线层32的一部分接触。因此，第一半导体元件101A与配线板301会由第二配线层25彼此电连接起来。
例如，通过利用超声波振动使每个第一配线22的第一端分别与对应的第一元件电极12a接合(bonding)，以及使每个第一配线22的第二端与第一配线层32接合。优选利用超声波振动实现接合的原因在于，与例如通过焊接实现接合的情况相比，超声波振动可在较短时间内和较低温度下实现接合。
与采用WB法、FC法或TAB法的半导体器件相比，具有上述结构的本实施方式的半导体器件100具有以下描述的多种特征和优点。
在本实施方式的半导体器件100中，第一半导体元件101A和配线板301这样布置，即绝缘基板30中的配设有第一配线层32的面与第一元件本体部10的第二面10b相对，从而，第一半导体元件101A可通过裸片接合方法而接合在绝缘基板30上。因此，半导体器件100的散热性能优于采用FC法的半导体器件的散热性能。
对裸片接合所使用的接合材料13(见图1A)没有任何特殊的限制，并且可采用裸片接合已通常使用的接合材料。例如，裸片接合膜、聚合物型导电膏、钎料以及类似物可作用接合材料。
而且，在本实施方式的半导体器件100中，第一半导体元件101A与配线板301通过第二配线层25的第一配线22彼此电连接。因此，在制造过程中，没有必要重复将每个引线接合垫502与相应的外部端子505再三连接的操作(见图17)。在半导体器件100中，多个第一元件电极12a通过第二配线层25与第一配线层32电连接，从而，与采用WB法的半导体器件的情况相比，制造过程中操作所需要的时间和劳力可得到更大程度地减少，从而生产率也可得到提高。
此外，在本实施方式的半导体器件100中，相邻配线之间的间距小于采用WB法的半导体器件中的间距。接合线仅在其端部固定，接合线的其他部分没有固定。因此，必须将相邻接合线之间的间距设定成这样，即该间距可在使用密封树脂密封的过程中防止相邻接合线因所述密封树脂的流动而彼此接触。另一方面，在半导体器件100中，由于第一半导体元件101A与配线板301由形成在第一薄膜20上的第二配线层25彼此电连接，因此，不必将相邻配线(接合线)之间的间距设定得比使用接合线时的大。因此，配线之间的间距可比采用WB法的半导体器件中的小。
而且，在本实施方式的半导体器件100中，由于第一半导体元件101A与配线板301通过形成在第一薄膜20上的第一配线22彼此电连接，因此，所述半导体器件可制造得比采用WB法的半导体器件薄。
此外，在本实施方式的半导体器件100中，与采用FC法的半导体器件相比，可大大抑制由于相邻配线之间的间距的降低而导致成本增加。在采用FC法的半导体器件中，大量端子(配线层中的与凸点连接的部分)集中位于配线板的预定区域即面对半导体元件的区域中。因此，配线板通常需要具有多层结构。然而，使用具有多层结构的配线板会导致成本增加。在本实施方式的半导体器件100中，第一半导体元件101A与配线板301通过构成形成在第一薄膜20上且具有期望的布线模式的第二配线层25的第一配线22彼此电连接，从而，配线板301的层数可比采用FC法的半导体器件中的少，因此可抑制成本增加。
另外，在本实施方式的半导体器件100中，第一半导体元件101A的线性热膨胀系数与第一薄膜20的线性热膨胀系数的匹配可没有采用FC法的半导体器件的情况下的精确。原因在于，第一薄膜20比所述配线板薄。另一原因在于，第一薄膜20具有挠性，因此，可吸收因第一薄膜20的线性热膨胀系数与第一半导体元件101A的线性热膨胀系数的不同所引起的应力。
而且，在本实施方式的半导体器件100中，不需要采用FC法的半导体器件中所使用的底层填充剂(密封树脂)。因此，不需要注入密封树脂的步骤，从而，可提高生产率。另外，由于第一元件电12a与第一配线22之间的结合部和第一配线层32与第一配线22之间的结合部可得到第一薄膜20保护，因此，电连接的可靠性会很高。
此外，在本实施方式的半导体器件100中，第一半导体元件101A与配线板301通过第一配线22彼此电连接，从而，半导体器件100可比采用TAB法制造的半导体器件更容易地制造，在TAB法中，内引脚接合(ILB)步骤和外引脚接合(OLB)步骤必须分开进行。而且，在本实施方式的半导体器件100中，不会像采用TAB法的半导体器件中那样需要使用密封树脂密封半导体元件的步骤，从而可提高生产率。
在本实施方式的半导体器件100中，第一薄膜20优选实质上透明。当第一薄膜20实质上透明时，就可透过第一薄膜20看到第二配线层25。而且，也可透过第一薄膜20检查每个第一元件电极12a的位置。因此，每个第一配线22的第一端与相应的第一元件电极12a的对正以及每个第一配线22的第二端与第一配线层32的对正可比采用FC法的半导体器件中的凸点与配线板的配线的对正更加容易。此外，在采用FC法的半导体器件的情况下，很难通过目视检查连接状态。另一方面，在本实施方式的半导体器件100的情况下，当第一薄膜20实质上透明时，可很容易地通过目视检查连接状态。
第一薄膜20例如由半透明绝缘树脂制成。上述树脂的实施例包含热塑性树脂(聚酰亚胺、PPS(聚苯硫醚)、聚丙烯、聚甲基丙烯酸甲酯以及类似物)。第一薄膜20的厚度优选例如10μm至100μm，特别是优选为50μm以下)。形成在第一薄膜20上的第一配线22(第二配线层25)例如由铜制成。第一配线22的厚度优选例如为5μm至35μm。应当指出，第一半导体元件(裸芯)101A的厚度优选例如为50μm至400μm。
如图1A、1B和2所示，第一薄膜20覆盖着第一半导体元件101A和配线板301的第一配线层32的一部分(与第一配线22接触的区域)。而且，如图1A所示，由第一薄膜20和第二配线层25构成的层合体50中的位于第二配线层25侧的面的一部分直接或间接附着在包括第一元件电极12a的表面在内的第一半导体元件101A的面上。因此，每个第一配线22的第一端与相应的第一元件电极12a之间的结合部可得到第一薄膜20的保护，从而连接稳定性可优选得到提高。当层合体50的第二配线层25侧的面上的与上述部分不同的另一部分直接或间接附着在第一元件本体部10的四个侧面中的至少一个侧面上时，优选的连接稳定性可得到更大提高。
在图1A所示的实施例中，由第一薄膜20和第二配线层25构成的层合体50中的位于第二配线层25侧的面的一部分也附着在配线板301上。换言之，层合体50中的位于所述配线板侧的面直接或间接接合在第一半导体元件101A和配线板301上，并且第一半导体元件101A安置在由层合体50和配线板301包围着的封闭空间中。因此，在图1A所示的半导体器件100中，每个第一配线22的第二端与第一配线层32之间的结合部的连接稳定性也可得到提高。而且，当具有低水蒸气透过性的材料用作第一薄膜20的材料时，可保护第一半导体元件101A免遭湿气，从而，所述半导体器件的耐湿性可得到提高。具有低水蒸气透过性的材料的实施例包含聚偏二氯乙烯、乙烯-乙烯醇共聚物(polyethylene-vinylalcohol)以及类似物，特别优选还具有很高的透明度的陶瓷气相沉积膜。
用于将层合体50附着在第一元件电极12a、第一元件本体部10的第一面10a以及类似物上的方法的实施例包含以下方法：将第一薄膜20连接在包括第一元件电极12a的表面在内的第一半导体元件101A的面上，然后使第一薄膜20产生热收缩。
在图1A所示的半导体器件100中，第一元件电极12a和第一配线22直接彼此接合。然而，它们可借助于中间元件例如凸点(例如钎料凸点或金凸点)彼此接合。
在图1B和2所示的实施例中，第一半导体元件101A具有十六个第一元件电极12a。然而，第一元件电极12a的数目并不局限于上述数目，例如可多于或少于十六。而且，在图1B和2所示的实施例中，第一半导体元件101A具有以下这种结构，在所述结构中，第一元件电极12a布置在第一元件本体部10的外围上。然而，第一半导体元件101A并不局限于上述结构，并且第一半导体元件101A可具有以下结构，即在所述结构中，第一元件电极12a以阵列图案模式(格栅图案模式)布置。
而且，在图1和2所示的实施例中，第一配线22与第一半导体元件101A(第一元件本体部10)的侧面接触。然而，本实施方式的所述半导体器件并不局限于这种结构，而是可如图3所示的半导体器件100，第一配线22不必与第一半导体元件101A的侧面接触。此外，整个第一元件电极12a可如图1A和1B中所示由第一配线22的第一端覆盖着，或可如图3中所示仅有第一元件电极12a的顶面与第一配线22的第一端接触。
下面，将参看图4A至6B描述本实施方式的半导体器件100的制造方法的一个实施例。
首先，如图4A所示，制备配线板301，其中，第一配线层32形成在绝缘基板30的一个主面上。可以采用刚性基板的配线板301例如是玻璃环氧树脂基板(通过用环氧树脂浸渍玻璃布制成)。配线板301可为树脂基板例如BT(双马来酰亚胺三嗪)板、纸基酚醛树脂基板或芳族聚酰胺-环氧树脂基板(通过用环氧树脂浸渍芳族聚酰胺基板制成)，或可为陶瓷基板例如氧化铝基板或玻璃-氧化铝基板。
图4A所示的配线板301是一种单面基板，其中，配线层仅形成在绝缘基板30的一个主面上，但并不局限于此。配线板301也可为双面基板，其中，配线层形成在绝缘基板30的两个主面上，或可为多层板，其中，配线层还设在绝缘基板内。第一配线层32例如由铜箔制成。
接着，如图4B所示，制备第一半导体元件101A，其中，第一元件电极12a设在第一元件本体部10的第一面10a上。然后，第一半导体元件101A使用接合材料13以裸片接合方式这样接合在所述配线板(绝缘基板30)上，即第一元件本体部10的第二面10b面向所述配线板的绝缘基板30。第一半导体元件101A例如是一个所谓的裸芯。第一元件电极12a例如由铝或含有作为主要成分的铝的合金(例如，Al-Cu或Al-Cu-Si)制成。
另一方面，如图5A和5B所示，形成一个片材，其中，所述第二配线层形成在一个薄膜的一个主面上。首先，如图5A所示，金属层21形成在薄膜20’上。薄膜20’的材料的实施例包含聚酰亚胺、PPS(聚苯硫醚)、聚丙烯以及聚甲基丙烯酸甲酯。图5A中所示的薄膜20’由透明材料例如聚甲基丙烯酸甲酯制成。金属层21例如是铜箔。可例如通过连接一片金属箔或通过金属电铸使金属层21形成在薄膜20’上。薄膜20’的厚度例如大约10μm至100μm，金属层21的厚度例如大约5μm至35μm。
然后，蚀刻金属层21，以便可获得预定图案，因此，如图5B所示，包括第一配线22的第二配线层25会形成在薄膜20’的一个主面上。蚀刻操作可例如通过以下方法实现：使用光阻剂掩盖预定区域，然后使用氯化铁或氯化铜以化学方法去除金属层21的多余部分。
随后，如图6A所示，包括第一元件电极12a的表面在内的第一半导体元件101A的所述面和配线板301的第一半导体元件101A侧的面的一部分覆盖着片材50’，其中，所述片材50’由第二配线层25和薄膜20’构成。然后，执行对正操作，以使每个构成第二配线层25的第一配线22的第一端可与相应的第一元件电极12a接触和使每个第一配线22的第二端可与配线板301的第一配线层32的一部分接触。当薄膜20’实质上透明时，上述对正可很容易地实现。应当指出，可在每个第一元件电极12a上形成一个凸点，并且每个第一元件电极12a可借助于所述凸点接合在相应的第一配线11的第一端上。
接着，如图6B所示，由薄膜20’和第二配线层25构成的片材50’附着在第一半导体元件101A中的除了与配线板301接触的面以外的其余整个表面上和配线板301的第一半导体元件101A侧的面的一部分上。附着方法的一个实施例是利用薄膜20’的热收缩的方法。当使薄膜20’产生热收缩时，可降低环氧压力。
而且，当片材50’利用薄膜20’的热收缩附着在第一半导体元件101A和类似物上时，必须在考虑薄膜20’的热收缩量的情况下在薄膜20’上这样形成第二配线层25，即在热收缩之后第一配线22的第一端与相应的第一元件电极12a之间以及第一配线22的第二端与第一配线层32之间均可彼此电连接。例如，考虑到薄膜20’的热收缩量，包含在第二配线层25中的多个第一配线22之间的间距可设定为较大值。
例如，也可以在薄膜20’中的与第一半导体元件101A和类似物相面对的面上局部涂覆粘结剂，以使片材50’可非常容易地附着在第一半导体元件101A和类似物上。在图6A和6B中，附图标记30表示绝缘基板。
然后，例如可以通过利用超声波振动而集中地使每个第一配线22的第一端与相应的第一元件电极12a之间以及每个第一配线22的第二端与第一配线层32的一部分之间彼此接合。在任何一种情况下，第一配线22的第一端与相应的第一元件电极12a的接合以及第一配线22的第二端与第一配线层32的一部分的接合也可通过焊接或类似方法实现。
在本实施方式的所述半导体器件的所述制造方法中，也可采用以下加工过程。首先，使用含有还没有固化的热固性树脂的薄膜20’，并且，在将片材50’加工成预定形状之后，通过加热固化所述热固性树脂使片材50’可覆盖包括第一元件电极12a的表面在内的第一半导体元件101A的所述面和配线板301的第一半导体元件101A侧的面的至少一部分。然后，第一配线22的第一端与相应的第一元件电极12a接合，第一配线22的第二端与第一配线层32的一部分接合。
在使用图4A至6B描述的本实施方式的所述半导体器件的所述制造方法中，在第一半导体元件101A和配线板301彼此接合之后，执行第一配线22的第一端与相应的第一元件电极12a的接合和第一配线22的第二端与第一配线层32的一部分的接合。然而，本实施方式的所述半导体器件的所述制造方法并不局限于上述这种方法。例如，也可在每个第一配线22的第一端与相应的第一元件电极12a接合之后使第一半导体元件101A和配线板301接合。优选地，在第一半导体元件101A与配线板301彼此接合之前，使每个第一配线22的第二端与相应的第一元件电极12a接合，这是由于这样可使每个第一配线22的第一端与相应的第一元件电极12a非常容易地对正。
下面，将参看图7至11描述本实施方式的半导体器件100的其他实施例。
在图7所示的半导体器件100中，电磁屏蔽层24形成在第一薄膜20中的与配设有第二配线层25的面相反的面上，从而，可抑制从所述第一半导体元件辐射的电磁噪声向外辐射。电磁屏蔽层24形成在上述相反面的几乎整个表面的上方。电磁屏蔽层24的材料的实施例包含以下一组材料中的至少一种：铜、镍、金、铁、银和铁素体。
在图8所示的半导体器件100中，第一薄膜20中的与配线板30侧的面相反的面包含一个平面20a，其面积等于或大于所述第一元件本体部的第一面10a的面积。当第一薄膜20以这种方式包含上述平面20a时，如图9所示，可非常容易地在上述平面20a上安置电子元件(在所述实施例中，为第二半导体元件101B)。应当指出，上述平面20a的平坦度在这种水平上就足够，即可很容易地安置第二半导体元件101B。
为了使第一薄膜20中的与配线板30侧的面相反的面变得平坦，例如可在加热软化即将形成第一薄膜20的薄膜20’时挤压薄膜20’(见图6A)。
图9中所示的半导体器件100包含两个半导体元件，并且第二半导体元件101B安置在第一半导体元件101A的上方。第一半导体元件101A通过第二配线层25的第一配线22与所述第一配线层的一部分32A连接。第二半导体元件101B通过接合线40与第一配线层32中的不同于部分32A的另一部分32B连接，第一配线22与第一配线层32的部分32A接触。
与第一半导体元件101A和第二半导体元件101B两者均使用WB法与配线板301电连接的半导体器件相比，图9中所示的半导体器件100具有如下优点。在第一半导体元件101A和第二半导体元件101B两者均使用WB法与配线板301电连接的所述半导体器件中，很难像图9所示的半导体器件100中那样采用具有大致相同尺寸的半导体元件彼此上下布置的堆叠结构。原因在于，当多个具有大致相同尺寸的半导体元件彼此上下布置时，很难将布置在另一个半导体元件下方的半导体元件的第一元件电极通过接合线与第一配线层连接。相反，如图9所示，在本实施方式的半导体器件100中，第一半导体元件101A借助于第一配线22与配线板301电连接，因此，可非常容易地采用具有大致相同尺寸的第一半导体元件101A和第二半导体元件101B上下布置的堆叠结构。
而且，当第一半导体元件101A和第二半导体元件101B两者均使用WB法与配线板301电连接时，与布置在第二半导体元件101B下方的第一半导体元件101A连接的接合线的拱丝高度需要尽可能地降低。然而，在本实施方式的半导体器件100中，第一半导体元件101A没有使用接合线与配线板301连接，而是借助于第一配线22与配线板301电连接，因此，不需考虑拱丝高度。
当第二半导体元件101B安置在第一薄膜20上时，半导体器件100可具有如图10所示的结构。在图10所示的半导体器件100中，第二半导体元件101B这样安置在第一薄膜20上，即其上的与包括第二元件电极12b的表面在内的面相反的面与第一薄膜20的平面20a相对。
图10中所示的半导体器件100包含第二薄膜41和第四配线层45，所述第四配线层45形成在第二薄膜41的配线板301侧的面上，并且包含第二配线42。每个第二配线42分别具有第一端和第二端。第二薄膜41从第二元件电极12b侧覆盖着包括第二元件电极12b的表面在内的第二半导体元件101B的面(包括第二元件电极12b的表面和第二元件本体部11中的与第一薄膜20侧的面相反的面)和配线板301的第二半导体元件101B侧的面的一部分。
每个第二配线42的第一端分别与相应的第二元件电极12b接触，每个第二配线42的第二端与第一配线层32中的不同于部分32A的另一部分32B接触，每个第一配线22的第二端分别与第一配线层32的部分32A接触。应当指出，图10所示的半导体器件100具有两个半导体元件101A和101B堆叠布置的堆叠结构。然而，对于半导体元件数目没有任何特殊的限制，也可堆叠三个或更多个半导体元件。
如图11A和11B所示，如果第三配线层36形成在第一薄膜20中的与配设有第二配线层25的面相反的面上且构成第三配线层36的配线中的每个配线的一端均布置在所述第一薄膜的平面20a上，则还可通过倒装芯片方法将第二半导体元件101B安装在这些配线中的每个配线的一端上。上述配线中的每个配线的另一端例如可通过设在第一薄膜20中的引线26与所述第一配线层的部分32B电连接。
除了在第一薄膜20中设置引线26的方法以外，还可如图11B所示通过折叠由第一薄膜20和第三配线层36构成的层合体的一个端部使构成第三配线层36的配线与所述第一配线层的部分32B电连接。
在参看图1A至11B描述的本实施方式的所有半导体器件中，所述第一半导体元件借助于所述接合材料接合在所述配线板上。然而，例如如果所述第一半导体元件利用所述第一薄膜固定在预定位置，则不需要将所述第一半导体元件接合在所述配线板上。
实施方式2
下面，将参看图12至16描述实施方式2的半导体器件200的一个实施例。
如图12所示，在本实施方式的半导体器件200中，凹部35形成在绝缘基板30的第一面侧，第一半导体元件101A安置在凹部35中。在上述方面，半导体器件200不用于实施方式1的所述半导体器件。在其他方面，半导体器件200与实施方式1的所述半导体器件相似，因此，省去对这部分的描述。
在本实施方式的半导体器件200中，第一半导体元件101A安置在凹部35中，从而可减小半导体器件200的轮廓的不规则性(凹凸不平)。而且，还可降低半导体器件200的厚度。
如图12所示，第一半导体元件101A的第一元件本体部10的第一面10a优选与绝缘基板30中的配设有第一配线层32的面30a处于大致相同的平面上。这是由于半导体器件200的轮廓的不规则性可得到更大程度降低。如果使用图12所示的半导体器件200，例如可在设计期望厚度减小的移动装置或类似装置时降低布局的复杂性。
而且，在图12所示的半导体器件200中，第一薄膜20中的与配设有第二配线层25的面相反的面的几乎整个表面构成平面20a。因此，电子元件可非常容易地安置在第一薄膜20的上述平面20a上。
如图13所示，当第一薄膜20附着在所述第一元件本体部的第一面10a上的介于第一元件电极12a之间的区域中时，可增大第一元件电极12a之间的耐压。
在图13所示的半导体器件200中，凹部35与第一半导体元件101A之间存在间隙。然而，如图14所示，也可通过使凹部35的形状与所述第一半导体元件的第一元件本体部10的形状几乎相同而使凹部35与所述第一半导体元件之间不存在间隙。当凹部35的形状与第一元件本体部10的形状大致相同时，第一元件电极12a与第二配线层25的对正可变得非常容易。而且，当绝缘基板30与第一元件本体部10的侧面接触时，可提高所述第一半导体元件的散热性能。
而且，如图15所示，第一薄膜20中的与配设有第二配线层25的面相反的面的几乎整个表面也可构成平面20a，并且平面20a的面积也可比第一半导体元件101A的第一元件本体部10的第一面10a的面积大。在这种情况下，例如，当俯视时面积比第一半导体元件101A的面积大的另一个半导体元件或多个半导体元件可安置在第一薄膜20的上述平面20a上。
如图16所示，使第二配线层25与绝缘基板30中的配设有第一配线层32的面30a大致平行，这样安置第二配线层25有利于实现快速响应，这是由于配线长度可得到减小。
另外，如实施方式1的所述半导体器件那样，本实施方式的半导体器件200可具有含有两个或更多个半导体元件的堆叠结构。在本实施方式的所述半导体器件中，第一半导体元件101A安置在凹部35中，因此，即使所述半导体器件具有堆叠结构，其高度也会比实施方式1的所述半导体器件的高度低，因此，可降低厚度。
如图16所示，在本实施方式的半导体器件200中，也可在凹部35的底面上安置一层金属层37，并且第一半导体元件101A也可安置在金属层37上。当第一半导体元件101A安置在金属层37上时，金属层37可起着散热片的作用，因此，第一半导体元件101A的散热性能可得到提高。
在实施方式1和2中，包括第一元件电极12a的表面在内的第一半导体元件101A的面的整个表面均覆盖着第一薄膜20。然而，也可使包括第一元件电极12a的表面在内的第一半导体元件101A的面的一部分覆盖着第一薄膜20。而且，在图10所示的实施例中，包括第二元件电极12b的表面在内的第二半导体元件101B的面的整个表面均覆盖着第二薄膜41。然而，也可使包括第二元件电极12b的表面在内的第二半导体元件101B的面的一部分覆盖着第二薄膜41。
在实施方式1和2中，描述了第一半导体元件101A为裸芯的情况。然而，半导体元件并不局限于裸芯。第一半导体元件101A例如可具有芯片尺寸封装(CSP)结构。
而且，通常地，第一半导体元件101A为存储IC芯片、逻辑IC芯片或系统LSI芯片。然而，其也可为发光二极管(LED)芯片。当LED芯片用作第一半导体元件101A且第一薄膜20对于从LED发出的光是实质上透明的时，可获得发光装置(半导体器件)。
当LED芯片用作第一半导体元件101A且荧光体分散在第一薄膜20中时，可获得这种发光装置，即其可利用LED芯片的出射光和从荧光体发出的光。
当实施方式1和2的半导体器件为白色光发光装置时，发蓝光的蓝色LED芯片可以被用作第一半导体元件101A，并且荧光体可以分散在第一薄膜20中。关于荧光体，可以使用将蓝光转化成黄光的荧光体。通过采用上述方式，可以通过蓝光和黄光获得白光。在这种情况下，作为示例，由氮化镓(GaN)基的材料制成的LED芯片可以优选用作LED芯片，(Y·Sm)3(Al·Ga)5O12:Ce、(Y0.39Gd0.57Ce0.03Sm0.01)3Al5O12或类似物可优选用作荧光体。
关于第一半导体元件101A，除了蓝色LED芯片以外，还可使用发紫外光的紫外LED芯片。在这种情况下，当受紫外LED芯片产生的光的激发而发红(R)、绿(G)和蓝(B)色的光的荧光体分散在第一薄膜20中时，可实现白色光发光装置。采用上述方式，可通过适当地选择LED芯片的类型和荧光体的类型，可实现发期望颜色的光的发光装置。
而且，所述配线板可为玻璃线路板，其设有玻璃板和含有具有高的透明度的导电材料(例如，氧化铟锡)的配线层。当半透明玻璃板用于所述配线板且对于入射光而言实质上透明的薄膜用作所述第一薄膜时，可提供一种可使第一半导体元件101A侧的入射光传递到所述配线板侧的半透明半导体器件。而且，在这种情况下，当LED芯片或类似物用作第一半导体元件101A时，从LED芯片发出的光可传递到所述配线板侧。所述半透明半导体器件例如可用作液晶显示装置和类似装置的构件，并且可传递背景光装置发出的光。
下面，将更详细地描述本发明的半导体器件的实施例，但是本发明的半导体器件并不局限于下面实施例。
实施例1
首先，制备由玻璃-氧化铝陶瓷制成且厚度为0.4mm的配线板(由京瓷公司制造)。这种配线板的配线层由铜层以及形成在所述铜层上的非电解镍镀层和化学镀金层组成。
然后，制备外形尺寸为4mm的正方形和且厚度为0.15mm的半导体元件。所述半导体元件借助于裸片接合膜(NEX-130，由新日铁化学株式会社制造)接合在所述配线板上。随后，使用尺寸为30μm的金线在所述半导体元件的元件电极上形成凸点。
另一方面，制备由厚度为25μm的聚酰亚胺薄膜和接合在所述聚酰亚胺薄膜上且厚度为9μm的铜箔组成的层合薄膜(由新日铁化学株式会社制造)，并且所述铜箔被图案化处理以使之具有预定形状。然后，使受到图案化处理的铜箔被镀上镍和金，从而，形成了一个片材，其中，配线层形成在所述聚酰亚胺薄膜的一个主面上。
接着，所述片材这样安置在所述半导体元件上，即所述半导体元件的每个元件电极可与构成所述配线层的多个配线中的相应预定配线的第一端重叠。然后，使用作用有超声波的平板工具加热和加压所述片材，从而，所述半导体元件的所述元件电极和所述配线可彼此电连接。
随后，在将上述预定配线中的每个配线的第二端放置在所述配线板的所述配线层的预定位置上之后，超声波工具挤压在每个配线的第二端与所述配线层之间的接触区域上，并且在挤压该区域的情况下使超声波作用于该区域，从而，上述预定配线中的每个配线的第二端与所述配线板的所述配线层均可彼此电连接。通过采用上述方式，可获得半导体器件。之后，将所述半导体器件放置在温度为30℃湿度为60％的恒温恒湿槽中保持192小时，然后，在峰值温度为260℃的条件下进行回流(reflow)试验。在上述回流试验之后，在所述元件电极与所述片材的所述配线之间的结合部以及所述配线板的所述配线层与所述片材的所述配线之间的结合部中均没有观察到缺陷。而且，在所述回流试验之后，将所述半导体器件放置在-65℃的大气中保持30分钟，随后再放置在150℃的大气中保持30分钟。上述循环操作重复进行1000次，然后测量连接阻抗(connection resistance)。连接阻抗的波动在10％内，从而，可确认保持着良好的电连接。
实施例2
制备厚度为0.4mm且设有深度大约为0.13mm的凹部的四层玻璃环氧树脂基板(E-679F，由日立化成工业株式会社制造)作为所述配线板。所述配线板的所述配线层由厚度为18μm的铜层以及形成在所述铜层上的非电解镍镀层和化学镀金层组成。
然后，制备外形尺寸为4mm的正方形且厚度为0.1mm的半导体元件。使用尺寸为25μm的金线在所述半导体元件的元件电极上形成凸点。
另一方面，制备由厚度为50μm的液晶聚合物薄膜和接合在所述液晶聚合物薄膜上且厚度为12μm的铜箔构成的层合薄膜(由新日铁化学株式会社制造)，并且所述铜箔被图案化处理以使之具有预定形状。然后，使受到图案化处理的铜箔被镀上镍和金，从而，形成了一个片材，其中，配线层形成在所述液晶聚合物薄膜的一个主面上。
接着，所述片材这样安置在所述半导体元件上，即所述半导体元件的每个元件电极可与构成所述配线层的多个配线中的相应预定配线的第一端重叠。然后，使用作用有超声波的平板工具加热和加压所述片材，从而，所述半导体元件的所述元件电极和所述配线可彼此电连接。
随后，在所述配线板的所述配线层上的预定位置处印刷导电粘结剂(由NAMICS公司制造)。然后，所述半导体元件容纳在所述配线板的所述凹部中，并且所述片材的每个所述预定配线的第二端放置在所述配线板的所述配线层的所述预定位置上。然后，加热每个所述预定配线的上述第二端与所述配线层之间的接触区域并同时对上述接触区域进行加压，以固化所述导电粘结剂，从而，每个所述预定配线的上述第二端与所述配线板的所述配线层会彼此电连接。通过采用上述方式，可获得半导体器件。
之后，将所述半导体器件放置在温度为30℃湿度为60％的恒温恒湿槽中保持192小时，然后，在峰值温度为260℃的条件下进行回流试验。在上述回流试验之后，在所述元件电极与所述片材的所述配线之间的结合部以及所述配线板的所述配线层与所述片材的所述配线之间的结合部中均没有观察到缺陷。而且，在所述回流试验之后，将所述半导体器件放置在-65℃的大气中保持30分钟，随后再放置在150℃的大气中保持30分钟。上述循环操作重复进行1000次，然后测量连接阻抗。连接阻抗的波动在10％内，从而，可确认保持着良好的电连接。
根据本发明，可以提供一种与采用WB法、FC法或TAB法的半导体器件相比可使它们的缺点减少的半导体器件。例如，可提供具有良好生产率的半导体器件。
前面所作的描述中公开的具体实施方式或实施例在所有方面均用于描述本发明的技术细节，但是并不能狭义地认为本发明仅限于上述具体实施例。可在本发明的精神和权利要求书的范围内对本发明做出各种修改。

Claims (30)

1.一种半导体器件，包括：
第一半导体元件，其包括第一元件本体部和第一元件电极，所述第一元件本体部具有第一面和与所述第一面相反的第二面，所述第一元件电极形成在所述第一面上；
配线板，其包括绝缘基板和形成在所述绝缘基板的一个主面上的第一配线层，并且被安置成使所述主面与所述第一元件本体部的所述第二面相对；
第一薄膜，其覆盖着包括所述第一元件电极的表面在内的所述第一半导体元件的面的至少一部分和所述配线板的位于所述第一半导体元件侧的面的至少一部分；以及
第二配线层，其形成在所述第一薄膜的位于所述配线板侧的面上，并且包括具有第一端和第二端的第一配线；
其中，所述第一配线的第一端接合在所述第一元件电极上，所述第一配线的第二端接合在所述第一配线层的一部分上。
2.如权利要求1所述的半导体器件，其特征在于，所述第一薄膜是实质上透明的。
3.如权利要求1所述的半导体器件，其特征在于，所述第一半导体元件和所述绝缘基板借助于接合材料彼此接合。
4.如权利要求1所述的半导体器件，还包括：电磁屏蔽层，其形成在所述第一薄膜上的与位于所述配线板侧的所述面相反的面上。
5.如权利要求1所述的半导体器件，其特征在于，由所述第一薄膜和所述第二配线层构成的层合体中的位于所述第二配线层侧的面的一部分直接或间接附着在包括所述第一元件电极的表面在内的所述第一半导体元件的面上。
6.如权利要求5所述的半导体器件，其特征在于，所述层合体的位于所述第二配线层侧的所述面中的不同于所述部分的另一部分直接或间接附着在所述第一元件本体部的侧面上。
7.如权利要求1所述的半导体器件，其特征在于，由所述第一薄膜和所述第二配线层构成的层合体中的位于所述配线板侧的面直接或间接接合在所述第一半导体元件和所述配线板上，并且所述第一半导体元件安置在由所述层合体和所述配线板包围着的封闭空间内。
8.如权利要求1所述的半导体器件，其特征在于，所述第一配线的所述第一端与所述第一元件电极接触，所述第一配线的所述第二端与所述第一配线层的所述部分接触。
9.如权利要求1所述的半导体器件，还包括：第三配线层，其形成在所述第一薄膜上的与位于所述配线板侧的所述面相反的面上。
10.如权利要求9所述的半导体器件，还包括：第二半导体元件，其具有第二元件电极；
其中，所述第二元件电极接合在所述第三配线层上。
11.如权利要求1所述的半导体器件，其特征在于，所述第一薄膜上的与位于所述配线板侧的所述面相反的面包括一个平面，所述平面的面积等于或大于所述第一元件本体部的所述第一面的面积。
12.如权利要求11所述的半导体器件，还包括：第二半导体元件，其具有第二元件本体部和设在所述第二元件本体部上的第二元件电极；
其中，所述第二半导体元件这样安置在所述第一薄膜上，即所述第二元件本体部上的与包括所述第二元件电极的所述表面在内的面相反的面与所述第一薄膜的所述平面相对。
13.如权利要求12所述的半导体器件，还包括：
第二薄膜，其覆盖着包括所述第二元件电极的所述表面在内的所述第二半导体元件的所述面的至少一部分和所述配线板的位于所述第二半导体元件侧的面的至少一部分；以及
第四配线层，其形成在所述第二薄膜的位于所述配线板侧的面上，并且包括具有第一端和第二端的第二配线；
其中，所述第二配线的第一端接合在所述第二元件电极上，以及
所述第二配线的第二端接合在所述第一配线层中的不同于与所述第一配线的所述第二端接合的所述部分的另一部分上。
14.如权利要求1所述的半导体器件，其特征在于，凹部形成在所述绝缘基板中的配设有所述第一配线层的面侧，并且所述第一半导体元件安置在所述凹部中。
15.如权利要求14所述的半导体器件，其特征在于，所述绝缘基板中的配设有所述第一配线层的所述面与所述第一元件本体部的所述第一面处于大致相同的平面上。
16.如权利要求14所述的半导体器件，其特征在于，所述第一薄膜上的与位于所述配线板侧的所述面相反的面大致平坦。
17.如权利要求16所述的半导体器件，还包括：第二半导体元件，其具有第二元件本体部和设在所述第二元件本体部上的第二元件电极；
其中，所述第二半导体元件这样安置在所述第一薄膜上，即所述第二半导体元件上的与包括所述第二元件电极的所述表面在内的面相反的面与所述第一薄膜的所述平面相对。
18.如权利要求17所述的半导体器件，还包括：
第二薄膜，其覆盖着包括所述第二元件电极的所述表面在内的所述第二半导体元件的所述面的至少一部分和所述配线板的位于所述第二半导体元件侧的面的至少一部分；以及
第四配线层，其形成在所述第二薄膜的位于所述配线板侧的面上，并且包括具有第一端和第二端的第二配线；
其中，所述第二配线的第一端接合在所述第二元件电极上，以及
所述第二配线的第二端接合在所述第一配线层中的不同于与所述第一配线的所述第二端接合的所述部分的另一部分上。
19.如权利要求1至18中任一所述的半导体器件，其特征在于，所述配线板为印刷线路板或玻璃线路板。
20.一种半导体器件制造方法，包括以下安装步骤：
将具有第一元件本体部和设在所述第一元件本体部上的第一元件电极的第一半导体元件放置在包括绝缘基板和形成在所述绝缘基板的主面上的第一配线层的配线板上，使所述第一元件本体部中的与设有所述第一元件电极的面相反的面与所述绝缘基板的所述主面相对；
在一个片材中，所述片材包括薄膜和形成在所述薄膜的一个主面上的第二配线层，所述第二配线层包含具有第一端和第二端的第一配线，使所述第一配线的第一端接合在所述第一元件电极上，所述第一配线的第二端接合在所述第一配线层的一部分上；以及
使包括所述第一元件电极的所述表面在内的所述第一半导体元件的面的至少一部分和所述配线板的位于所述第一半导体元件侧的面的至少一部分覆盖着所述薄膜。
21.如权利要求20所述的半导体器件制造方法，其特征在于，在所述安装步骤中，第一半导体元件和配线板彼此接合。
22.如权利要求21所述的半导体器件制造方法，其特征在于，在所述安装步骤中，在所述第一半导体元件和所述配线板彼此接合之后，执行所述第一配线的所述第一端与所述第一元件电极的接合和所述第一配线的所述第二端与所述第一配线层的所述部分的接合。
23.如权利要求21所述的半导体器件制造方法，其特征在于，在所述安装步骤中，在所述第一配线的所述第一端接合在所述第一元件电极上之后，所述第一半导体元件和所述配线板彼此接合。
24.如权利要求20所述的半导体器件制造方法，其特征在于，在所述安装步骤中，利用超声波振动使所述第一配线的所述第一端接合在所述第一元件电极上和使所述第一配线的所述第二端接合在所述第一配线层的所述部分上。
25.如权利要求20所述的半导体器件制造方法，其特征在于，在所述安装步骤中，所述片材的位于所述第二配线层侧的面的一部分直接或间接附着在包括所述第一元件电极的所述表面在内的所述第一半导体元件的所述面上。
26.如权利要求25所述的半导体器件制造方法，其特征在于，
所述薄膜含有树脂，以及
在所述安装步骤中，通过使所述薄膜产生热收缩使所述片材附着在包括所述第一元件电极的所述表面在内的所述第一半导体元件的所述面上。
27.如权利要求20所述的半导体器件制造方法，其特征在于，在所述安装步骤中，通过加热和加压所述薄膜使所述薄膜上的与位于所述第二配线层侧的面相反的面变平。
28.如权利要求20所述的半导体器件制造方法，其特征在于，
所述薄膜含有还未固化的热固性树脂，以及
在所述安装步骤中，在将所述片材加工成预定形状之后，通过加热固化所述热固性树脂使所述片材可覆盖包括所述第一元件电极的所述表面在内的所述第一半导体元件的所述面的至少一部分和所述配线板的位于所述第一半导体元件侧的所述面的至少一部分，然后，使所述第一配线的所述第一端接合在所述第一元件电极上，并使所述第一配线的所述第二端接合在所述第一配线层的所述部分上。
29.如权利要求20所述的半导体器件制造方法，其特征在于，
凹部形成在所述绝缘基板中的配设有所述第一配线层的面侧，以及
在所述安装步骤中，所述第一半导体元件安置在所述凹部中。
30.如权利要求27所述的半导体器件制造方法，还包括：将具有第二元件电极的第二半导体元件安置在所述薄膜中的与配设有所述第二配线层的面相反的面上的步骤，其在所述安装步骤之后进行；
其中，在所述步骤中，所述第二半导体元件这样安置在所述薄膜上，即所述第二半导体元件上的与包括所述第二元件电极的所述表面在内的面相反的面与所述薄膜的所述平面相对。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102427069A (zh) * 2011-10-20 2012-04-25 新宝电机(东莞)有限公司 一种电路封装结构及封装方法
US8505198B2 (en) 2008-06-19 2013-08-13 Robert Bosch Gmbh Method for manufacturing an electronic assembly
CN105702664A (zh) * 2012-11-16 2016-06-22 日月光半导体制造股份有限公司 半导体封装构造及其制造方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070002551A1 (en) * 2005-07-01 2007-01-04 Hon Hai Precision Industry Co., Ltd. Printed circuit board assembly
KR100606654B1 (ko) * 2005-08-01 2006-08-01 삼성전자주식회사 전자파 장해 저감용 페라이트 차폐 구조를 구비하는 반도체패키지 및 그 제조 방법
JP5164362B2 (ja) 2005-11-02 2013-03-21 キヤノン株式会社 半導体内臓基板およびその製造方法
TWI297537B (en) * 2006-06-26 2008-06-01 Univ Nat Cheng Kung Embedded metal heat sink for semiconductor device and method for manufacturing the same
US9082438B2 (en) 2008-12-02 2015-07-14 Panasonic Corporation Three-dimensional structure for wiring formation
KR101359117B1 (ko) 2009-01-27 2014-02-05 파나소닉 주식회사 반도체 칩의 실장 방법, 그 방법을 이용하여 얻어진 반도체 장치 및 반도체 칩의 접속 방법, 및, 표면에 배선이 설치된 입체 구조물 및 그 제법
US9070393B2 (en) 2009-01-27 2015-06-30 Panasonic Corporation Three-dimensional structure in which wiring is provided on its surface
JP2011014890A (ja) * 2009-06-02 2011-01-20 Mitsubishi Chemicals Corp 金属基板及び光源装置
US20110116242A1 (en) * 2009-11-18 2011-05-19 Seagate Technology Llc Tamper evident pcba film
KR20120135626A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 칩 패키지의 제조 방법
JP2013197310A (ja) 2012-03-19 2013-09-30 Toshiba Corp 発光装置
JP6340754B2 (ja) * 2013-03-29 2018-06-13 セイコーエプソン株式会社 電子デバイス、電子機器、移動体、電子デバイスの製造方法
TWI509756B (zh) * 2013-09-30 2015-11-21 Chipmos Technologies Inc 薄膜覆晶封裝結構
JP6238121B2 (ja) * 2013-10-01 2017-11-29 ローム株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04286134A (ja) 1991-03-15 1992-10-12 Fujitsu Ltd 半導体装置の封止方法
JP2595909B2 (ja) * 1994-09-14 1997-04-02 日本電気株式会社 半導体装置
JP3178519B2 (ja) 1998-07-21 2001-06-18 日本電気株式会社 半導体デバイス及びその製造方法
JP3879461B2 (ja) * 2001-09-05 2007-02-14 日立電線株式会社 配線基板及びその製造方法
TWI234253B (en) * 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8505198B2 (en) 2008-06-19 2013-08-13 Robert Bosch Gmbh Method for manufacturing an electronic assembly
CN102124560B (zh) * 2008-06-19 2014-05-07 罗伯特.博世有限公司 用于制造电子组件的方法
CN102427069A (zh) * 2011-10-20 2012-04-25 新宝电机(东莞)有限公司 一种电路封装结构及封装方法
CN105702664A (zh) * 2012-11-16 2016-06-22 日月光半导体制造股份有限公司 半导体封装构造及其制造方法

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