CN1138629C - 多层基板 - Google Patents

多层基板 Download PDF

Info

Publication number
CN1138629C
CN1138629C CNB001201328A CN00120132A CN1138629C CN 1138629 C CN1138629 C CN 1138629C CN B001201328 A CNB001201328 A CN B001201328A CN 00120132 A CN00120132 A CN 00120132A CN 1138629 C CN1138629 C CN 1138629C
Authority
CN
China
Prior art keywords
mentioned
single layer
layer substrate
base plate
multilager base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB001201328A
Other languages
English (en)
Other versions
CN1280056A (zh
Inventor
栗田英之
之
中村雅之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dexerials Corp
Sony Corp
Original Assignee
Sony Chemicals Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Chemicals Corp filed Critical Sony Chemicals Corp
Publication of CN1280056A publication Critical patent/CN1280056A/zh
Application granted granted Critical
Publication of CN1138629C publication Critical patent/CN1138629C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H05K1/186—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit manufactured by mounting on or connecting to patterned circuits before or during embedding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
    • H05K3/4617—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination characterized by laminating only or mainly similar single-sided circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4635—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating flexible circuit boards using additional insulating adhesive materials between the boards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2401—Structure
    • H01L2224/2402—Laminated, e.g. MCM-L type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/76—Apparatus for connecting with build-up interconnects
    • H01L2224/7665—Means for transporting the components to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/183—Components mounted in and supported by recessed areas of the printed circuit board
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0137—Materials
    • H05K2201/0154—Polyimide
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03—Conductive materials
    • H05K2201/0332—Structure of the conductor
    • H05K2201/0335—Layered conductors or foils
    • H05K2201/0355—Metal foils
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/095—Conductive through-holes or vias
    • H05K2201/09563—Metal filled via
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/002—Etching of the substrate by chemical or physical means by liquid chemical etching

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

提供一种即使安装半导体器件、厚度也不增加的模块。在容器一侧的层叠基板10a的容纳部57内容纳半导体器件47，使半导体器件47的键合焊区42与在容纳部57的底面上露出的凸点16a相接，进行加热、挤压，使容纳部57上的粘接层熔融，将半导体器件粘贴在容器一侧的层叠基板10a上，之后，将盖一侧的层叠基板6b以电气的、机械的方式连接到容器一侧的层叠基板10a上。

Description

多层基板
本发明涉及多层基板的技术领域，特别是涉及适合于安装集成电路等的半导体器件的多层基板的技术领域。
迄今为止，作为安装集成电路等的半导体器件的多层基板，使用了布线的自由度高的多层基板。图9A的符号106是多层基板，层叠多个单层基板101而被构成。
各单层基板101具有：由聚酰亚胺膜构成的基膜122、在该基膜122上配置的布线膜115；以及在布线膜115和基膜122上配置的粘接膜121。
在布线膜115上形成了导电性的凸点116，其前端从粘接膜121上突出。对基膜122进行构图，使布线膜115背面的规定位置部分地露出。
在层叠多个单层基板101时，使一单层基板101的凸点116朝向被层叠的单层基板101的布线膜115的背面，使凸点116前端与布线膜115的背面相接，如果利用粘接膜121进行互相贴合，则可得到所希望的膜数的多层基板106。
用保护膜120覆盖该多层基板106的表面，用符号116a示出的凸点在其表面上突出。
符号133是半导体器件，在内部形成了多个电路。该电路与在半导体器件133上被形成的键合焊区134连接，使键合焊区134朝向多层基板106的表面，如图9B中所示，使键合焊区134与凸点116a相接，如果进行热压接，则凸点116a的表面的焊锡覆盖膜熔融，半导体器件133的内部电路经键合焊区134和凸点116a与多层基板106内的布线膜115连接。
在将芯片状态的半导体器件133安装到上述的多层基板106上的情况下，不需要进行半导体器件133的封装，对电子装置的小型化有很大的贡献。
但是，如果将半导体器件133安装到上述现有的多层基板106上，则多层基板106整体的厚度就增加了半导体器件133这部分的厚度。
此外，在现有的多层基板106中，由于必须保护半导体器件133，故如图9C中所示，在用树脂135覆盖半导体器件133的情况下，存在整体的厚度又增加了树脂135这部分的厚度的问题。
近年来，由于在携带电话机或个人计算机等中要求进一步的小型化、薄型化，故即使在安装了半导体器件的状态下也要求薄的多层基板。
本发明是为了解决上述现有技术的缺点而创作的，其目的涉及即使安装半导体器件、其厚度也不增加的多层基板。
为了解决上述课题，本发明的多层基板至少具有多片第1单层基板。在本发明中使用的第1单层基板具有：第1树脂膜；在上述第1树脂膜上配置的第1布线膜；以及从表面贯通到背面的贯通孔。
而且，本发明的多层基板中，至少2片上述第1单层基板互相导电性地连接，而且，连通地配置上述贯通孔，形成了容纳部。
一般来说，因为半导体芯片的面积为1mm2以上，故上述各贯通孔的面积也必须在1mm2以上，层叠各贯通孔而构成的上述容纳部的开口面积也在1mm2以上。容纳部的深度由所层叠的第1单层基板的片数来决定。
此外，在本发明中，在上述第1单层基板上设置了与上述第1布线膜连接的第1凸点和第1连接孔，该第1连接孔在上述第1树脂膜上形成，上述第1布线膜位于其底面。
而且，在邻接的2片上述第1单层基板中，一方的上述第1单层基板的上述第1凸点与另一方的上述第1连接孔的底面位置的上述第1布线膜连接。
因而，本发明的多层基板的被层叠的上述第1单层基板中的上述第1布线膜的所希望的布线膜相互间导电性地连接。
此外，在本发明的多层基板上，在上述第1单层基板上设置了配置在上述第1布线膜上的、如果加热就显现出粘接性的第1粘接层，上述第1凸点的前端从上述第1粘接层的表面突出。
此时，通过对上述第1单层基板的多个片一边进行加热一边使其密接，上述第1粘接层的粘接力被显现出来，使上述第1单层基板相互间被粘贴在一起。
此外，本发明的多层基板具有第2单层基板。
该第2单层基板具有第2树脂膜和在上述第2树脂膜上配置的第2布线膜，至少在形成了上述容纳部的位置上没有贯通孔。
而且，该第2单层基板相对于被层叠的上述第1单层基板，再被层叠，上述第2单层基板位于上述容纳部的底面上。
再者，本发明的多层基板中，上述第2单层基板的上述第2布线膜导电性地连接到与上述第2单层基板邻接的上述第1单层基板的上述第1布线膜的至少一部分上。
此外，本发明的多层基板的上述第2单层基板具有与上述第2布线膜连接的第2凸点，上述第2凸点导电性地连接到位于与上述第2单层基板邻接的上述第1单层基板的上述第1连接孔的底部的上述第1布线膜上。
此外，本发明的多层基板的上述第2单层基板具有第2连接孔，该第2连接孔在上述第2树脂膜上形成，上述第2布线膜位于其底面，与上述第2单层基板邻接的上述第1单层基板的上述第1凸点连接到上述第2连接孔的底面位置的上述第2布线膜上。
此外，本发明的多层基板的上述第2单层基板具有配置在上述第2布线膜上的、如果加热就显现出粘接性的第2粘接层，上述第2凸点的前端从上述第2粘接层的表面突出，利用上述第2粘接层的的粘接力，将上述第2单层基板贴合到上述第1单层基板上。
本发明的多层基板的上述第2凸点被配置在上述容纳部的底面上。
另一方面，本发明的多层基板中，在上述第2单层基板的上述第2粘接层上，利用上述布线膜所处的底面的开口，形成了键合焊区，上述键合焊区被配置在上述容纳部的底面上。
在上述容纳部的底面上可配置上述第2凸点和上述键合焊区的某一方或这两者。
此外，在本发明的多层基板中，上述第1单层基板的上述第1凸点被连接到位于上述第2单层基板的上述第2连接孔内的上述第2布线膜上，利用上述第1粘接层的粘接力，将上述第1单层基板与上述第2单层基板互相贴合在一起。
此外，在本发明的多层基板中，在利用被层叠的上述第1单层基板的上述贯通孔而形成的上述容纳部内配置了电气元件。
本发明的多层基板内的上述电气元件与配置在上述容纳部底面上的上述第2凸点导电性地连接。
在上述电气元件是芯片状态的半导体器件的情况下，半导体器件的金属布线膜与上述第2凸点连接。
另一方面，在另一个本发明的多层基板内，上述电气元件与配置在上述容纳部底面上的上述第2单层基板的上述第2键合焊区导电性地连接。
此时，在上述电气元件是芯片状态的半导体器件的情况下，半导体器件的凸点与上述键合焊区连接。
此外，在本发明的多层基板中，上述容纳部被至少具有树脂膜的作为盖使用的单层基板盖住。
在本发明的多层基板中，在作为盖使用的单层基板的上述树脂膜上设置了布线膜。在作为盖使用的单层基板上可层叠上述第1或上述第2单层基板。此外，作为盖使用的单层基板也可使用上述第2单层基板。
此外，在本发明的多层基板中，在层叠方向上延长了上述容纳部的位置上配置了其面积比上述半导体器件的面积大的布线膜。该大面积的布线膜与接地电位连接，可作为屏蔽膜来使用。
本发明如以上那样来构成，它是层叠单层基板而构成的多层基板和在利用该多层基板中的空洞而形成的容纳部内可容纳半导体集成电路等的电气元件的多层基板。
本发明的多层基板由层叠多个单层基板而被构成。例如，如果在各单层基板上形成粘接层，并使粘接层贴合到树脂膜上，则各单层基板被连接，可构成多层基板。
本发明的第1、第2单层基板的第1、第2布线膜的铜箔或铝箔被构图，分布在第1、第2树脂膜上。
在这样的第1、第2布线膜上，可形成第1、第2凸点。而且，如果在第1、第2树脂膜上形成开口，在其底面上使第1、第2布线膜露出，作成连接部，如果在层叠第1单层基板或第2单层基板时，使邻接的单层基板中的一方的单层基板的凸点与另一方的单层基板的连接部一致，将凸点的前端连接到连接部底面的布线膜上，则各单层基板的布线膜利用凸点进行导电性的连接。
再有，如果在凸点的表面上预先设置焊锡覆盖膜，一边使凸点与布线膜相接，一边使焊锡覆盖膜熔融并固化，则由于利用焊锡以机械的、电气的方式将凸点连接到布线膜上，故被层叠的布线膜相互间的连接变得可靠。
而且，本发明的第1单层基板具有贯通孔，如果使多个第1单层基板的贯通孔连通，并进行层叠，则利用连通的贯通孔形成容纳部。如果在层叠了该第1单层基板的多层基板上再层叠第2单层基板，则第2单层基板位于容纳部底面。
如果使第2凸点在第2单层基板的容纳部底面的部分上露出，则在将半导体集成电路等的电气元件容纳在多层基板的容纳部内时，可将从电气元件导出的引线或在电气元件表面上形成的金属布线膜连接到凸点上。
可在凸点与金属布线之间配置各向异性导电性膜，利用各向异性导电性膜的粘接力和导电性的连接性，连接凸点与金属布线或引线，也可利用凸点表面的焊锡，与电气元件的金属布线或引线连接。
此外，在容纳部底面上预先使第2单层基板的第2布线膜部分地露出，可使设置在电气元件上的引线或凸点相接，以便进行连接。此时，预先在电气元件的引线或凸点的表面上形成焊锡覆盖膜，可利用焊锡与第2布线膜连接，也可使用各向异性导电性膜。
此外，在将电气元件容纳在容纳部内、使其与容纳部底面的第2单层基板的第2布线膜导电性地连接之后，可利用单层基板或层叠了单层基板的多层基板作为盖。形成了盖后的多层基板的表面变得平坦。
可使最初容纳电气元件的容纳部的深度比电气元件的厚度浅，在盖侧的单层基板上也利用第1单层基板形成容纳部，将电气元件的上部容纳在盖侧的容纳部内。可使构成2个容纳部的第1单层基板的第1布线膜互相导电性地连接。
如果在多层基板中设置其面积比电气元件的面积大的布线膜，将该布线膜作为屏蔽部与接地电位连接，则噪声就不侵入容纳在多层基板的容纳部内的电气元件中。可在电气元件的表面和背面的两方配置屏蔽部。在电气元件是半导体集成电路的情况下，由于与在半导体集成电路中形成了微小电气元件的面相反一侧的面的半导体衬底被接地，故可只在形成了微小电气元件的面一侧设置屏蔽部。
图1A～1F是在本发明中使用的单层基板的制造工序图，1G～1M是在其之后的单层基板的制造工序图，1N是第1单层基板。
图2A是第2单层基板，图2B是第3单层基板，图2C是第4单层基板。
图3A是本发明的多层基板的一例的凸点部分的放大图，图3B是容纳部的剖面图，图3C是示出容纳部的概略的斜视图。
图4A～4D是本发明的模块的一例的制造工序图。
图5是示出该模块的端部的图。
图6A～6D是本发明的模块的另一例的制造工序图。
图7是示出具有屏蔽部的本发明的模块的例子的图。
图8是示出屏蔽部的图。
图9A～9C是现有技术的模块的制造工序图。
图1A～1M是在本发明的多层基板中使用的单层基板的制造工序图。
参照图1A～1F，首先，准备金属箔11(在此，使用了厚度为18μm的压延铜箔)(图1A)，在其背面粘贴保护膜12，在表面上粘贴可进行紫外线曝光的掩模膜(旭化成(株)制造的干膜：SPG-152)13(图1B)。
其次，使用形成了规定图形的玻璃掩模，对掩模膜13进行曝光(曝光的光强度为100mJ)，用化学药品进行显影，在规定位置上形成开口部14(图1C)。此时的开口部14的形成精度，相对于掩模的图形直径为30μm～50μm的圆，开口部的直径为±2.5μm。
在该状态下，如果将整体浸渍于铜电镀用的电解液中，使电流流过，铜在开口部底面上露出的金属箔11的表面上生长，形成导电性的凸点16(图1D)。
其次，使用碱性溶液除去掩模膜13和保护膜12(图1E)。在该状态下，在金属箔11的表面上竖立起蘑菇形状的导电性凸点16。
在该金属箔背面(与凸点16相反一侧的面)上粘贴载体膜17，在金属箔11的表面上涂敷由聚酰亚胺前体构成的树脂原料并使其干燥，形成由聚酰亚胺前体构成的前体覆盖膜18(图1F)。在该状态下，前体覆盖膜18在凸点16及其附近隆起，但在离开凸点16的位置上变得平坦。将前体覆盖膜18的平坦的部分的厚度形成得比凸点的高度薄。图1F的符号19示出形成了前体覆盖膜18的状态的膜。
其次，参照图1G～1J，用滚轮311、312对该膜19进行压延(图1G)，在凸点16上的前体覆盖膜18变薄。其次，如果在前体覆盖膜18上喷射碱性溶液，对表面进行刻蚀，则凸点16的前端部在前体覆盖膜18的表面上露出(图1H)。
其次，在剥离了背面的载体膜17后，如果进行加热(280℃，10分钟)，则前体覆盖膜18被薄膜化，在金属箔11的表面上形成由聚酰亚胺树脂构成的粘接层21(图1I)。该粘接层21具有热可塑性，在常温下没有粘接力，或其粘接力小到可忽略的程度，但具有一加热就显现出粘接力的性质。
其次，在铜箔11的背面上形成抗蚀剂膜，进行构图。图1J的符号22示出经过构图的抗蚀剂膜。在该抗蚀剂膜22的开口部32的底面上露出金属箔11，如果在该状态下进行刻蚀，则将抗蚀剂膜22的图形转移到金属箔11上，形成布线膜。
图1K是除去了抗蚀剂膜22的状态，符号15示出了经过构图的布线膜。对布线膜15中的形成了凸点16的部分进行构图，使其宽度稍宽。此时，利用金属箔11的构图，与布线膜15一起，一并地形成后述的屏蔽部。
图1K的符号33示出除去了金属箔11的区域中的形成后述的贯通孔的部分。
其次，在布线膜11的背面一侧(没有形成凸点16的面)，涂敷聚酰亚胺前体，形成前体覆盖膜23(图1L)。前体覆盖膜23在存在布线膜15的部分上与布线膜15相接，在不存在布线膜的部分上与粘接层21相接。
其次，在前体覆盖膜23的表面上形成抗蚀剂膜，进行构图。图1M的符号24示出了经过构图的抗蚀剂膜24，形成了开口部34。该开口部34由在前体覆盖膜23与粘接层21密接的部分上设置的开口部34a和在前体覆盖膜23与布线膜15相接的部分上设置的开口部34b构成。
将该抗蚀剂膜24作为掩模，除去在开口部34a、34b的底面上露出的前体覆盖膜23，进行构图。此时，在前体覆盖膜23与布线膜15相接的部分上，也与前体覆盖膜23一起除去粘接层21。
在除去了抗蚀剂膜24后，如果进行热处理、使前体覆盖膜23硬化，则可得到图1N的符号1示出的第1单层基板，符号25示出了经过构图的前体覆盖膜23被硬化并成为聚酰亚胺膜的树脂膜。由于树脂膜25、布线膜15、粘接层21具有柔性，故第1单层基板也具有柔性，可弯曲。
在树脂膜25和粘接层21上部分地形成了开口部35。该开口部35中没有设置布线膜15，粘接层21和树脂膜25在两方都被除去的部分中，形成从第1单层基板1的表面贯通到背面的贯通孔35a。在布线膜15存在的部分中，因为布线膜15和粘接层留下来，故只除去树脂膜25，将开口作为连接孔35b来形成。该连接孔35b不贯通，在其底面上露出布线膜15。
贯通孔35a在层叠多层第1单层基板1时，是利用各贯通孔35a形成后述的容纳部的部分，被层叠的各第1单层基板1的贯通孔35a的大小为与所安装的芯片状的半导体器件同等程度的大小。例如，贯通孔35a的一边的大小约为1mm以上、几十mm以下的大小。在该贯通孔35a内不使布线膜15的端部露出，在由贯通孔35a构成的容纳部内容纳芯片状的半导体器件时，不使半导体器件侧面与布线膜15接触。
另一方面，使连接孔35b的大小大致与凸点16的大小相同(约50～500μm)，使凸点16的前端与在连接孔35b的底面上露出的布线膜15的表面相接。
图2A的符号2是没有贯通孔34a的第2单层基板。该第2单层基板2中，在粘接层21与前体覆盖膜23密接的部分上不形成抗蚀剂膜24的开口部34a，除此以外，利用与第1单层基板1相同的工序来形成。因而，第2单层基板2也与第1单层基板1相同，具有柔性。
该第2单层基板2被配置在层叠了的第1单层基板1的下部，构成容纳部的底面或容纳部的盖。
图2B的符号3示出了在使单层基板层叠来形成多层基板时被配置在该多层基板的最上部的第3单层基板。该第3单层基板3的布线膜15也由被构图的铜膜来形成。在第3单层基板3的布线膜15的表面上形成了与第1单层基板1的树脂膜25相同的材料的保护膜21。在第3单层基板3的情况下，存在没有和有凸点16的情况。此外，存在形成了和没有形成贯通孔35a的情况。
图2C的符号4示出了配置在多层基板的底部的第4单层基板。该第4单层基板4的结构与第2单层基板2相同，布线膜及树脂膜采用了相同的材料。因而，第4单层基板4也有柔性。在第4单层基板4中，可以有连接孔35b，也可以没有连接孔35b。
在层叠以上的第1～第4单层基板1～4、构成本发明的多层基板的情况下，在互相被层叠的单层基板中，这样来配置连接孔35b和凸点16的位置，使另一方的单层基板的凸点16与一方的单层基板的连接孔35b相接。如果使凸点16与在连接孔35b的底面上露出的布线膜15相接，一边加热一边进行压接，则粘接层21软化，显现出粘接力，基板相互间被贴合。
在凸点16的表面上形成了焊锡覆盖膜的情况下，通过焊锡熔融，以电气的、机械的方式将布线膜15与凸点16连接起来。此时，可在焊锡覆盖膜的表面上形成金覆盖膜。此外，即使不设置焊锡覆盖膜也可进行导电性的连接。
图3A中示出层叠了多个单层基板时的凸点16与布线膜15的连接部分的放大图。
图3B的符号6a是以下述顺序层叠1片第4单层基板4、2片第2单层基板21、22和3片第1单层基板11～13的多层基板的剖面图。在第1单层基板11～13上在相同位置上形成了相同大小的贯通孔35a1～35a3。
在最下层的第1单层基板11上，因为与第2单层基板22连接，故该第2单层基板22位于容纳部26的底面上。因而，利用第1单层基板11～13的贯通孔35a1～35a3和配置在其底面的第2单层基板21，形成了有底的容纳部26。
图3B的符号16a示出了被设置在该第2单层基板22上的凸点16中的在容纳部26的底面上露出的凸点。
此外，图3B的符号16b示出了位于多层基板6a的表面上的第1单层基板13的凸点，符号16c示出了位于多层基板6a的内部且与布线膜15连接的凸点。
在图3C中示出多层基板6a的形成了容纳部26的部分的示意性的斜视图。在容纳部26的底面上露出了第2单层基板22的凸点16a，但在该斜视图中省略。
其次，说明将电气元件安装到该多层基板6a上的工序。图4A的符号41是半导体集成电路等的半导体器件，是能安装的电气元件的一例。在半导体器件的一个面上设置了微小电气元件，形成了电路。在形成了该电路的面上，形成了由金属薄膜构成的键合焊区42。
在多层基板6a上安装半导体器件41的情况下，使键合焊区42朝向容纳部26的底面一侧，插入到容纳部26内。
将容纳部26内的凸点16a配置在与键合焊区42对应的位置上，如果进行位置重合，则键合焊区42就被置于凸点16a上。
在使键合焊区42置于凸点16a上的状态下，如果一边对半导体器件41进行加热，一边将半导体器件41挤压到多层基板6a上，则半导体器件41的表面与容纳部26底面上的粘接层21的表面相接，利用已软化的粘接层21，将半导体器件41贴合到多层基板6a上(图4B)。
如上所述，与具有容纳部26的多层基板6a分开地准备图4C的符号6b示出的多层基板。
该多层基板6b通过以下述顺序层叠2片第2单层基板23、24和第3单层基板3而构成。将该多层基板6b作为盖，将形成了容纳部26的多层基板6a作为容器，在将半导体器件41容纳到容纳部26内之后，从容器一侧的多层基板6a上覆盖盖一侧的多层基板6b。
在盖一侧的多层基板6b的底面上配置了第2单层基板23的连接孔35b，在该连接孔35b与容器一侧的多层基板6a上露出的凸点16b互相对应的位置上进行了配置。
因而，在对盖一侧的多层基板6b与容器一侧的多层基板6a进行位置重合并盖住的情况下，容器一侧的多层基板6a的凸点16b与在盖一侧的多层基板6b的连接孔35的底面上露出的布线膜15的表面相接。
如果在该状态下进行加热、挤压，则利用粘接层21将容器一侧的多层基板6a与盖一侧的多层基板6b贴合起来，同时，利用凸点16b，将盖一侧的多层基板6b内的布线膜15与容纳部26一侧的多层基板6a内的布线膜15互相导电性地连接起来，形成成为一体的多层基板6。在该多层基板6的内部容纳半导体器件41，利用被密闭的空洞，形成了容纳部27。
这样，如果在容纳了半导体器件41的状态下成为一体、形成一个多层基板6，则利用多层基板6和埋设在被密闭的容纳部27内的半导体器件41构成芯片安装状态的多层基板62(图4D)。
半导体器件41内的电路通过键合焊区42和凸点16，分别与构成多层基板6的各单层基板1～4的布线膜15连接。
在该芯片安装状态的多层基板62的端部上，如图5中所示，构成为能利用在表面上露出的凸点36及在底面上形成的连接孔37，将多层基板6内部的布线膜15与其它电路基板等导电性地连接。因而，利用凸点36及连接孔37，将多层基板62内的半导体器件41与其它电路基板等导电性地连接起来。
此外，也可在端部底面上使面积较大的布线膜15露出，形成连接端子38，利用该连接端子与其它电路基板等连接起来。
这样，在上述的多层基板62中，由于在多层基板6内埋设了半导体器件41，故整体的厚度不增加半导体器件41的这部分。
此外，由于构成多层基板62的第1～第4单层基板1～4具有柔性，故该多层基板62除了安装半导体器件41的部分之外，具有柔性。
再有，在该例中，在多层基板6内只埋设了1个半导体器件41来构成多层基板，但也可埋设多个半导体器件来构成多层基板。此时，利用多层基板6内部的布线膜15和凸点16，可确保已埋设的各半导体器件间的导电性的连接。
其次，说明本发明的另一例。图6A的符号7a示出了与上述的容器一侧的多层基板6a相同的结构的多层基板。对于该容器一侧的多层基板7a，盖一侧的多层基板7b通过在被层叠的多个第1单层基板1上再层叠第2单层基板2和第3单层基板3来构成。
在容器一侧的多层基板7a上，利用被层叠的第1单层基板1的贯通孔35a形成了有底的容纳部53，在盖一侧的多层基板7b上，也利用贯通孔35a形成了有底的容纳部54。
将上述的半导体器件41容纳在容器一侧的多层基板7a的容纳部53中，如果在与该多层基板7a贴合的同时，与布线膜15导电性地连接，再从其上部与盖一侧的多层基板7b贴合，以电气的、机械的方式连接多层基板7a、7b间，构成成为一体的多层基板7，则半导体器件41被容纳在由2个容纳部53、54构成的空洞内。
该多层基板7的结构与图4D中示出的多层基板6的结构相同，同样能安装电气元件。
其次，图6B的符号43示出了在表面上形成了凸点44的半导体器件。在使用该半导体器件43的情况下，在容器一侧的多层基板8a的容纳部55的底面上，可使布线膜15的表面部分地露出，使其与在半导体器件43中形成得凸点44相接。
如果使该多层基板8a与图4C或图6A中示出的盖一侧的多层基板6b、7b贴合，则可得到成为一体的多层基板8。由该多层基板8和被埋在该多层基板8中的半导体器件43构成芯片安装状态的本发明的多层基板。
图6C的符号9是具有设置了贯通孔的第3单层基板3’的多层基板。
该多层基板9中，按下述顺序层叠了多层第1单层基板1和第3单层基板3’。在第3单层基板3’的表面上形成了成为保护膜的树脂膜。第3单层基板3’的贯通孔被配置在与第1单层基板1的贯通孔35a相同的位置上，在由这些贯通孔构成的容纳部56内，在以电气的、机械的方式连接的情况下，容纳了半导体器件41。
半导体器件41的背面在多层基板9的表面上露出。此外，半导体器件41的背面与多层基板9的表面处于大致相同的高度上，大致为同一个面。
在由该多层基板9和半导体器件41构成的芯片安装状态的的多层基板63中，由于半导体器件41的背面露出，故散热性良好。
图6D的符号64是在上述多层基板63上贴合了保护膜29的多层基板。由于该多层基板64的表面被保护膜29覆盖，故在耐湿性等方面性能良好。
其次。图7中示出的多层基板65的容器一侧的多层基板10a由第4单层基板4、在该第4单层基板4上层叠的多个第2单层基板5、2、再在其上层叠的多个第1单层基板1和成为最上层的第3单层基板3构成。
与安装了半导体器件47的第2单层基板2邻接的第2单层基板5具有图8中示出的、由面积较大的布线膜15构成的屏蔽部28。在此，具有屏蔽部28的第2单层基板5与第4单层基板4连接。
该多层基板65由成为容器的多层基板10a和成为盖的多层基板6b构成。容器一侧的多层基板10a具有层叠的第1单层基板1，由各第1单层基板1的贯通孔35a构成了容纳部57。而且，在容纳部57内，在容纳半导体器件47的状态下，在容纳部57上配置盖一侧的多层基板6b，密闭了容纳部57。该半导体器件47是芯片状态的半导体集成电路。
在对金属箔11进行构图以形成宽度窄的布线膜15时，与布线膜15同时地形成了屏蔽部28，以与容纳部57的底面大致相同的面积或比容纳部57的底面大的面积来形成。因而，屏蔽部28与底面平行地被配置，使其覆盖容纳部57的底面。
在容纳部57内容纳了半导体器件47。在半导体器件47内，在由微小电气元件形成了电路的表面49上，利用连接微小电气元件间的金属布线膜设置了键合焊区42，利用位于容纳部57的底面上的粘接层，以机械方式连接到容器一侧的多层基板10a的第2单层基板2上。此外，利用与键合焊区42相接的第2单层基板2的凸点16a，与半导体器件47内的电路和布线膜15导电性地连接。在该状态下，以电气的、机械的方式将盖一侧的多层基板6b连接到容器一侧的多层基板10a上。
因而，在容纳部57内埋设半导体器件47的状态下，半导体器件47的电路形成面与屏蔽部28相对，用屏蔽部28来覆盖。
一般来说，在半导体集成电路中，在与形成了键合焊区42的面相反的背面一侧形成了金属膜48，该金属膜48与接地电位连接。
因而，如果将连接了屏蔽部28的布线膜15与接地电位连接，则打算从多层基板65的外部侵入到半导体器件47内的电波噪声由于被屏蔽部28和背面一侧的金属膜48吸收，故不会侵入到半导体器件47内。
这样，图7的多层基板65由具有屏蔽部28的多层基板10和埋设在该多层基板10中的半导体器件47构成，在抗噪声方面的性能强。
以上所述，在凸点表面上设置焊锡覆盖膜，使焊锡熔融来连接凸点与布线膜，但也可通过使凸点与布线膜密接来进行导电性的连接。此时，也可预先在凸点表面上形成金覆盖膜而不是焊锡覆盖膜。
在设置了金覆盖膜的情况下，也可使凸点与布线膜密接，施加超声波，以电气的、机械的方式来连接凸点与布线膜。
此外，以上所述，以半导体集成电路作为电气元件的例子进行了说明，但本发明不限于此，可以是分立的晶体管或二极管元件等，不限定于集成电路。
此外，在本发明中，能容纳在容纳部内的电气元件不限于半导体器件，也包含电容器、电感元件、电阻元件等的半导体器件以外的电气元件。半导体器件不限于芯片状态的器件，也可在容纳部内容纳被置于树脂或陶瓷的封装体内的器件。
在容纳部内容纳芯片状态的半导体元件的情况下，连接半导体元件的金属布线或凸点与容纳部底面的凸点或键合接合区即可。
关于被置于封装体内的电气元件，将从封装体引出的引线连接到容纳部底面的凸点或键合接合区上即可。
本发明的效果是，即使安装半导体器件，厚度也不增加。此外，由于屏蔽部的缘故，噪声难以侵入。

Claims (25)

1.一种多层基板，其特征在于：
具有多片第1单层基板，上述第1单层基板具有：第1树脂膜；在上述第1树脂膜上配置的第1布线膜；以及从表面贯通到背面的贯通孔，
在上述多片的第1单层基板之中，2片以上的第1单层基板的上述第1布线膜互相电连接，
连通地配置上述贯通孔，形成了容纳部。
2.如权利要求1中所述的多层基板，其特征在于：
上述容纳部的开口面积在1mm2以上。
3.如权利要求1中所述的多层基板，其特征在于：
上述第1单层基板具有：
与上述第1布线膜连接的第1凸点；以及
第1连接孔，该第1连接孔在上述第1树脂膜上形成，上述第1布线膜位于该第1连接孔的底面，
在邻接的2片上述第1单层基板相互间，一方的上述第1单层基板的上述第1凸点与另一方的上述第1单层基板的上述第1连接孔的底面位置的上述第1布线膜连接。
4.如权利要求3中所述的多层基板，其特征在于：
上述第1单层基板具有配置在上述第1布线膜上的、如果加热就显现出粘接性的第1粘接层，上述第1凸点的前端从上述第1粘接层的表面突出，
上述第1单层基板相互间利用上述第1粘接层的粘接力相互被粘贴在一起。
5.如权利要求1中所述的多层基板，其特征在于：
层叠第2单层基板，该第2单层基板具有第2树脂膜和在上述第2树脂膜上配置的第2布线膜，至少在形成了上述容纳部的位置上没有贯通孔，
上述第2单层基板位于上述容纳部的底面上。
6.如权利要求5中所述的多层基板，其特征在于：
上述第2单层基板的上述第2布线膜与与上述第2单层基板邻接的上述第1单层基板的上述第1布线膜的至少一部分导电性地连接。
7.如权利要求3中所述的多层基板，其特征在于：
层叠第2单层基板，该第2单层基板具有第2树脂膜和在上述第2树脂膜上配置的第2布线膜，至少在形成了上述容纳部的位置上没有贯通孔，
上述第2单层基板位于上述容纳部的底面上。
8.如权利要求7中所述的多层基板，其特征在于：
上述第2单层基板具有与上述第2布线膜连接的第2凸点，
上述第2凸点连接到位于与上述第2单层基板邻接的上述第1单层基板的上述第1连接孔的底部的上述第1布线膜上。
9.如权利要求8中所述的多层基板，其特征在于：
上述第2凸点被配置在上述容纳部的底面上。
10.如权利要求7中所述的多层基板，其特征在于：
上述第2单层基板具有第2连接孔，该第2连接孔配置在上述第2树脂膜上，上述第2布线膜位于该第2连接孔的底面，
与上述第2单层基板邻接的上述第1单层基板的上述第1凸点被连接到上述第2连接孔的底面位置的上述第2布线膜上。
11.一种多层基板，其特征在于：
上述多层基板是权利要求4中所述的多层基板，其中，层叠第2单层基板，该第2单层基板具有第2树脂膜和在上述第2树脂膜上配置的第2布线膜，至少在形成了上述容纳部的位置上没有贯通孔，上述第2单层基板位于上述容纳部的底面上，
上述第2单层基板具有与上述第2布线膜连接的第2凸点和配置在上述第2布线膜上的、如果加热就显现出粘接性的第2粘接层，上述第2凸点的前端从上述第2粘接层的表面突出，
上述第2凸点与位于与上述第2单层基板邻接的上述第1单层基板的上述第1连接孔的底部的上述第1布线膜连接，
利用上述第2粘接层的的粘接力，将上述第1单层基板与第2单层基板相互贴合在一起。
12.如权利要求11中所述的多层基板，其特征在于：
上述第2凸点被配置在上述容纳部的底面上。
13.如权利要求11中所述的多层基板，其特征在于：
在上述第2单层基板的上述第2粘接层上，利用上述布线膜所处的底面的开口，形成了键合焊区，
上述键合焊区被配置在上述容纳部的底面上。
14.一种多层基板，其特征在于：
上述多层基板是权利要求4中所述的多层基板，其中，层叠第2单层基板，该第2单层基板具有第2树脂膜和在上述第2树脂膜上配置的第2布线膜，至少在形成了上述容纳部的位置上没有贯通孔，上述第2单层基板位于上述容纳部的底面上，
上述第2单层基板具有第2连接孔，该第2连接孔在上述第2树脂膜上形成，上述第2布线膜位于该第2连接孔的底面，
与上述第2单层基板邻接的上述第1单层基板的上述第1凸点与上述第2连接孔的底面位置的上述第2布线膜连接，
利用上述第1粘接层的的粘接力，将上述第1单层基板与第2单层基板相互贴合在一起。
15.如权利要求1中所述的多层基板，其特征在于：
在上述容纳部内配置电气元件，上述第1布线膜的至少一部分与上述电气元件导电性地连接。
16.如权利要求12中所述的多层基板，其特征在于：
在上述容纳部内配置电气元件，上述容纳部底面的上述第2凸点与上述电气元件连接。
17.如权利要求12中所述的多层基板，其特征在于：
在上述容纳部内配置芯片状态的半导体器件，上述半导体器件的金属布线膜与上述容纳部底面的上述第2凸点连接。
18.如权利要求17中所述的多层基板，其特征在于：
上述容纳部被至少具有树脂膜的作为盖使用的单层基板盖住。
19.如权利要求18中所述的多层基板，其特征在于：
在作为盖使用的单层基板的上述树脂膜上设置了布线膜。
20.如权利要求18中所述的多层基板，其特征在于：
在层叠方向上延长了上述多层基板内的上述容纳部的位置上配置了其面积比上述半导体器件的面积大的布线膜。
21.如权利要求13中所述的多层基板，其特征在于：
在上述容纳部内配置电气元件，上述容纳部底面的上述键合焊区与上述电气元件连接。
22.如权利要求13中所述的多层基板，其特征在于：
在上述容纳部内配置芯片状态的半导体器件，上述半导体器件的凸点与上述容纳部底面的上述键合焊区连接。
23.如权利要求22中所述的多层基板，其特征在于：
上述容纳部被至少具有树脂膜的作为盖使用的单层基板盖住。
24.如权利要求23中所述的多层基板，其特征在于：
在作为盖使用的单层基板的上述树脂膜上设置了布线膜。
25.如权利要求23中所述的多层基板，其特征在于：
在层叠方向上延长了上述多层基板内的上述容纳部的位置上配置了其面积比上述半导体器件的面积大的布线膜。
CNB001201328A 1999-07-12 2000-07-11 多层基板 Expired - Fee Related CN1138629C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP19685999A JP3213292B2 (ja) 1999-07-12 1999-07-12 多層基板、及びモジュール
JP196859/1999 1999-07-12

Publications (2)

Publication Number Publication Date
CN1280056A CN1280056A (zh) 2001-01-17
CN1138629C true CN1138629C (zh) 2004-02-18

Family

ID=16364854

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB001201328A Expired - Fee Related CN1138629C (zh) 1999-07-12 2000-07-11 多层基板

Country Status (5)

Country Link
US (1) US6404052B1 (zh)
EP (1) EP1069616A3 (zh)
JP (1) JP3213292B2 (zh)
KR (1) KR100773287B1 (zh)
CN (1) CN1138629C (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6862189B2 (en) * 2000-09-26 2005-03-01 Kabushiki Kaisha Toshiba Electronic component, circuit device, method for manufacturing the circuit device, and semiconductor device
TW511415B (en) * 2001-01-19 2002-11-21 Matsushita Electric Ind Co Ltd Component built-in module and its manufacturing method
CN101370360B (zh) * 2001-06-13 2011-04-27 株式会社电装 埋有电子器件的印刷线路板及其制造方法
KR100488412B1 (ko) * 2001-06-13 2005-05-11 가부시키가이샤 덴소 내장된 전기소자를 갖는 인쇄 배선 기판 및 그 제조 방법
TW550997B (en) 2001-10-18 2003-09-01 Matsushita Electric Ind Co Ltd Module with built-in components and the manufacturing method thereof
DE10164494B9 (de) 2001-12-28 2014-08-21 Epcos Ag Verkapseltes Bauelement mit geringer Bauhöhe sowie Verfahren zur Herstellung
US20060246621A1 (en) * 2002-02-14 2006-11-02 Intel Corporation Microelectronic die including thermally conductive structure in a substrate thereof and method of forming same
US20030151132A1 (en) * 2002-02-14 2003-08-14 Crippen Warren Stuart Microelectronic die providing improved heat dissipation, and method of packaging same
JP2003243797A (ja) * 2002-02-19 2003-08-29 Matsushita Electric Ind Co Ltd モジュール部品
DE10228593A1 (de) 2002-06-26 2004-01-15 Infineon Technologies Ag Elektronisches Bauteil mit einer Gehäusepackung
JP3575478B2 (ja) 2002-07-03 2004-10-13 ソニー株式会社 モジュール基板装置の製造方法、高周波モジュール及びその製造方法
FI20031341A (fi) 2003-09-18 2005-03-19 Imbera Electronics Oy Menetelmä elektroniikkamoduulin valmistamiseksi
JP4324732B2 (ja) * 2003-11-28 2009-09-02 カシオ計算機株式会社 半導体装置の製造方法
JP4718889B2 (ja) * 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体及びその製造方法
JP4718890B2 (ja) * 2005-04-28 2011-07-06 日本特殊陶業株式会社 多層配線基板及びその製造方法、多層配線基板構造体
FI119714B (fi) 2005-06-16 2009-02-13 Imbera Electronics Oy Piirilevyrakenne ja menetelmä piirilevyrakenteen valmistamiseksi
KR100699240B1 (ko) * 2005-06-28 2007-03-27 삼성전기주식회사 소자 내장 인쇄회로기판 및 그 제조방법
JP5021473B2 (ja) * 2005-06-30 2012-09-05 イビデン株式会社 プリント配線板の製造方法
CN101868120A (zh) * 2005-06-30 2010-10-20 揖斐电株式会社 印刷线路板及其制造方法
TWI324380B (en) * 2006-12-06 2010-05-01 Princo Corp Hybrid structure of multi-layer substrates and manufacture method thereof
US8159828B2 (en) * 2007-02-23 2012-04-17 Alpha & Omega Semiconductor, Inc. Low profile flip chip power module and method of making
JP5194505B2 (ja) * 2007-03-23 2013-05-08 パナソニック株式会社 キャビティ付きプリント配線基板とその製造方法
KR100835061B1 (ko) * 2007-06-11 2008-06-03 삼성전기주식회사 반도체 칩 패키지
JP2009252869A (ja) * 2008-04-03 2009-10-29 Nec Electronics Corp 半導体装置の製造方法およびこの方法により製造された半導体装置
FI20095557A0 (fi) 2009-05-19 2009-05-19 Imbera Electronics Oy Valmistusmenetelmä ja elektroniikkamoduuli, joka tarjoaa uusia mahdollisuuksia johdevedoille
WO2011040502A1 (ja) * 2009-10-01 2011-04-07 株式会社村田製作所 回路基板及びその製造方法
US8929090B2 (en) 2010-01-22 2015-01-06 Nec Corporation Functional element built-in substrate and wiring substrate
US9888568B2 (en) 2012-02-08 2018-02-06 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module
EP2813132B1 (en) * 2012-02-08 2018-04-11 Crane Electronics, Inc. Multilayer electronics assembly and method for embedding electrical circuit components within a three dimensional module
WO2014171564A1 (ko) * 2013-04-15 2014-10-23 Lee Sung 필름 레이어 부품소자 및 그 제조방법
US9230726B1 (en) 2015-02-20 2016-01-05 Crane Electronics, Inc. Transformer-based power converters with 3D printed microchannel heat sink
DE102016204231B4 (de) 2015-03-30 2022-11-24 Denso Corporation Elektronische Steuereinheit
ITTO20150229A1 (it) * 2015-04-24 2016-10-24 St Microelectronics Srl Procedimento per produrre bump in componenti elettronici, componente e prodotto informatico corrispondenti
JP2015181204A (ja) * 2015-07-10 2015-10-15 大日本印刷株式会社 電子モジュール
US10818621B2 (en) * 2016-03-25 2020-10-27 Samsung Electronics Co., Ltd. Fan-out semiconductor package
WO2018044326A1 (en) * 2016-09-02 2018-03-08 Intel Corporation An apparatus with embedded fine line space in a cavity, and a method for forming the same
CH712932A2 (de) * 2016-09-16 2018-03-29 NM Numerical Modelling GmbH Verfahren zur Bestimmung der Position eines Positionsgebers eines Positionsmesssystems.
DE102018102144A1 (de) * 2018-01-31 2019-08-01 Tdk Electronics Ag Elektronisches Bauelement
CN109698188B (zh) * 2018-12-29 2020-08-04 江苏长电科技股份有限公司 封装结构的成型方法
CN112153801B (zh) * 2019-06-28 2022-03-08 庆鼎精密电子（淮安）有限公司 电路板及其制作方法
CN113438831B (zh) * 2021-06-03 2022-08-09 中国电子科技集团公司第三十八研究所 一种任意层互联内埋芯片微波多功能组件及其制造方法
DE102022102090A1 (de) * 2022-01-28 2023-08-03 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Optoelektronische vorrichtung und verfahren zur herstellung einer optoelektronischen vorrichtung

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924320B2 (ja) * 1991-06-22 1999-07-26 日本電気株式会社 ハイブリッドｉｃ
JP2501266B2 (ja) * 1991-11-15 1996-05-29 株式会社東芝 半導体モジュ―ル
WO1993019487A1 (en) * 1992-03-24 1993-09-30 Unisys Corporation Integrated circuit module having microscopic self-alignment features
JP3325351B2 (ja) * 1993-08-18 2002-09-17 株式会社東芝 半導体装置
US5434452A (en) * 1993-11-01 1995-07-18 Motorola, Inc. Z-axis compliant mechanical IC wiring substrate and method for making the same
JP3527766B2 (ja) * 1993-11-30 2004-05-17 京セラ株式会社 積層回路基板の製造方法及び積層回路基板
WO2004093183A1 (ja) * 1995-03-17 2004-10-28 Atsushi Hino フィルムキャリアおよびこれを用いた半導体装置
JP2899540B2 (ja) * 1995-06-12 1999-06-02 日東電工株式会社 フィルムキャリアおよびこれを用いた半導体装置
JP3015712B2 (ja) * 1995-06-30 2000-03-06 日東電工株式会社 フィルムキャリアおよびそれを用いてなる半導体装置
JPH09199824A (ja) * 1995-11-16 1997-07-31 Matsushita Electric Ind Co Ltd プリント配線板とその実装体
JPH09162320A (ja) * 1995-12-08 1997-06-20 Shinko Electric Ind Co Ltd 半導体パッケージおよび半導体装置
US5776824A (en) * 1995-12-22 1998-07-07 Micron Technology, Inc. Method for producing laminated film/metal structures for known good die ("KG") applications
US6072236A (en) * 1996-03-07 2000-06-06 Micron Technology, Inc. Micromachined chip scale package
US5789271A (en) * 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
JP2790122B2 (ja) * 1996-05-31 1998-08-27 日本電気株式会社 積層回路基板
EP0883173B1 (en) * 1996-09-12 2007-09-12 Ibiden Co., Ltd. Circuit board for mounting electronic parts
KR100234719B1 (ko) * 1997-03-14 1999-12-15 김영환 에리어 어레이 패키지 및 그 제조방법
JPH1154926A (ja) * 1997-06-06 1999-02-26 Ibiden Co Ltd 片面回路基板およびその製造方法
WO1998056220A1 (fr) * 1997-06-06 1998-12-10 Ibiden Co., Ltd. Plaquette de circuit simple face et procede de fabrication de ladite plaquette
JPH11126978A (ja) * 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
JPH11135977A (ja) * 1997-10-28 1999-05-21 Sony Corp 電子回路
JP2870530B1 (ja) * 1997-10-30 1999-03-17 日本電気株式会社 スタックモジュール用インターポーザとスタックモジュール
JP2000100814A (ja) * 1998-09-18 2000-04-07 Hitachi Ltd 半導体装置

Also Published As

Publication number Publication date
EP1069616A2 (en) 2001-01-17
JP3213292B2 (ja) 2001-10-02
KR20010049762A (ko) 2001-06-15
KR100773287B1 (ko) 2007-11-05
JP2001024333A (ja) 2001-01-26
US6404052B1 (en) 2002-06-11
CN1280056A (zh) 2001-01-17
EP1069616A3 (en) 2003-09-03

Similar Documents

Publication Publication Date Title
CN1138629C (zh) 多层基板
CN1154178C (zh) 半导体装置及其制造方法、电路基板和电子装置
CN1266920C (zh) 摄像机模块
CN1198332C (zh) 布线基片、半导体器件和布线基片的制造方法
CN1236658C (zh) 单片陶瓷电子元件及其制造方法和电子器件
CN1229863C (zh) 半导体装置及其制造方法、电路基板和电子装置
CN1118098C (zh) 半导体集成电路器件
CN1182574C (zh) 半导体装置、薄膜载带及其制造方法
CN1767177A (zh) 半导体器件以及电子设备
CN1906758A (zh) 复合陶瓷基板
CN1577813A (zh) 电路模块及其制造方法
CN1791305A (zh) 电路部件模块及其制造方法和电子电路装置
CN1674277A (zh) 电路装置
CN1311528A (zh) 半导体器件及其制造方法、电路板和电子装置
CN1956183A (zh) 电子部件内置式基板及其制造方法
CN1423477A (zh) 固态成像装置及其制作方法
CN1633705A (zh) 半导体装置及其制造方法
CN1835661A (zh) 配线基板的制造方法
CN1805657A (zh) 配线电路基板
CN1338775A (zh) 半导体装置及其制造方法、电路基板以及电子装置
CN1678175A (zh) 电路部件模块及其制造方法
CN1956627A (zh) 印刷电路板、其制造方法以及电子装置
CN1521847A (zh) 电子部件封装构件及其制造方法
CN1734756A (zh) 电子回路装置
CN1956189A (zh) 叠层半导体装置及叠层半导体装置的下层模块

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: NANKAI UNIVERSITY

Free format text: FORMER OWNER: +

Effective date: 20130329

C41 Transfer of patent application or patent right or utility model
C56 Change in the name or address of the patentee

Owner name: +

Free format text: FORMER NAME: SONY CHEMICALS CORPORATION

CP01 Change in the name or title of a patent holder

Address after: Tokyo, Japan

Patentee after: SONY CHEMICAL & INFORMATION DEVICE Corp.

Address before: Tokyo, Japan

Patentee before: Sony Chemicals Corp.

TR01 Transfer of patent right

Effective date of registration: 20130329

Address after: Tokyo, Japan

Patentee after: Sony Corp.

Address before: Tokyo, Japan

Patentee before: SONY CHEMICAL & INFORMATION DEVICE Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040218

Termination date: 20150711

EXPY Termination of patent right or utility model