KR20200002602A - 수직 자기 랜덤 액세스 메모리를 위한 다층 스핀 궤도 토크 전극들 - Google Patents

수직 자기 랜덤 액세스 메모리를 위한 다층 스핀 궤도 토크 전극들 Download PDF

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사시칸쓰 마니파트루니
치아-칭 린
칸 오구즈
크리스토퍼 위에간드
안젤린 스미쓰
노리유키 사토
케빈 오'브라이언
벤자민 부포드
이안 영
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Abstract

본 명세서에서의 실시예들은 자기 터널 접합(MTJ)의 자유 층과 결합하기 위한 제1 측부를 갖는 제1 층 및 제1 측부에 대향하는 제1 층의 제2 측부와 결합되는 제2 층을 포함하는 스핀 궤도 토크(SOT) 전극을 생성하는 시스템, 장치, 및/또는 프로세스에 관한 것이며, 제1 SOT 층에서의 전기 저항의 값은 제2 SOT 층에서의 전기 저항의 값보다 낮고, SOT 전극에 인가되는 전류는 전류가 우선적으로 제1 SOT 층에서 흐르게 하여, 자유 층의 자기 분극이 방향들을 변경하게 한다. SOT 전극의 생산 동안, 제2 층은 에치 스톱으로서 작용할 수 있다.

Description

수직 자기 랜덤 액세스 메모리를 위한 다층 스핀 궤도 토크 전극들{MULTI-LAYER SPIN ORBIT TORQUE ELECTRODES FOR PERPENDICULAR MAGNETIC RANDOM ACCESS MEMORY}
본 개시내용의 실시예들은 일반적으로 자기 랜덤 액세스 메모리(MRAM)의 분야에 관한 것이며, 특히 스핀 궤도 토크(SOT) 전극들의 조성에 관한 것이다.
본 명세서에 제공되는 배경 설명은 개시내용의 맥락을 일반적으로 제시하는 것을 목적으로 한다. 본 명세서에서 달리 표시되지 않는 한, 본 항목에서 설명된 내용은 본 출원의 청구범위에 대한 종래 기술이 아니며 본 항목에서의 포함에 의해서 종래 기술로 인정되는 것은 아니다.
면내(in-plane) 편광된 자기 막들에 대해, 중금속 내의 스핀-홀 효과(SHE)로부터 발생하는 전자 스핀 전류들은 자석에 스핀-트랜스퍼 토크들을 인가하는 것으로 보여졌다. SHE는 MRAM을 구현하기 위해 사용될 수 있는 자기 터널 접합(MTJ)의 자유 층의 자기 극성을 변경하기 위해 사용될 수 있다.
실시예들은 첨부 도면들과 함께 이하의 상세한 설명에 의해 쉽게 이해될 것이다. 이 설명을 용이하게 하기 위해, 유사한 참조 번호들은 유사한 구조적 요소들을 지시한다. 실시예들은 첨부 도면들의 도면들에서 제한으로서가 아니라 예로써 설명된다.
도 1은 본 발명의 일 구현에 따른, SOT 전극의 다수의 층을 포함하는 MTJ를 갖는 MRAM 스택의 제조 동안의 스테이지를 예시한다.
도 2는 본 발명의 일 구현에 따른, 에치 스톱으로서 SOT 전극의 층을 포함하는 MTJ를 갖는 MRAM 스택의 제조 동안의 스테이지를 예시한다.
도 3은 본 발명의 일 구현에 따른, MRAM 스택의 제조 동안 에치 스톱으로서 높은 비저항 SOT 층을 사용하는 예시적인 프로세스를 예시한다.
도 4는 다양한 실시예들에 따라, MRAM을 통합하는 CMOS(complimentary metal-oxide-semiconductor) 스택을 도시한다.
도 5는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(500)를 예시한다.
도 6은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(600)를 예시한다.
본 개시내용의 실시예들은 일반적으로 MRAM을 제조하거나 사용하기 위한 장치들, 프로세스들, 또는 시스템들에 관한 것이다. 레거시 구현들에서, MRAM은 중금속, 2D 재료, 반강자성체(Antiferromagnet)(AFM) 또는 위상 절연체(TI)를 포함할 수 있는 SOT 전극을 포함할 수 있다. SOT 전극은 SOT 전극에 자기적으로 결합된 MTJ의 자유 층 내의 자기장을 스위칭하는 것을 용이하게 할 수 있다. SOT는 MTJ의 자기 자유 층에서의 자기장의 극성 방향을 변경함으로써 스핀 트랜스퍼 토크 메모리를 구현하기 위해 SAF(synthetic antiferromagnet)로 개발된 복잡한 자기 스택들의 사용을 가능하게 할 수 있다.
실시예들에서, SOT 전극은 상이한 전기 비저항 값들을 갖는 상이한 층들을 갖는 다층 SOT 전극으로서 구현될 수 있다. 실시예들에서, MTJ의 자기 자유 층에 접속될 수 있는 상부 SOT 층으로서는, 높은 스핀 전도도를 가질 수 있는 낮은 비저항 SOT 재료인 반면에, 하부 SOT 층은 낮은 스핀 전도도를 가질 수 있는 높은 비저항일 수 있다. 실시예들에서, 하부 SOT 층을 구성할 수 있는 금속은 일반적으로 더 두꺼울 수 있고 제조 동안 에치 스톱으로서 사용될 수 있다.
레거시 구현에서, SOT 전극을 패터닝하는 것은 문제들을 가질 수 있다. 먼저, SOT 전극은 전형적으로 단지 수 나노미터 두께, 예를 들어 .5 나노미터와 20 나노미터 두께 사이이고, 큰 자기 스택의 하부에 있다. 이러한 구성에서, 정확한 막 층 상에서 에칭 프로세스를 정지하는 것은 부정확할 수 있고, 층을 오버-에칭하는 것을 초래할 수 있다. 오버 에칭은 제조 수율에 악영향을 미칠 수 있고, SOT 전극 인터커넥트 저항을 증가시킬 수 있다. 예를 들어, 레거시 SOT 전극은 트랜지스터들에 접속하는 2개의 비아 사이의 MTJ 아래의 로컬 인터커넥트일 수 있다. 레거시 SOT 층이 저항 임계값을 초과하는 경우, MRAM 디바이스의 동작 효율에 영향을 줄 수 있는 MTJ 내의 자유 층 자석을 스위칭하기에 충분한 전류 밀도를 달성하기 위해 더 높은 전압이 인가될 필요가 있을 수 있다.
본 명세서에 설명된 실시예들은 MRAM을 에칭하는 것에 대한 제약들을 완화하고 SOT 전극 내로 에칭하는 것을 허용하는 것에 의해 MRAM 제조 프로세스를 용이하게 할 수 있다. 실시예들에서, 에칭 프로세스는 에치 스톱으로서 작용하는 SOT 전극에서, 더 높은 전기 저항을 갖고 더 낮은 층의 SOT 전극 내로 계속될 수 있다. 전류가 SOT 전극에 인가될 때, 상부 SOT 전극 층의 높은 스핀 전도도는 자기 자유 층에 인접한 그 상부 층에서 더 많은 전류가 흐르고, SOT 전극에 인접한 자기 자유 층의 SOT 스위칭을 위한 스핀 전류를 생성하도록 허용할 수 있다. SOT 전극의 일부가 에칭 제거될 수 있지만, MTJ의 SOT로부터 자기 자유 층으로의 낮은 임피던스 인터커넥트가 여전히 이용가능하다.
이하의 상세한 설명에서는, 유사한 번호들이 유사한 부분들을 전반적으로 지시하고, 본 개시내용의 주제가 실시될 수 있는 실시예들이 예시로써 도시되는, 본 명세서의 일부를 형성하는 첨부 도면들에 대한 참조가 이루어진다. 본 개시내용의 범위로부터 벗어나지 않고도 다른 실시예들이 사용될 수 있고 구조적 또는 논리적 변경들이 이루어질 수 있다는 점이 이해되어야 한다. 그러므로, 하기 상세한 설명은 제한적인 의미로 받아들여서는 안되며, 실시예들의 범위는 첨부되는 청구항들 및 그 등가물들에 의해 정의된다.
본 개시내용의 목적들을 위해, "A 및/또는 B"라는 문구는 (A), (B), 또는 (A 및 B)를 의미한다. 본 개시내용의 목적들을 위해, "A, B, 및/또는 C"라는 문구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
본 명세서는 상부/하부(top/bottom), 내부/외부(in/out), 위/아래(over/under) 등 관점-기반 서술들을 사용할 수 있다. 이러한 설명들은, 단지 논의를 용이하게 하기 위해 사용되며, 본 명세서에 설명되는 실시예들의 적용을 임의의 특정 방향으로 제한하고자 의도되는 것은 아니다.
본 설명은, 동일하거나 상이한 실시예들 중 하나 이상을 각각 지칭할 수 있는 "실시예에서(in an embodiment)" 또는 "실시예들에서(in embodiments)"라는 문구들을 사용할 수 있다. 더욱이, 본 개시내용의 실시예들에 관해 사용되는 용어들 "포함하는(comprising)", "포함하는(including)", "갖는(having)" 등은 동의어들이다.
용어 "~와 결합된(coupled with)"이 그의 파생어들과 함께 본 명세서에 사용될 수 있다. "결합된"은 다음의 하나 이상을 의미할 수 있다. "결합되는(coupled)"은 2개 이상의 요소가 직접 물리적으로 또는 전기적으로 접촉하고 있다는 것을 의미할 수 있다. 그러나, "결합되는(coupled)"은, 2개 이상의 요소가 서로 간접적으로 접촉하지만, 여전히 서로 상호작용하거나 협력하는 것을 또한 의미할 수 있으며, 서로 결합되는 것으로 언급되는 요소들 사이에 하나 이상의 다른 요소들이 결합되거나 접속되는 것을 의미할 수 있다. "직접적으로 결합되는(directly coupled)"이란 용어는 2개 이상의 요소가 직접 접촉하고 있다는 것을 의미할 수 있다.
다양한 동작들이 다수의 이산 동작으로서 차례로, 청구되는 주제의 이해에 가장 도움이 되는 방식으로 설명될 수 있다. 그렇지만, 설명의 순서는 이 동작들이 꼭 순서 의존적(order dependent)임을 암시하는 것으로 해석되어서는 안 된다.
본 명세서에서 사용되는, "모듈"이라는 용어는 특정 용도 집적 회로(ASIC), 전자 회로, 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 프로세서(공유, 전용 또는 그룹) 및/또는 메모리(공유, 전용 또는 그룹), 조합 로직 회로(combinational logic circuit), 및/또는 설명된 기능성을 제공하는 다른 적합한 컴포넌트들을 언급하거나, 그것의 일부이거나 또는 그것을 포함할 수 있다.
도 1은 본 발명의 일 구현에 따른, SOT 전극의 다수의 층을 포함하는 MTJ를 갖는 MRAM 스택의 제조 동안의 스테이지를 도시한다. 도면(100)은 다층 SOT 전극(102)을 포함할 수 있는 MRAM 스택의 실시예이다. 실시예들에서, SOT 전극(102)은 낮은 비저항 SOT 층(102a) 및 높은 비저항 SOT 층(102b)을 포함할 수 있다. 낮은 비저항 SOT 층(102a)은 자기 자유 층(104)과 결합될 수 있으며, 결국 결합 층(106)에 결합될 수 있다. 실시예들에서, 결합 층(106)은 자기 자유 층(110), 터널링 장벽(112) 및 자기 고정 층(114)을 포함할 수 있는 MTJ(108)에 결합될 수 있다. 실시예들에서, 자기 자유 층(110)은 높은 터널 자기저항(TMR) 속성들을 가질 수 있고, 자기 고정 층(114)은 높은 TMR 속성들을 가질 수 있다. 실시예들에서, 높은 TMR 층은 하나 이상의 강자성 층에 의해 구현될 수 있다.
실시예들에서, 자기 고정 층(114)은 고정된 극성을 갖는 고정 자석일 수 있다. 실시예들에서, 극성은 SOT 전극(102)에 수직일 수 있다. 터널링 장벽(112)은 마그네슘 산화물(MgO) 터널링 산화물일 수 있다.
실시예들에서, MTJ(108)의 자기 고정 층(114)은 SAF(synthetic anti-Ferro-magnet) 층(118)에 결합될 수 있는 결합 층(116)과 결합될 수 있다. SAF 층(118)은 SOT 전극(102)의 평면에 수직일 수 있는 극성 방향(118a)을 가질 수 있다. SAF 층(118)은 자기 고정 층(114)의 극성 방향(114a)을 유지하는 것을 용이하게 할 수 있다. 실시예들에서, 하나 이상의 캡핑 금속(120)이 SAF 층(118)에 도포될 수 있어 MRAM 스택(100)의 층들을 완성할 수 있다. MRAM 스택(100)은 자기 자유 층(104)을 향하여 스택이 에칭되고 있는 부분 에칭 프로세스(100a, 100b) 중에 있다.
실시예들에서, SOT 전극(102)의 조성은 하나 이상의 중금속, AFM, 또는 위상 절연체(TI)를 포함할 수 있다. 실시예들에서, SOT 전극(102)은 스핀 궤도 TI, 2D 또는 3D 재료들을 포함할 수 있으며, 이 재료들은: 그래핀, TiSe2, WSe2, MoS2, WSe2, MoSe2, B2S3, Sb2S3, Ta2S, Re2S7, LaCPS2, LaOAsS2, ScOBiS2, GaOBiS2, AlOBiS2, LaOSbS2, BiOBiS2, YOBiS2, InOBiS2, LaOBiSe2, TiOBiS2, CeOBiS2, PrOBiS2, NdOBiS2, LaOBiS2, 또는 SrFBiS2 중 하나 이상을 포함할 수 있지만, 이들로 제한되지 않는다. 실시예들에서, SOT 전극(426)은 ROCh2 형태의 Rashba-Bychkov 효과를 나타낼 수 있는 스핀 궤도 재료를 포함할 수 있고, 여기서 'R'은: La, Ce, Pr, Nd, Sr, Sc, Ga, Al, 또는 In 중 하나 이상을 포함할 수 있지만, 이들로 제한되지 않으며, "Ch"는 S, Se, 또는 Te 중 하나 이상을 포함할 수 있지만, 이들로 제한되지 않는 칼코게나이드일 수 있다.
AFM은 Co/반강자성체(Antiferro-magnet), Fe/반강자성체, Ni/반강자성체, MnGa/반강자성체, MnGeGa/반강자성체, 또는 Bct-Ru/반강자성체를 포함할 수 있지만, 이들로 제한되지 않는다. TI는 Bi2Se3, BixTeySe1 -x-y, BixSb1 -x, WSe2, WTe2, PtSe2, PtTe2, MoSe2, MoS2, 또는 MoTe2, TiS2, WS2, TiSe2, B2S3, Sb2S3, Ta2S, Re2S7, LaCPS2, LaOAsS2, ScOBiS2, GaOBiS2, AlOBiS2, LaOSbS2, BiOBiS2, YOBiS2, InOBiS2, LaOBiSe2, TiOBiS2, CeOBiS2, PrOBiS2, NdOBiS2, LaOBiS2, 또는 SrFBiS2를 또한 포함할 수 있지만, 이들로 제한되지 않는다.
실시예들에서, SOT 재료들은 낮은 비저항 SOT 층(102a) 내의 재료가 자기 자유 층(104)의 극성을 스위칭하는 더 높은 효율을 달성하기 위해 높은 비저항 SOT 층(102b)과 비교하여 더 낮은 전기 저항을 가질 수 있도록 조합될 수 있다. 실시예들에서, 더 낮은 저항은 Cu, Al, 또는 유사한 높은 전도성 재료들과의 도핑하는 것 및/또는 재료들을 혼합하는 것에 의해 또한 달성될 수 있다.
실시예들에서, SOT 전극(102)뿐만 아니라 SOT 층들(102a, 102b)은 코발트(Co), 철(Fe), 니켈(Ni), MnGa, MnGeGa, Bct-Ru, Gd, 또는 Tb와 같은 강자성체들을 포함할 수 있는 자성 재료(도시되지 않음)를 사용하여 자기적으로 도핑될 수 있다. 자기 재료(도시되지 않음)는 SOT 전극(102)의 평면에 수직인 이방성 축을 갖는 수직 자기 이방성(PMA)을 갖는 재료를 포함할 수 있다.
결과적으로, SOT 전극(102)은 도 1의 자기 자유 층(110)과 유사할 수 있는, 자기 자유 층(104)과 같은 인접한 자기 자유 층과 상호작용할 수 있는 순 자기 모멘트를 가질 수 있다. 결과적으로, 이것은 자유 층 자석에 대한 유효 필드를 내부 자기 모멘트에 반대되는 방향으로 인가할 수 있다. 이 유효 필드는 이어서 자유 층의 스핀 궤도 스위칭의 대칭성을 깨뜨림으로써, 반복가능한 양방향 전류 스위칭을 가능하게 할 수 있다. 도핑된 SOT 층은 면내 교환 바이어스 또는 다이폴 필드를 생성할 수 있다. 이 결과적인 유효 필드는 MTJ의 수직 자기 자유 층 상에 면내 자기장을 생성할 수 있다. 이것은 이후 SOT 요소(102)를 통한 전류 흐름의 방향에 따라 자기 자유 층(110)의 극성을 플립함으로써 MRAM의 결정론적 양방향 스위칭을 용이하게 할 수 있다. 이것은 MRAM 내의 자기 자유 층(110)과 같은 자기 자유 층들 내의 수직 자기 극성의 반복가능한 양방향 스위칭을 가능하게 할 수 있다.
실시예들에서, 부분 MRAM 스택(100)은 예를 들어, 측부들(100a, 100b) 상에서 에칭되어 나노 필러를 형성할 수 있다. 실시예들에서, 에칭 프로세스는 이온 빔 에칭(IBE) 또는 반응성 이온 에칭(RIE)을 포함할 수 있다.
도 2는 본 발명의 일 구현에 따른, 에치 스톱으로서 SOT 전극의 층을 포함하는 MTJ를 갖는 MRAM 스택의 제조 동안의 스테이지를 예시한다. 도면(200)은, 도 1의 높은 비저항 SOT 층(102b)과 유사할 수 있는 높은 비저항 SOT 층(202b)까지 아래로 에칭될 수 있는 MRAM 스택의 실시예이다.
실시예들에서, 전류(224)가 SOT 전극(202)에 인가될 때, 전류(224)는 전류가 낮은 비저항 SOT 층(202a)에 도달할 때까지 전류 경로(224a)를 따라 제2 층(202b)을 통해 먼저 흐를 수 있다. 이 시점에서, 전류(224)의 대부분은 낮은 비저항 SOT 층(202a)을 통해 더 낮은 저항성 전류 경로(224b)를 따라 우선적으로 흐를 수 있다. 결과적으로, 이것은 낮은 비저항 SOT 층(202a)의 높은 스핀 전도도를 통해 전자 스핀들을 생성할 수 있다. 결과적으로, 이들 스핀들은 자기 자유 층(204)에 충돌하고 그 결과 자기 자유 층(204)의 극성을 스위칭할 수 있다. 예를 들어, 극성은 전류 흐름(224)의 방향에 따라 204a로부터 204b로, 또는 204b로부터 204a로 스위칭할 수 있다.
실시예들에서, 전류 흐름(224)은 또한 높은 TMR 자기 자유 층(210)의 극성을 스위칭할 수 있다. 예를 들어, 극성은 전류 흐름(224)의 방향에 따라 210a로부터 210b로, 또는 210b로부터 210a로 스위칭할 수 있다.
도 3은 본 발명의 일 구현에 따른, MRAM 스택의 제조 동안 에치 스톱으로서 높은 비저항 SOT 층을 사용하는 예시적인 프로세스를 예시한다. 프로세스(300)는 도 1 내지 도 2 에 설명된 기법들 및 재료들에 의해 구현된다.
블록 302에서, 프로세스는 SOT 전극의 제1 층의 제1 측부를 SOT 전극의 제2 층의 제1 측부에 결합하는 것을 포함할 수 있고, 제2 층에서의 전기 저항의 값은 제1 층에서의 전기 저항의 값보다 낮다. 실시예들에서, SOT 전극의 제1 층은 도 1의 높은 비저항 SOT 층(102b)에 대응할 수 있고, SOT 전극의 제2 층은 낮은 비저항 SOT 층(102a)에 대응할 수 있다. 그 결과, 전류가 SOT 전극(102)에 인가될 수 있을 때, 전류는 낮은 비저항 SOT 층(102a)에서 우선적으로 흐를 것이다.
또한, 프로세스는 자기 터널 접합(MTJ)의 자유 층의 제1 측부를, 제1 측부에 대향하는 제2 층의 제2 측부에 결합하는 것을 포함할 수 있다. 실시예들에서, 자유 층은 MTJ(108)와 결합될 수 있는 도 1의 자기 자유 층(104)과 유사할 수 있다. 다른 실시예들에서, 자유 층은 자기 자유 층(104) 또는 결합 층(106)이 없는 자기 자유 층(110)과 유사할 수 있다. 실시예들에서, 자기 자유 층(104), 결합 층(106)은 낮은 비저항 SOT 층(102a)과 결합될 수 있다.
프로세스는 패키지를 에칭하는 것을 포함할 수 있다. 실시예들에서, 에칭은 도 1의 측부들(100a, 100b)의 에칭과 유사할 수 있다. 실시예들에서, 에칭은 도 2에 도시될 수 있는 바와 같이, 에치 스톱으로서 SOT 전극의 제2 층으로 아래로 계속될 수 있다. 에칭은 낮은 비저항 SOT 층(202a)을 통해 계속되어 높은 비저항 SOT 층(202b)을 노출시킬 수 있다.
본 발명의 실시예들의 구현들은 반도체 기판과 같은 기판 상에서 수행되거나 형성될 수 있다. 일 구현에서, 반도체 기판은 벌크 실리콘 또는 실리콘 온 인슐레이터 하부구조체(silicon-on-insulator substructure)를 사용하여 형성된 결정질 기판일 수 있다. 다른 구현들에서, 반도체 기판은, 게르마늄, 인듐 안티몬화물, 납 텔루르화물(lead telluride), 인듐 비화물, 인듐 인화물, 갈륨 비화물, 인듐 갈륨 비화물, 갈륨 안티몬화물, 또는 Ⅲ-Ⅴ족 또는 Ⅳ족 재료들의 다른 조합들을 포함하지만 이에 제한되지는 않는, 실리콘과 결합될 수도 있고 결합되지 않을 수도 있는 대안적인 재료들을 사용하여 형성될 수 있다. 기판을 형성할 수 있는 재료들의 소수의 예가 여기서 설명되지만, 반도체 디바이스가 구축될 수 있는 토대의 역할을 할 수 있는 임의의 재료가 본 발명의 사상 및 범위 내에 있다.
금속 산화물 반도체 전계 효과 트랜지스터들(MOSFET들 또는 단순히 MOS 트랜지스터들)과 같은 복수의 트랜지스터가 기판 상에 제조될 수 있다. 본 발명의 다양한 구현들에서, MOS 트랜지스터들은 평면 트랜지스터들, 비평면 트랜지스터들 또는 이들 양쪽 모두의 조합일 수 있다. 비평면 트랜지스터들은 더블-게이트 트랜지스터들 및 트라이-게이트 트랜지스터들과 같은 FinFET 트랜지스터들, 및 나노리본 및 나노와이어 트랜지스터들과 같은 랩-어라운드(wrap-around) 또는 올-어라운드(all-around) 게이트 트랜지스터들을 포함한다. 본 명세서에 설명된 구현들은 평면 트랜지스터들만을 예시할 수 있지만, 본 발명은 비평면 트랜지스터들을 사용하여 또한 수행될 수 있다는 점에 유의해야 한다.
각각의 MOS 트랜지스터는, 적어도 2개의 층, 게이트 유전체 층 및 게이트 전극 층으로 형성되는 게이트 스택을 포함한다. 게이트 유전체 층은 하나의 층 또는 층들의 스택을 포함할 수 있다. 하나 이상의 층은 실리콘 산화물, 실리콘 이산화물(SiO2) 및/또는 하이-k 유전체(high-k dielectric) 재료를 포함할 수 있다. 하이-k 유전체 재료는, 하프늄, 실리콘, 산소, 티타늄, 탄탈, 란타늄, 알루미늄, 지르코늄, 바륨, 스트론튬, 이트륨, 납, 스칸듐, 니오븀, 및 아연과 같은 원소들을 포함할 수 있다. 게이트 유전체 층에서 사용될 수 있는 하이-k 재료들의 예들은 하프늄 산화물, 하프늄 실리콘 산화물, 란타늄 산화물, 란타늄 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 이트륨 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 및 납 아연 니오베이트를 포함하지만, 이들로 제한되지 않는다. 일부 실시예에서, 하이-k 재료가 사용될 때 그 품질을 개선하기 위해서 게이트 유전체 층에 대해 어닐링 프로세스가 수행될 수 있다.
게이트 전극 층은 게이트 유전체 층 상에 형성되고, 트랜지스터가 PMOS 트랜지스터로 되어야 하는지 또는 NMOS 트랜지스터로 되어야 하는지에 의존하여, 적어도 하나의 P-타입 일함수 금속 또는 N-타입 일함수 금속으로 구성될 수 있다. 일부 구현에서, 게이트 전극 층은 2개 이상의 금속 층의 스택으로 구성될 수 있는데, 여기서 하나 이상의 금속 층은 일함수 금속 층들이며, 적어도 하나의 금속 층은 충전 금속 층(fill metal layer)이다.
PMOS 트랜지스터에 있어서, 게이트 전극으로 사용될 수 있는 금속들은, 루테늄, 팔라듐, 백금, 코발트, 니켈, 및 전도성 금속 산화물들, 예를 들어, 루테늄 산화물을 포함하고, 이에 제한되지는 않는다. P 타입 금속 층은 약 4.9 eV와 약 5.2 eV 사이에 있는 일함수를 갖는 PMOS 게이트 전극의 형성을 가능하게 할 것이다. NMOS 트랜지스터에 있어서, 게이트 전극에 대해 사용될 수 있는 금속들은 하프늄, 지르코늄, 티타늄, 탄탈, 알루미늄, 이러한 금속들의 합금들, 및 이러한 금속들의 탄화물들, 예컨대 하프늄 탄화물, 지르코늄 탄화물, 티타늄 탄화물, 탄탈 탄화물, 및 알루미늄 탄화물을 포함하지만, 이에 제한되지는 않는다. N 타입 금속 층은 약 3.9 eV와 약 4.2 eV 사이에 있는 일함수를 갖는 NMOS 게이트 전극의 형성을 가능하게 할 것이다.
일부 구현에서, 게이트 전극은, 기판의 표면에 실질적으로 평행한 하부 부분 및 기판의 상부 표면에 실질적으로 수직인 2개의 측벽 부분을 포함하는 "U"-형상 구조체로 구성될 수 있다. 또 다른 구현에서, 게이트 전극을 형성하는 금속 층들 중 적어도 하나는 단순히 기판의 상부 표면에 실질적으로 평행하고 기판의 상부 표면에 실질적으로 수직인 측벽 부분들은 포함하지 않는 평면 층일 수 있다. 본 발명의 추가 구현들에서, 게이트 전극은 U-형상 구조체들과 평면의 U-형상이 아닌 구조체들의 조합으로 구성될 수 있다. 예를 들어, 게이트 전극은 하나 이상의 평면의 U-형상이 아닌 층의 꼭대기에 형성된 하나 이상의 U-형상 금속 층으로 구성될 수 있다.
본 발명의 일부 구현에서, 게이트 스택을 브라켓(bracket)하는 게이트 스택의 대향 측부들 상에 한 쌍의 측벽 스페이서가 형성될 수 있다. 측벽 스페이서들은 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물, 탄소로 도핑된 실리콘 질화물 및 실리콘 산화질화물과 같은 재료로 형성될 수 있다. 측벽 스페이서들을 형성하기 위한 프로세스들은 본 기술분야에 널리 알려져 있으며, 일반적으로 퇴적(deposition) 및 에칭 프로세스 단계들을 포함한다. 대안적인 구현에서, 복수의 스페이서 쌍이 사용될 수 있는데, 예를 들어 2쌍, 3쌍 또는 4쌍의 측벽 스페이서가 게이트 스택의 대향 측부들 상에 형성될 수 있다.
본 기술분야에 잘 알려져 있는 바와 같이, 각각의 MOS 트랜지스터의 게이트 스택에 인접하여 기판 내에 소스 영역과 드레인 영역이 형성된다. 소스 영역 및 드레인 영역은 일반적으로 주입/확산 프로세스 또는 에칭/퇴적 프로세스 중 어느 하나를 사용하여 형성된다. 전자의 프로세스에서, 붕소, 알루미늄, 안티몬, 인, 또는 비소와 같은 도펀트들이 기판 내로 이온 주입되어, 소스 영역 및 드레인 영역을 형성할 수 있다. 이온 주입 프로세스 다음에, 도펀트들을 활성화하고 이들이 기판 내로 더 확산되게 하는 어닐링 프로세스가 전형적으로 이어진다. 후자의 프로세스에서, 기판은 먼저 소스 영역 및 드레인 영역의 위치들에 리세스들을 형성하도록 에칭될 수 있다. 다음에, 소스 영역 및 드레인 영역을 제조하기 위해 사용되는 재료로 리세스들을 충전하도록 에피택셜 퇴적 프로세스가 수행될 수 있다. 일부 구현에서, 소스 영역 및 드레인 영역은 실리콘 게르마늄 또는 실리콘 탄화물과 같은 실리콘 합금을 사용하여 제조될 수 있다. 일부 구현들에서 에피택셜 퇴적된 실리콘 합금은 붕소, 비소, 또는 인과 같은, 도펀트들로 인-시츄(in-situ) 도핑될 수 있다. 추가 구현예들에서, 소스 영역 및 드레인 영역은 게르마늄 또는 Ⅲ-V족 재료 또는 합금과 같은 하나 이상의 대안의 반도체 재료를 사용하여 형성될 수 있다. 또한, 추가 실시예들에서, 소스 영역 및 드레인 영역을 형성하기 위해 금속 및/또는 금속 합금의 하나 이상의 층이 사용될 수 있다.
하나 이상의 층간 유전체(interlayer dielectrics)(ILD)가 MOS 트랜지스터들 위에 퇴적된다. ILD 층들은 로우-k 유전체 재료들과 같이 집적 회로 구조체들에 적용가능한 것으로 알려진 유전체 재료들을 사용하여 형성될 수 있다. 사용될 수 있는 유전체 재료들의 예들은 실리콘 이산화물(SiO2), CDO(carbon doped oxide), 실리콘 질화물, 퍼플루오로시클로부탄(perfluorocyclobutane) 또는 폴리테트라플루오로에틸렌(polytetrafluoroethylene)과 같은 유기 중합체들, FSG(fluorosilicate glass), 및 실세스퀴옥산(silsesquioxane), 실록산(siloxane), 또는 유기실리케이트 글래스(organosilicate glass)와 같은 유기실리케이트들을 포함하지만 이제 제한되는 것은 아니다. ILD 층들은 그들의 유전 상수를 더 감소시키기 위해 구멍들(pores) 또는 에어 갭들(air gaps)을 포함할 수 있다.
도 4는 다양한 실시예에 따른, MRAM을 통합하는 CMOS 스택을 도시한다. 금속 층 3에 있을 수 있는 MTJ(452)는 도 1의 MTJ(108)와 유사할 수 있고, 금속 층 2에 있을 수 있고 도 1의 SOT(102) 또는 도 2의 SOT(202)와 유사할 수 있는 SOT(456)에 결합될 수 있다. 자기 비아(458)는 MTJ(452)의 자기 자유 층에 면내 자기장(in-plane magnetic field)을 인가할 수 있는 비아(458) 내의 자기적 활성 재료를 포함할 수 있다. 자기 자유 층은 도 1의 자기 자유 층(104) 또는 도 2의 자기 자유 층들(204, 210)과 유사할 수 있다.
SOT(456)를 통해 흐르는 전류에 대한 소스들은 금속 층 1 비아(462)를 통해 및/또는 금속 층 1 비아(460)를 관통할 수 있다. 금속 층 4에 있을 수 있는 비트 라인(450)은 MRAM의 비트를 판독하기 위해 사용될 수 있는 MTJ(452)에 전류를 제공할 수 있다. 금속 층 0(468)은 CMOS 스택의 하부에 있을 수 있다.
도 5는 본 발명의 일 구현에 따른 컴퓨팅 디바이스(500)를 예시한다. 컴퓨팅 디바이스(500)는 보드(502)를 수용한다. 보드(502)는 프로세서(504) 및 적어도 하나의 통신 칩(506)을 포함하지만 이에 제한되지는 않는 다수의 컴포넌트를 포함할 수 있다. 프로세서(504)는 보드(502)에 물리적 및 전기적으로 결합된다. 일부 구현들에서, 적어도 하나의 통신 칩(506)은 또한 보드(502)에 물리적 및 전기적으로 결합된다. 추가 구현들에서, 통신 칩(506)은 프로세서(504)의 일부이다.
그 응용들에 따라, 컴퓨팅 디바이스(500)는 보드(502)에 물리적으로 그리고 전기적으로 결합될 수 있거나 결합되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이 다른 컴포넌트들은 휘발성 메모리(예를 들어, DRAM), 비-휘발성 메모리(예를 들어, ROM), 플래시 메모리, 그래픽 프로세서, 디지털 신호 프로세서, 암호 프로세서(crypto processor), 칩셋, 안테나, 디스플레이, 터치스크린 디스플레이, 터치스크린 컨트롤러, 배터리, 오디오 코덱, 비디오 코덱, 전력 증폭기, 글로벌 포지셔닝 시스템(global positioning system)(GPS) 디바이스, 나침반, 가속도계, 자이로스코프(gyroscope), 스피커, 카메라, 및 (하드 디스크 드라이브, 컴팩트 디스크(compact disk)(CD), 디지털 다기능 디스크(digital versatile disk)(DVD) 등과 같은) 대용량 저장 디바이스를 포함하지만, 이것으로 제한되지는 않는다.
통신 칩(506)은 컴퓨팅 디바이스(500)에 및 이로부터의 데이터를 전송하기 위한 무선 통신을 가능하게 한다. "무선(wireless)"이라는 용어 및 그 파생어들은, 비-고체 매체를 통한 변조된 전자기 방사의 사용을 통해 데이터를 통신할 수 있는 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 설명하는데 사용될 수 있다. 이 용어는, 연관된 디바이스들이 임의의 와이어들을 포함하지 않는다는 것을 암시하지는 않지만, 일부 실시예들에서 연관된 디바이스들은 임의의 와이어들을 포함하지 않을 수도 있다. 통신 칩(506)은 Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 그들의 파생물들(derivatives)뿐만 아니라 3G, 4G, 5G 및 이를 넘어서는 것으로 지정되는 임의의 다른 무선 프로토콜들을 포함하지만 그에 제한되지는 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. 컴퓨팅 디바이스(500)는 복수의 통신 칩(506)을 포함할 수 있다. 예를 들어, 제1 통신 칩(506)은 Wi-Fi 및 블루투스와 같은 단거리 무선 통신(shorter range wireless communication)들에 전용될 수 있고 제2 통신 칩(506)은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO, 및 다른 것들과 같은 장거리 무선 통신(longer range wireless communication)들에 전용될 수 있다.
컴퓨팅 디바이스(500)의 프로세서(504)는 프로세서(504) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 일부 구현들에서, 프로세서의 집적 회로 다이는, 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다. "프로세서(processor)"라는 용어는, 레지스터들 및/또는 메모리로부터의 전자적 데이터를 처리하여 해당 전자적 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자적 데이터로 변환하는 임의의 디바이스 또는 디바이스의 일부를 지칭할 수 있다.
통신 칩(506)은 또한 통신 칩(506) 내에 패키징된 집적 회로 다이를 포함한다. 본 발명의 또 다른 구현에 따라, 통신 칩의 집적 회로 다이는 본 발명의 구현들에 따라 구축되는 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함한다.
추가 구현들에서, 컴퓨팅 디바이스(500) 내에 수용된 또 다른 컴포넌트는 본 발명의 구현들에 따라 구축된 MOS-FET 트랜지스터들과 같은 하나 이상의 디바이스를 포함하는 집적 회로 다이를 포함할 수 있다.
다양한 구현들에서, 컴퓨팅 디바이스(500)는 랩톱, 넷북, 노트북, 울트라북, 스마트폰, 태블릿, PDA(personal digital assistant), 울트라 모바일 PC, 모바일 폰, 데스크톱 컴퓨터, 서버, 프린터, 스캐너, 모니터, 셋톱 박스, 엔터테인먼트 제어 유닛, 디지털 카메라, 휴대용 음악 플레이어 또는 디지털 비디오 기록기일 수 있다. 추가 구현들에서, 컴퓨팅 디바이스(500)는 데이터를 처리하는 임의의 다른 전자 디바이스일 수 있다.
도 6은 본 발명의 하나 이상의 실시예를 포함하는 인터포저(600)를 예시한다. 인터포저(600)는 제1 기판(602)을 제2 기판(604)에 브리징(bridge)하기 위해 사용되는 개재하는 기판이다. 제1 기판(602)은, 예를 들어, 집적 회로 다이일 수 있다. 제2 기판(604)은, 예를 들어, 메모리 모듈, 컴퓨터 마더보드, 또는 또 다른 집적 회로 다이일 수 있다. 일반적으로, 인터포저(600)의 목적은 연결을 보다 넓은 피치로 벌어지게 하는 것(spread) 또는 연결을 상이한 연결로 재라우팅(reroute)하는 것이다. 예를 들어, 인터포저(600)는 집적 회로 다이를 BGA(ball grid array)(606)에 결합할 수 있고, BGA는 후속하여 제2 기판(604)에 연결될 수 있다. 일부 실시예들에서, 제1 기판 및 제2 기판(602/604)은 인터포저(600)의 대향 측부들에 부착된다. 다른 실시예들에서, 제1 기판 및 제2 기판(602/604)은 인터포저(600)의 동일한 측부에 부착된다. 그리고 추가의 실시예들에서는, 3개 이상의 기판이 인터포저(600)를 통하여 인터커넥트된다.
인터포저(600)는 에폭시 수지, 섬유유리-강화 에폭시 수지, 세라믹 재료, 또는 폴리이미드와 같은 중합체 재료로 형성될 수 있다. 추가의 구현에서, 인터포저는 실리콘, 게르마늄, 및 다른 Ⅲ-V 및 IV족 재료들과 같이, 반도체 기판에 사용하기 위해 전술한 동일한 재료들을 포함할 수 있는 대안적인 강성 또는 유연성 재료들로 형성될 수 있다.
인터포저는 금속 인터커넥트들(608) 및, TSV들(through-silicon vias)(612)을 포함하지만 이에 제한되는 것은 아닌 비아들(610)을 포함할 수 있다. 인터포저(600)는, 수동 디바이스 및 능동 디바이스 둘 다를 포함하는, 내장형 디바이스들(614)을 추가로 포함할 수 있다. 그러한 디바이스들은 커패시터들, 디커플링 커패시터들, 저항기들, 인덕터들, 퓨즈들, 다이오드들, 변압기들, 센서들, 및 ESD(electrostatic discharge) 디바이스들을 포함하지만, 이들에 제한되지 않는다. RF(radio-frequency) 디바이스들, 전력 증폭기들, 전력 관리 디바이스들, 안테나들, 어레이들, 센서들, 및 MEMS 디바이스들과 같은 보다 복잡한 디바이스들이 인터포저(600) 상에 또한 형성될 수 있다. 본 발명의 실시예들에 따라, 본 명세서에 개시된 장치들 또는 프로세스들이 인터포저(600)의 제조에 사용될 수 있다.
예들
예 1은 SOT 전극일 수 있고, 이 SOT 전극은 다음을 포함한다: MTJ의 자유 층과 결합하기 위한 제1 측부를 갖는 제1 층; 및 제1 측부에 대향하는 제1 층의 제2 측부와 결합된 제2 층- 제1 SOT 층에서의 전기 저항의 값은 제2 SOT 층에서의 전기 저항의 값보다 낮음 -.
예 2는 예 1의 SOT 전극을 포함할 수 있고, 여기서 제1 SOT 층에서의 스핀 전도도의 값은 제2 SOT 층에서의 스핀 전도도의 값보다 높다.
예 3은 예 1의 SOT 전극을 포함할 수 있고, 여기서 SOT 전극에 인가되는 전류는 전류가 우선적으로 제1 SOT 층에서 흐르게 하여 자유 층의 자기 분극이 방향들을 변경하게 한다.
예 4는 예 3의 SOT 전극을 포함할 수 있고, 여기서 자유 층의 자기 분극은 제1 층의 제1 측부에 실질적으로 수직이다.
예 5는 예들 1-5 중 어느 하나의 SOT 전극을 포함할 수 있고, 여기서, 제1 층 및 제2 층은: 그래핀, TiS2, WS2, MoS2, TiSe2, WSe2, MoSe2, B2S3, Sb2S3, Ta2S, Re2S7, LaCPS2, LaOAsS2, ScOBiS2, GaOBiS2, AlOBiS2, LaOSbS2, BiOBiS2, YOBiS2, InOBiS2, LaOBiSe2, TiOBiS2, CeOBiS2, PrOBiS2, NdOBiS2, LaOBiS2, 또는 SrFBiS2 중 하나 이상을 포함한다.
예 6은 예 1의 SOT 전극을 포함할 수 있고, 여기서, 제1 층의 제1 측부는 제1 층의 제2 측부와 결합된 제2 층의 측부에 대향하는 제2 층의 측부보다 작은 면적을 갖는다.
예 7은 장치일 수 있고, 이 장치는 다음을 포함한다: 자유 층을 갖는 MTJ; 자유 층과 결합된 SOT 전극의 제1 측부의 제1 층; 및 제1 측부에 대향하는 제1 층의 제2 측부와 결합된 SOT 전극의 제2 층- 제1 SOT 층에서의 전기 저항의 값은 제2 SOT 층에서의 전기 저항의 값보다 낮음 -.
예 8은 예 7의 장치를 포함할 수 있고, 여기서, 제1 SOT 층에서의 스핀 전도도의 값은 제2 SOT 층에서의 스핀 전도도의 값보다 높다.
예 9는 예 7의 장치를 포함할 수 있고, 여기서, SOT 전극에 인가되는 전류는 전류가 우선적으로 제1 SOT 층에서 흐르게 하여 자유 층의 자기 분극이 방향을 변경하게 한다.
예 10은 예 9의 장치를 포함할 수 있고, 여기서 자유 층의 자기 분극은 제1 층의 제1 측부에 실질적으로 수직이다.
예 11은 예 9의 장치를 포함할 수 있고, 여기서 인가되는 전류는 제1 전류이고; 제1 전류와 반대 방향으로 SOT 전극에 인가되는 제2 전류는 전류가 우선적으로 제1 SOT 층에서 흐르게 하여 자유 층의 자기 분극이 방향들을 변경하게 하는 것을 추가로 포함한다.
예 12는 예들 7-12 중 어느 하나의 장치를 포함할 수 있고, 여기서 SOT 전극의 제1 층 및 SOT 전극의 제2 층은: 그래핀, TiS2, WS2, MoS2, TiSe2, WSe2, MoSe2, B2S3, Sb2S3, Ta2S, Re2S7, LaCPS2, LaOAsS2, ScOBiS2, GaOBiS2, AlOBiS2, LaOSbS2, BiOBiS2, YOBiS2, InOBiS2, LaOBiSe2, TiOBiS2, CeOBiS2, PrOBiS2, NdOBiS2, LaOBiS2, 또는 SrFBiS2 중 하나 이상을 포함한다.
예 13은 예 7의 장치를 포함할 수 있고, SOT 전극의 제1 층의 제1 측부는 제1 층의 제2 측부와 결합된 SOT 전극의 제2 층의 측부에 대향하는 SOT 전극의 제2 층의 측부보다 작은 면적을 갖는다.
예 14는 패키지를 생성하기 위한 방법일 수 있고, 이 방법은: SOT 전극의 제1 층의 제1 측부를 SOT 전극의 제2 층의 제1 측부에 결합하는 단계를 포함하고, 여기서, 제2 층에서의 전기 저항의 값은 제1 층에서의 전기 저항의 값보다 낮다.
예 15는 예 14의 방법을 포함할 수 있고, 이 방법은 MTJ의 자유 층의 제1 측부를 제1 측부에 대향하는 제2 층의 제2 측부에 결합하는 단계를 추가로 포함한다.
예 16은 예 15의 방법을 포함할 수 있고, 이 방법은 패키지를 에칭하는 단계를 추가로 포함한다.
예 17은 예 16의 방법을 포함할 수 있고, SOT 전극의 제2 층은 에치 스톱이다.
예 18은 예 15의 방법을 포함할 수 있고, 이 방법은 패키지를 에칭하기 전에 다음을 추가로 포함한다: MTJ 결합 층의 제1 측부를 제1 측부에 대향하는 자유 층의 제2 측부에 결합하는 단계; 및 MTJ 고정 층의 제1 측부를 MTJ 결합 층의 제2 측부에 결합하는 단계.
예 19는 예 14의 방법을 포함할 수 있고, 여기서, 제1 SOT 층에서의 스핀 전도도의 값은 제2 SOT 층에서의 스핀 전도도의 값보다 높다.
예 20은 예들 14-19 중 어느 하나의 방법을 포함할 수 있고, 여기서, 제1 층 또는 제2 층은 그래핀, TiS2, WS2, MoS2, TiSe2, WSe2, MoSe2, B2S3, Sb2S3, Ta2S, Re2S7, LaCPS2, LaOAsS2, ScOBiS2, GaOBiS2, AlOBiS2, LaOSbS2, BiOBiS2, YOBiS2, InOBiS2, LaOBiSe2, TiOBiS2, CeOBiS2, PrOBiS2, NdOBiS2, LaOBiS2, 또는 SrFBiS2 중 하나 이상을 포함한다.
다양한 실시예들은 위에서 접속사 형태(및)로 설명되는 실시예들의 대안(또는) 실시예들을 포함하여 위에서 설명된 실시예들의 임의의 적절한 조합을 포함할 수 있다(예를 들어, "및"은 "및/또는"일 수 있음). 또한, 일부 실시예는, 실행될 때 전술된 실시예들 중 임의의 것의 액션들을 초래하는, 명령어들을 저장하는 하나 이상의 제조 물품(예를 들어, 비-일시적 컴퓨터 판독가능 매체)을 포함할 수 있다. 또한, 일부 실시예는 전술된 실시예들의 다양한 동작들을 수행하는데 적합한 임의의 수단을 갖는 장치들 또는 시스템들을 포함할 수 있다.
요약서에 설명된 것을 포함한, 예시된 실시예들에 대한 위의 설명은 총망라하거나 또는 개시된 정확한 형태들로 제한하려는 의도가 아니다. 예시적인 목적들로 특정 실시예들이 본 명세서에 설명되지만, 본 기술분야의 통상의 기술자들이 인식하는 것과 같이, 본 실시예들의 범위 내에서 다양한 등가의 변형들이 가능하다.
이러한 변형들은 위의 상세한 설명의 관점에서 본 실시예들에 대해 이루어질 수 있다. 다음의 청구항들에 사용된 용어들은 본 실시예들을 명세서 및 청구항들에 개시된 특정 구현예들로 제한하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 범위는, 수립된 청구항 해석론에 따라 해석되는 후속하는 청구항들에 의해 전적으로 결정될 것이다.

Claims (20)

  1. 스핀 궤도 토크(SOT) 전극으로서,
    자기 터널 접합(MTJ)의 자유 층과 결합하기 위한 제1 측부를 갖는 제1 층; 및
    상기 제1 측부에 대향하는 상기 제1 층의 제2 측부와 결합된 제2 층- 상기 제1 층에서의 전기 저항의 값은 상기 제2 층에서의 전기 저항의 값보다 낮음 -을 포함하는, SOT 전극.
  2. 제1항에 있어서,
    상기 제1 층에서의 스핀 전도도의 값은 상기 제2 층에서의 스핀 전도도의 값보다 높은, SOT 전극.
  3. 제1항에 있어서,
    상기 SOT 전극에 인가되는 전류는 전류가 우선적으로 상기 제1 층에서 흐르게 하여 상기 자유 층의 자기 분극이 방향들을 변경하게 하는, SOT 전극.
  4. 제3항에 있어서,
    상기 자유 층의 자기 분극은 상기 제1 층의 상기 제1 측부에 실질적으로 수직인, SOT 전극.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 층 및 상기 제2 층은: 그래핀, TiS2, WS2, MoS2, TiSe2, WSe2, MoSe2, B2S3, Sb2S3, Ta2S, Re2S7, LaCPS2, LaOAsS2, ScOBiS2, GaOBiS2, AlOBiS2, LaOSbS2, BiOBiS2, YOBiS2, InOBiS2, LaOBiSe2, TiOBiS2, CeOBiS2, PrOBiS2, NdOBiS2, LaOBiS2, 또는 SrFBiS2 중 하나 이상을 포함하는, SOT 전극.
  6. 제1항에 있어서,
    상기 제1 층의 상기 제1 측부는 상기 제1 층의 상기 제2 측부와 결합된 상기 제2 층의 측부에 대향하는 상기 제2 층의 측부보다 작은 면적을 갖는, SOT 전극.
  7. 장치로서,
    자유 층을 갖는 자기 터널 접합(MTJ);
    상기 자유 층과 결합된 스핀 궤도 토크(SOT) 전극의 제1 측부의 제1 층; 및
    상기 제1 측부에 대향하는 상기 제1 층의 제2 측부와 결합된 상기 SOT 전극의 제2 층- 상기 제1 층에서의 전기 저항의 값은 상기 제2 층에서의 전기 저항의 값보다 낮음 -을 포함하는, 장치.
  8. 제7항에 있어서,
    상기 제1 층에서의 스핀 전도도의 값은 상기 제2 층에서의 스핀 전도도의 값보다 높은, 장치.
  9. 제7항에 있어서,
    상기 SOT 전극에 인가되는 전류는 전류가 우선적으로 상기 제1 층에서 흐르게 하여 상기 자유 층의 자기 분극이 방향을 변경하게 하는, 장치.
  10. 제9항에 있어서,
    상기 자유 층의 상기 자기 분극은 상기 제1 층의 상기 제1 측부에 실질적으로 수직인, 장치.
  11. 제9항에 있어서,
    인가되는 전류는 제1 전류이고; 상기 제1 전류와 반대 방향으로 상기 SOT 전극에 인가되는 제2 전류는 전류가 우선적으로 상기 제1 층에서 흐르게 하여 상기 자유 층의 자기 분극이 방향들을 변경하게 하는 것을 추가로 포함하는, 장치.
  12. 제7항 내지 제11항 중 어느 한 항에 있어서,
    상기 SOT 전극의 상기 제1 층 및 상기 SOT 전극의 상기 제2 층은: 그래핀, TiS2, WS2, MoS2, TiSe2, WSe2, MoSe2, B2S3, Sb2S3, Ta2S, Re2S7, LaCPS2, LaOAsS2, ScOBiS2, GaOBiS2, AlOBiS2, LaOSbS2, BiOBiS2, YOBiS2, InOBiS2, LaOBiSe2, TiOBiS2, CeOBiS2, PrOBiS2, NdOBiS2, LaOBiS2, 또는 SrFBiS2 중 하나 이상을 포함하는, 장치.
  13. 제7항에 있어서,
    상기 SOT 전극의 상기 제1 층의 상기 제1 측부는 상기 제1 층의 상기 제2 측부와 결합된 상기 SOT 전극의 상기 제2 층의 측부에 대향하는 상기 SOT 전극의 상기 제2 층의 측부보다 작은 면적을 갖는, 장치.
  14. 패키지를 생성하기 위한 방법으로서,
    스핀 궤도 토크(SOT) 전극의 제1 층의 제1 측부를 상기 SOT 전극의 제2 층의 제1 측부에 결합하는 단계- 상기 제2 층에서의 전기 저항의 값은 상기 제1 층에서의 전기 저항의 값보다 낮음 -를 포함하는, 방법.
  15. 제14항에 있어서,
    자기 터널 접합(MTJ)의 자유 층의 제1 측부를 상기 제1 측부에 대향하는 상기 제2 층의 제2 측부에 결합하는 단계를 추가로 포함하는, 방법.
  16. 제15항에 있어서,
    상기 패키지를 에칭하는 단계를 추가로 포함하는, 방법.
  17. 제16항에 있어서,
    상기 SOT 전극의 상기 제2 층은 에치 스톱인, 방법.
  18. 제15항에 있어서,
    상기 패키지를 에칭하기 전에:
    상기 제1 측부에 대향하는 상기 자유 층의 제2 측부에 MTJ 결합 층의 제1 측부를 결합하는 단계; 및
    MTJ 고정 층의 제1 측부를 상기 MTJ 결합 층의 제2 측부에 결합하는 단계를 추가로 포함하는, 방법.
  19. 제14항에 있어서,
    상기 제1 층에서의 스핀 전도도의 값은 상기 제2 층에서의 스핀 전도도의 값보다 높은, 방법.
  20. 제14항 내지 제19항 중 어느 한 항에 있어서,
    상기 제1 층 또는 상기 제2 층은: 그래핀, TiS2, WS2, MoS2, TiSe2, WSe2, MoSe2, B2S3, Sb2S3, Ta2S, Re2S7, LaCPS2, LaOAsS2, ScOBiS2, GaOBiS2, AlOBiS2, LaOSbS2, BiOBiS2, YOBiS2, InOBiS2, LaOBiSe2, TiOBiS2, CeOBiS2, PrOBiS2, NdOBiS2, LaOBiS2, 또는 SrFBiS2 중 하나 이상을 포함하는, 방법.
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