KR101568373B1 - 강자성체가 없는 스핀 트랜지스터 및 그 구현 방법 - Google Patents

강자성체가 없는 스핀 트랜지스터 및 그 구현 방법 Download PDF

Info

Publication number
KR101568373B1
KR101568373B1 KR1020140057853A KR20140057853A KR101568373B1 KR 101568373 B1 KR101568373 B1 KR 101568373B1 KR 1020140057853 A KR1020140057853 A KR 1020140057853A KR 20140057853 A KR20140057853 A KR 20140057853A KR 101568373 B1 KR101568373 B1 KR 101568373B1
Authority
KR
South Korea
Prior art keywords
spin
electrons
connection
unit
output
Prior art date
Application number
KR1020140057853A
Other languages
English (en)
Inventor
구현철
김형준
장준연
최원영
한석희
Original Assignee
한국과학기술연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국과학기술연구원 filed Critical 한국과학기술연구원
Priority to KR1020140057853A priority Critical patent/KR101568373B1/ko
Priority to US14/508,404 priority patent/US9337272B2/en
Application granted granted Critical
Publication of KR101568373B1 publication Critical patent/KR101568373B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122Single quantum well structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66984Devices using spin polarized carriers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669Nanowires or nanotubes
    • H01L29/0673Nanowires or nanotubes oriented parallel to a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1606Graphene
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/201Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
    • H01L29/205Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/82Types of semiconductor device ; Multistep manufacturing processes therefor controllable by variation of the magnetic field applied to the device
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10NELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00Galvanomagnetic devices
    • H10N50/10Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Hall/Mr Elements (AREA)

Abstract

본 발명에 따른 스핀 트랜지스터는, 스핀 홀 효과를 가지는 재료로 구성되어, 소정 방향의 스핀을 가지는 전자를 연결부로 전달하도록 구성되어 있는 입력부, 및 입력부로부터 소정 방향의 스핀을 가지는 전자를 전달받아, 게이트 전극에 인가되는 게이트 전압에 따라 소정 방향의 스핀을 가지는 전자를 회전시켜 출력부로 전달하도록 구성되어 있는 연결부를 포함한다.

Description

강자성체가 없는 스핀 트랜지스터 및 그 구현 방법{FERROMAGNET-FREE SPIN TRANSISTOR AND METHOD FOR OPERATION}
본 발명은 강자성체가 없는 스핀 트랜지스터에 관한 것이다. 좀더 상세하게는, 본 발명은 일반적인 스핀 트랜지스터와는 다르게, 강자성체가 없이도 구현할 수 있는 스핀 트랜지스터에 관한 것이다.
최근 전자가 가진 성질 중 전하만이 아닌 스핀 성질을 이용한 연구가 활발히 진행되고 있다. 이를 스핀트로닉스(spintronics)라 한다. 대표적인 스핀 소자는 1990년 Datta&Das에 의해 개념이 소개된 스핀 트랜지스터로, 고속, 비휘발성, 저전력, 고집적 소자로 각광받고 있다. 최근 이러한 스핀 트랜지스터를 기반으로 논리 소자에 관한 많은 연구가 진행되고 있다.
스핀 트랜지스터를 구현하기 위해서는, 강자성체에서 반도체 채널로 한 방향으로 정렬된 스핀을 주입하여야 하는데, 이렇게 한 방향의 스핀을 주입하는 경우 스핀 주입 과정에서의 스핀 주입율이 매우 낮은 등의 문제점이 있다.
따라서 본 발명은 스핀 홀 효과를 이용하여, 한 방향의 스핀을 쉽게 추출하여, 강자성체 없이 구현되는 스핀 트랜지스터를 제공하고자 한다.
본 발명의 일 실시예에 따른 스핀 트랜지스터는, 스핀 홀 효과를 가지는 재료로 구성되어, 소정 방향의 스핀을 가지는 전자를 연결부로 전달하도록 구성되어 있는 입력부, 및 입력부로부터 소정 방향의 스핀을 가지는 전자를 전달받아, 게이트 전극에 인가되는 게이트 전압에 따라 소정 방향의 스핀을 가지는 전자를 회전시켜 출력부로 전달하도록 구성되어 있는 연결부를 포함할 수 있다.
또한, 스핀 홀 효과를 갖는 재료로 구성되어, 연결부로부터 전달받은 상기 전자의 스핀의 방향에 따라 전압을 출력하도록 구성되어 있는 출력부를 더 포함할 수 있다.
또한, 스핀 홀 효과를 가지는 재료는, InAs, GaAs, InSb, InGaAs가 채널인 양자우물층, 그래핀, 나노와이어, 또는 금속/oxide 접합면일 수 있다.
또한, 출력부로 전달되는 스핀의 방향은, 게이트 전압에 따라 결정된다.
본 발명의 일 실시예에 따른 스핀 트랜지스터는, 장방형의 연결부, 및 스핀 홀 효과를 가지는 재료로 구성되어, 연결부의 일단에 연결되고, 연결부와 직교하는 방향으로 연장되는 장방형의 입력부를 포함할 수 있다.
또한, 스핀 홀 효과를 가지는 재료로 구성되어, 연결부의 타단에 연결되고, 연결부와 직교하는 방향으로 연장되는 장방형의 출력부를 더 포함할 수 있다.
또한, 스핀 홀 효과를 가지는 재료는, InAs, GaAs, InSb, InGaAs가 채널인 양자우물층, 그래핀, 나노와이어, 또는 금속/oxide 접합면일 수 있다.
또한, 연결부, 입력부 및 출력부에 연결되어 있는 게이트 전극을 더 포함할 수 있다.
또한, 입력부는, 소정 방향의 스핀을 가지는 전자를 연결부로 전달하도록 구성되어 있을 수 있다.
또한, 연결부는, 입력부로부터 소정 방향의 스핀을 가지는 전자를 전달받아, 게이트 전극에 인가되는 게이트 전압에 따라 소정 방향의 스핀을 가지는 전자를 회전시켜 출력부로 전달하도록 구성되어 있을 수 있다.
또한, 출력부는, 연결부로부터 전달받은 전자의 스핀의 방향에 따라 전압을 출력하도록 구성되어 있을 수 있다.
또한, 출력부로 전달되는 스핀의 방향은, 게이트 전압에 따라 결정될 수 있다.
본 발명에 따르면, 강자성체에 한 방향의 스핀을 주입하는 과정을 생략하고, 강자성체 없이 스핀 트랜지스터를 구현할 수 있으므로, 접촉 저항으로 인한 시간 소모를 줄일 수 있고, 스핀 주입 과정에서의 손실을 줄일 수 있는 효과를 얻을 수 있다.
도 1은 본 발명의 일 실시예에 따른 스핀 트랜지스터의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 스핀 트랜지스터를 위에서 바라본 도면이다(x-y평면).
도 3은 게이트 전압에 따른 연결부에서의 전자의 이동을 도시한 것이다(x-z평면, 사시도).
도 4는 x-y평면의 상부에서 바라본 출력부에서의 스핀 홀 효과에 따른 전자의 이동을 도시한 것이다.
도 5는 게이트 전압과 본 발명의 스핀 트랜지스터의 출력 전압 및 스핀 트랜지스터의 스위치의 대응 관계를 표로 도시한 것이다.
어느 부분이 다른 부분의 “위에” 있다고 언급하는 경우, 이는 바로 다른 부분의 위에 있을 수 있거나 그 사이에 다른 부분이 수반될 수 있다. 대조적으로 어느 부분이 다른 부분의 “바로 위에” 있다고 언급하는 경우, 그 사이에 다른 부분이 수반되지 않는다.
제1, 제2 및 제3 등의 용어들은 다양한 부분, 성분, 영역, 층 및/또는 섹션들을 설명하기 위해 사용되나 이들에 한정되지 않는다. 이들 용어들은 어느 부분, 성분, 영역, 층 또는 섹션을 다른 부분, 성분, 영역, 층 또는 섹션과 구별하기 위해서만 사용된다. 따라서, 이하에서 서술하는 제1 부분, 성분, 영역, 층 또는 섹션은 본 발명의 범위를 벗어나지 않는 범위 내에서 제2 부분, 성분, 영역, 층 또는 섹션으로 언급될 수 있다.
여기서 사용되는 전문 용어는 단지 특정 실시예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 “포함하는”의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
“아래”, “위” 등의 상대적인 공간을 나타내는 용어는 도면에서 도시된 한 부분의 다른 부분에 대한 관계를 보다 쉽게 설명하기 위해 사용될 수 있다. 이러한 용어들은 도면에서 의도한 의미와 함께 사용중인 장치의 다른 의미나 동작을 포함하도록 의도된다. 예를 들면, 도면중의 장치를 뒤집으면, 다른 부분들의 “아래”에 있는 것으로 설명된 어느 부분들은 다른 부분들의 “위”에 있는 것으로 설명된다. 따라서 “아래”라는 예시적인 용어는 위와 아래 방향을 전부 포함한다. 장치는 90˚ 회전 또는 다른 각도로 회전할 수 있고, 상대적인 공간을 나타내는 용어도 이에 따라서 해석된다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1은 본 발명의 일 실시예에 따른 스핀 트랜지스터(10)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 스핀 트랜지스터(10)를 위에서 바라본 도면이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 스핀 트랜지스터(10)는 게이트 전극(100), 입력부(200), 연결부(300), 및 출력부(400)를 포함한다.
게이트 전극(100)은 게이트 전극(100)에 인가되는 게이트 전압(Vg)에 따라 전자의 스핀 회전을 제어한다.
즉, 게이트 전극(100)에 인가되는 게이트 전압(Vg)에 따라 전자의 회전 속도가 달라지므로, 전자가 이동하는 연결부(300)의 길이가 정해져 있다면, 입력부(300)로 전달된 전자가 연결부(300)를 통하여 회전하면서 이동하는 경우, 출력부(400)에 도달하는 전자의 스핀의 방향은 게이트 전극(100)에 인가되는 게이트 전압(Vg)에 따라 정해지게 되어 있음을 알 수 있다.
구체적으로는, 연결부(300)로 주입된 전자는 라쉬바 효과(Rashba effect)에 의해 회전(precession)을 하게 되는데, 전자의 이동방향에 따라 시계방향 또는 반 시계 방향으로 회전한다.
본 발명의 실시예에서는, 전자가 왼쪽에서 오른쪽(입력부에서 출력부로의 방향)으로 이동하므로, 전자의 스핀은 시계방향으로 회전하는 것으로 기술한다. 단, 이에 한정되는 것은 아니다.
즉, 연결부(300)를 통하여 이동하여 출력부(400)에 도달하는 전자의 스핀의 방향은, 연결부(300)로 최초 전달된 전자의 스핀 방향(본 실시예에서는 스핀-업 방향)에서, 게이트 전극(100)에 인가되는 게이트 전압(Vg)에 따라 소정의 회전만큼 회전된 방향이 된다.
입력부(200)는 스핀 홀 효과를 가지는 재료로 구성되어, 소정 방향의 스핀을 가지는 전자를 연결부로 전달하도록 구성되어 있다.
스핀 홀 효과란, 한 방향의 전류를 흘려 주었을 때 그 전류에 수직 방향으로 스핀-업인 전자와 스핀-다운인 전자가 분리되어 이동하여 축적되는 현상을 말한다.
구체적으로는, 불순물이 있는 상태에서는 전자가 이동하면서 불순물과의 산란을 일으키게 되는데, 이때 스핀-업인 전자와 스핀-다운인 전자가 반대 방향으로 산란되면서 나타나는 현상인 Extrinsic 스핀 홀 효과와, 불순물이 없는 상태에서 에너지 밴드 구조의 Intrinsic 스핀-궤도 커플링에 의해 나타나는 Intrinsic 스핀 홀 효과 등이 있다.
스핀 홀 효과를 가지는 재료로는, InAs, GaAs, InSb, InGaAs가 채널인 양자우물층, 그래핀, 나노와이어, 또는 금속/oxide 접합면 등이 있으며, 이에 한정되는 것은 아니다.
이를 자세히 설명하면, 입력부(200)는 스핀 홀 효과를 가지는 상술한 재료로 구성되어 있고, 입력부(200)의 일단(도 1 및 도 2에서의 위쪽 방향의 단부)에서 타단(도 1 및 도 2에서의 아래쪽 방향의 단부)으로 전자가 이동하면, 상술한 스핀 홀 효과에 의해, 스핀-업인 전자는 +x 방향(캐리어의 흐름을 기준으로 하여 그 왼쪽 방향)으로 이동하고, 스핀-다운인 전자는 -x 방향(캐리어의 흐름을 기준으로 하여 그 오른쪽 방향)으로 이동한다.
그 결과, 스핀-다운인 전자는 연결부(300)의 반대쪽으로 이동하게 되며, 따라서 연결부(300)로 전달된 전자는 모두 스핀-업인 전자로 이루어지게 된다. 일반적으로는, 스핀-업 방향로 이루어진 전자를 축적시키기 위해서는, 강자성체에서 반도체 채널로 스핀을 주입하게 되어, 스핀 주입률이 매우 낮은 문제가 있지만, 본원발명에 따르면 그러한 문제점을 해결할 수 있게 된다.
본 발명의 연결부(300)에 축척되는 전자는 스핀-업인 전자로 서술하였으나, 반드시 그에 한정되는 것은 아니며, 소정의 스핀 방향을 가진 전자가 축적될 수도 있다.
연결부(300)는 입력부로부터 스핀-업 방향의 스핀을 전달받아, 게이트 전극에 인가되는 전압에 따라 전자의 스핀을 회전시켜 출력부(400)로 전달하도록 구성되어 있다.
즉, 연결부(300)는 스핀-업인 전자가 출력부(400)로 이동하는 통로 역할을 하며, 반도체의 채널과 같은 역할을 한다. 연결부(300)에서의 전자의 이동과 게이트 전압(Vg)과의 관계는, 도 3을 참조하여 자세히 후술한다.
출력부(400)는 스핀 홀 효과를 갖는 재료로 구성되어, 연결부(300)로부터 전달받은 스핀의 방향에 따라 전압을 출력하도록 구성되어 있다.
스핀 홀 효과를 가지는 재료로는, InAs, GaAs, InSb, InGaAs가 채널인 양자우물층, 그래핀, 나노와이어, 또는 금속/oxide 접합면 등이 있으며, 이에 한정되는 것은 아니다.
출력부(400)에서의 전자의 이동에 관해서는, 도 4를 참조하여 자세히 후술한다.
도 3은 게이트 전압(Vg)에 따른 연결부(300)에서의 전자의 이동을 도시한 것이다.
도 3을 참조하면, 입력부(200)로부터 연결부(300)의 일단(도 3에서의 왼쪽 끝부분의 단부)으로 전달된 스핀-업의 전자는, 게이트 전압(Vg) 따라 시계방향으로 회전하면서, 연결부(300)의 타단(도 3에서의 오른쪽 끝부분의 단부)으로 이동하게 된다.
여기서, 설명의 편의상, 전자의 스핀 방향이 90도 회전하여 연결부(300)의 타단에 스핀-다운의 전자가 위치하는 경우에는, 게이트 전압(Vg)이 제1 전압(V1)인 것으로 상정한다.
또한, 전자의 스핀 방향이 180도 회전하여 연결부(300)의 타단에 스핀-다운의 전자가 위치하는 경우에는, 게이트 전압(Vg)이 제2 전압(V2)인 것으로 상정한다.
또한, 전자의 스핀 방향이 270도 회전하여 연결부(300)의 타단에 9시 방향의 스핀의 전자가 위치하는 경우에는, 게이트 전압(Vg)이 제3 전압(V3)인 것으로 상정한다.
또한, 전자의 스핀 방향이 270도 회전하여 연결부(300)의 타단에 3시 방향의 스핀의 전자가 위치하는 경우에는, 게이트 전압(Vg)이 제4 전압(V4)인 것으로 상정한다.
이와 같이, 입력부(200)에서 연결부(300)로 전달된 전자는, 게이트 전극(100)에 인가되는 게이트 전압(Vg)에 따라 그 전자의 스핀 방향이 회전하며 출력부(400)로 이동하게 된다.
도 4는 출력부(400)에서의 스핀 홀 효과에 따른 전자의 이동을 도시한 것이다.
도 4를 참고하면, 출력부(400)는 스핀 홀 효과를 갖는 재료로 구성되어, 연결부로부터 전달받은 전자의 스핀의 방향에 따라 전압을 출력하도록 구성되어 있다.
자세하게는, 출력부(400)는 스핀 홀 효과를 가지는 재료로 구성되어 있고, 연결부(300)로부터 전달받은 전자가 출력부(400)의 일단(도 4에서의 왼쪽 단부)에서 타단(도 4에서의 오른쪽 단부)으로 전자가 이동하면, 상술한 바와 같이 스핀 홀 효과에 의해, 스핀-업인 전자는 +x 방향(캐리어의 흐름을 기준으로 볼 때 왼쪽 방향)으로 이동하고, 스핀-다운인 전자는 -x 방향(캐리어의 흐름을 기준으로 볼 때 오른쪽 방향)으로 이동한다.
게이트 전압(Vg)이 제1 전압(V1)인 경우에는, 출력부(400)로 전달된 전자는 3시 방향의 스핀의 전자이므로, 출력부(400)의 일단에서 타단으로 이동하는 전자는 스핀 홀 효과를 받지 않게 되어, 그대로 출력부(400)의 타단으로 이동하게 된다.
게이트 전압(Vg)이 제2 전압(V2)인 경우에는, 출력부(400)로 전달된 전자는 스핀-다운의 전자이므로, 출력부(400)의 일단에서 타단으로 이동하는 전자는 스핀 홀 효과에 의하여 도 4에서 아래쪽 방향(캐리어의 흐름을 기준으로 볼 때 왼쪽 방향)으로 이동하게 된다.
게이트 전압(Vg)이 제3 전압(V3)인 경우에는, 출력부(400)로 전달된 전자는 9시 방향의 스핀의 전자이므로, 출력부(400)의 일단에서 타단으로 이동하는 전자는 스핀 홀 효과를 받지 않게 되어, 그대로 출력부(400)의 타단으로 이동하게 된다.
게이트 전압(Vg)이 제4 전압(V4)인 경우에는, 출력부(400)로 전달된 전자는 스핀-업의 전자이므로, 출력부(400)의 일단에서 타단으로 이동하는 전자는 스핀 홀 효과에 의하여 도 4에서 위쪽 방향(캐리어의 흐름을 기준으로 볼 때 왼쪽 방향)으로 이동하게 된다.
다시 도 1로 돌아가면, 게이트 전압(Vg)이 제1 전압(V1) 또는 제4 전압(V4)인 경우에는, 출력부(400)의 길이 방향의 양단의 전압인 출력 전압(Vh)이 영(0) 이 된다.
또한, 게이트 전압(Vg)이 제2 전압(V2)인 경우에는, 출력부(400)의 길이 방향의 양단의 전압인 출력 전압(Vh)이 음의 전압(V+)이 된다.
게이트 전압(Vg)이 제3 전압(V3)인 경우에는, 출력부(400)의 길이 방향의 양단의 전압인 출력 전압(Vh)이 음의 전압(V-)이 된다.
그리고, 이를 표로 도시하면, 도 5와 같다. 도 5는 게이트 전압(Vg)과 본 발명의 스핀 트랜지스터(10)의 출력 전압(Vh) 및 스핀 트랜지스터(10)의 스위치의 대응 관계를 표로 도시한 것이다.
구체적으로는, 스핀 트랜지스터(10)는 Vg가 V1 또는 V3인 경우 OFF, Vg가 V2 또는 V4인 경우에는 ON으로 동작한다. 예를 들면, 예를 들어 V1이 0V이고 V2가 1V라면, 0V일 때 OFF이고 1V일 때 ON이 되도록 동작하는 것이다.
이와 같이, 게이트 전압(Vg)을 조절함에 따라 스핀 트랜지스터(10)의 스위치를 턴 온(ON) 및 턴 오프(OFF)할 수 있으므로, 본 발명에 따른 스핀 트랜지스터(10)는 게이트를 이용하여 출력부의 전압을 제어하는, 트랜지스터의 기능을 함을 알 수 있다.
본 발명을 앞서 기재한 바에 따라 설명하였지만, 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
10: 스핀 트랜지스터
100: 게이트 전극
200: 입력부
300: 연결부
400: 출력부

Claims (12)

  1. 스핀 홀 효과를 가지는 재료로 구성되어, 소정 방향의 스핀을 가지는 전자를 연결부로 전달하도록 구성되어 있는 입력부;
    상기 입력부로부터 상기 소정 방향의 스핀을 가지는 전자를 전달받아, 게이트 전극에 인가되는 게이트 전압에 따라 상기 소정 방향의 스핀을 가지는 전자를 회전시켜 출력부로 전달하도록 구성되어 있는 연결부; 및
    스핀 홀 효과를 갖는 재료로 구성되어, 상기 연결부로부터 전달받은 상기 전자의 스핀의 방향에 따라 전압을 출력하도록 구성되어 있는 출력부
    를 포함하고,
    상기 연결부는 장방형이고, 상기 입력부는 상기 연결부의 일단에 연결되고, 상기 연결부와 직교하는 방향으로 연장되는 장방형이며, 상기 출력부는 상기 연결부의 타단에 연결되고, 상기 연결부와 직교하는 방향으로 연장되는 장방형이며, 상기 연결부, 상기 입력부, 그리고 상기 출력부는 일체로 형성되어 H 형상을 이루는 스핀 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 스핀 홀 효과를 가지는 재료는, InAs, GaAs, InSb, InGaAs가 채널인 양자우물층, 그래핀, 나노와이어, 또는 금속/oxide 접합면인, 스핀 트랜지스터.
  4. 제3항에 있어서,
    상기 출력부로 전달되는 스핀의 방향은, 상기 게이트 전압에 따라 결정되는, 스핀 트랜지스터.
  5. 장방형의 연결부;
    스핀 홀 효과를 가지는 재료로 구성되어, 상기 연결부의 일단에 연결되고, 상기 연결부와 직교하는 방향으로 연장되는 장방형의 입력부; 및
    스핀 홀 효과를 가지는 재료로 구성되어, 상기 연결부의 타단에 연결되고, 상기 연결부와 직교하는 방향으로 연장되는 장방형의 출력부
    를 포함하고,
    상기 연결부, 상기 입력부, 그리고 상기 출력부는 일체로 형성되어 H 형상을 이루는 스핀 트랜지스터.
  6. 삭제
  7. 제5항에 있어서,
    상기 스핀 홀 효과를 가지는 재료는, InAs, GaAs, InSb, InGaAs가 채널인 양자우물층, 그래핀, 나노와이어, 또는 금속/oxide 접합면인, 스핀 트랜지스터.
  8. 제7항에 있어서,
    상기 연결부, 상기 입력부 및 상기 출력부에 연결되어 있는 게이트 전극
    을 더 포함하는 스핀 트랜지스터.
  9. 제8항에 있어서,
    상기 입력부는, 소정 방향의 스핀을 가지는 전자를 연결부로 전달하도록 구성되어 있는, 스핀 트랜지스터.
  10. 제9항에 있어서,
    상기 연결부는, 상기 입력부로부터 상기 소정 방향의 스핀을 가지는 전자를 전달받아, 상기 게이트 전극에 인가되는 게이트 전압에 따라 상기 소정 방향의 스핀을 가지는 전자를 회전시켜 상기 출력부로 전달하도록 구성되어 있는, 스핀 트랜지스터.
  11. 제10항에 있어서,
    상기 출력부는, 상기 연결부로부터 전달받은 상기 전자의 스핀의 방향에 따라 전압을 출력하도록 구성되어 있는, 스핀 트랜지스터.
  12. 제11항에 있어서,
    상기 출력부로 전달되는 스핀의 방향은, 상기 게이트 전압에 따라 결정되는, 스핀 트랜지스터.
KR1020140057853A 2014-05-14 2014-05-14 강자성체가 없는 스핀 트랜지스터 및 그 구현 방법 KR101568373B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020140057853A KR101568373B1 (ko) 2014-05-14 2014-05-14 강자성체가 없는 스핀 트랜지스터 및 그 구현 방법
US14/508,404 US9337272B2 (en) 2014-05-14 2014-10-07 Ferromagnet-free spin transistor and method for operating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140057853A KR101568373B1 (ko) 2014-05-14 2014-05-14 강자성체가 없는 스핀 트랜지스터 및 그 구현 방법

Publications (1)

Publication Number Publication Date
KR101568373B1 true KR101568373B1 (ko) 2015-11-12

Family

ID=54539183

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140057853A KR101568373B1 (ko) 2014-05-14 2014-05-14 강자성체가 없는 스핀 트랜지스터 및 그 구현 방법

Country Status (2)

Country Link
US (1) US9337272B2 (ko)
KR (1) KR101568373B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105932153B (zh) * 2016-06-13 2018-06-12 中国科学院半导体研究所 一种室温下压电调控的磁性反常霍尔晶体管
US11374164B2 (en) 2018-06-29 2022-06-28 Intel Corporation Multi-layer spin orbit torque electrodes for perpendicular magnetic random access memory
KR102103507B1 (ko) * 2019-07-30 2020-04-23 한국과학기술원 상온에서 전기적으로만 작동하는 그래핀 스핀 트랜지스터

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101084019B1 (ko) 2010-05-12 2011-11-16 한국과학기술연구원 상보성 스핀 트랜지스터 논리회로

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4455558B2 (ja) 2006-09-08 2010-04-21 株式会社東芝 スピンmosfet
JP4764324B2 (ja) 2006-12-25 2011-08-31 株式会社東芝 エネルギー均等化装置
JP2008166559A (ja) 2006-12-28 2008-07-17 Tdk Corp スピントランジスタ
JP4934582B2 (ja) 2007-12-25 2012-05-16 株式会社日立製作所 スピンホール効果素子を用いた磁気センサ、磁気ヘッド及び磁気メモリ
JP2010003850A (ja) 2008-06-19 2010-01-07 Tohoku Univ 磁気素子及び集積回路並びに磁気ランダムアクセスメモリ
KR101009726B1 (ko) 2008-09-05 2011-01-19 한국과학기술연구원 개선된 스핀 주입 효율을 갖는 스핀 트랜지스터
KR101009727B1 (ko) 2008-10-02 2011-01-19 한국과학기술연구원 이중 전하 공급층 구조를 이용한 스핀 트랜지스터
KR101283934B1 (ko) 2011-12-06 2013-07-16 한국과학기술연구원 스핀 주입을 이용한 상보성 논리소자

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101084019B1 (ko) 2010-05-12 2011-11-16 한국과학기술연구원 상보성 스핀 트랜지스터 논리회로

Also Published As

Publication number Publication date
US20150333123A1 (en) 2015-11-19
US9337272B2 (en) 2016-05-10

Similar Documents

Publication Publication Date Title
Weber et al. Reconfigurable nanowire electronics–a review
US8629427B2 (en) Topological insulator-based field-effect transistor
US8125247B2 (en) Complementary spin transistor logic circuit
US8772877B2 (en) Tunnel field-effect transistor
US8148718B2 (en) Low voltage transistors
KR20090042261A (ko) 스핀트로닉 트랜지스터
KR101568373B1 (ko) 강자성체가 없는 스핀 트랜지스터 및 그 구현 방법
US20170018625A1 (en) Transistor including topological insulator
Yojo et al. Reconfigurable back enhanced (BE) SOI MOSFET used to build a logic inverter
US20140374773A1 (en) Vertical power transistor with built-in gate buffer
Sugahara Perspective on field‐effect spin‐transistors
KR101084020B1 (ko) 이중 전하 공급층 구조를 이용한 스핀 트랜지스터
Zhan et al. A comb-gate silicon tunneling field effect transistor with improved on-state current
Sharma et al. Verilog-A based compact modeling of the magneto-electric FET device
US20150060766A1 (en) Tunneling field effect transistors
KR101843917B1 (ko) 스핀-궤도 결합의 차이를 이용한 상보성 논리 소자 및 그 제조 방법
Sasaki et al. Improved Back Enhanced SOI (BE SOI) MOSFET by adding n-doped regions
CN107078099A (zh) 肖特基钳位的射频开关
US9099328B2 (en) Complementary spin device having a gate, a source, a first and second drain electrode
Verreck et al. Built-in sheet charge as an alternative to dopant pockets in tunnel field-effect transistors
Satheshkumar et al. Analysis of sub-threshold swing and performance of various tunnel transistors
Park et al. Silicon tunneling field effect transistors with a hemicylindrical nanowire channel for ultra-low power application
Narang et al. Polarity and ambipolarity controllable (PAC) tunnel field effect transistor
Gupta et al. Analysis of GaSb/InAs Heterojunction Gate All Around Tunnel FET (HGAATFET)
Sverdlov et al. Magnetic field dependent tunneling magnetoresistance through a quantum well between ferromagnetic contacts

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20181101

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20191028

Year of fee payment: 5