KR20240008698A - 2차원 물질을 포함하는 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

2차원 물질을 포함하는 반도체 소자 및 그 제조방법이 개시된다. 개시된 반도체 소자는, 다결정 구조의 2차원 반도체 물질을 포함하는 2차원 물질층; 상기 2차원 물질층에 부분적으로 증착된 금속성 나노입자들; 상기 2차원 물질층의 양측에 마련되는 소스 전극 및 드레인 전극; 및 상기 소스 전극과 상기 드레인 전극 사이의 상기 2차원 물질층에 마련되는 게이트 절연층 및 게이트 전극;을 포함한다.

Description

2차원 물질을 포함하는 반도체 소자 및 그 제조방법{Semiconductor device including two dimensional material and method of fabricating the same}
본 개시는 2차원 물질을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
트랜지스터는 전기적인 스위칭 역할을 하는 반도체 소자로서 메모리, 구동 IC 등과 같은 다양한 반도체 제품에 사용되고 있다. 반도체 소자의 크기가 줄어들게 되면 하나의 웨이퍼에 집적될 수 있는 반도체 소자의 개수가 늘어나게 되고 반도체 소자의 구동 속도도 빨라지기 때문에 반도체 소자의 크기를 줄이기 위한 연구가 활발하게 진행되고 있다.
최근에는 반도체 소자의 크기를 줄이기 위한 방안으로 2차원 물질을 이용하는 연구가 진행되고 있다. 2차원 물질은 1nm 이하의 얇은 두께에서도 안정적이고 우수한 특성을 가지고 있어서 반도체 소자의 크기가 줄어듬에 따른 성능 저하의 한계를 극복할 수 있는 물질로 각광을 받고 있다.
예시적인 실시예는 2차원 물질을 포함하는 반도체 소자 및 그 제조방법을 제공한다.
일 측면에 있어서,
다결정 구조의 2차원 반도체 물질을 포함하는 2차원 물질층;
상기 2차원 물질층에 부분적으로 증착된 금속성 나노입자들;
상기 2차원 물질층의 양측에 마련되는 소스 전극 및 드레인 전극; 및
상기 소스 전극과 상기 드레인 전극 사이의 상기 2차원 물질층에 마련되는 게이트 절연층 및 게이트 전극;을 포함하는 반도체 소자가 제공된다.
상기 금속성 나노입자들은 상기 2차원 반도체 물질의 결함(defect) 및 결정립계(grain boundary) 중 적어도 하나에 증착될 수 있다.
상기 2차원 반도체 물질은 0.1eV 이상 3.0eV 이하의 밴드갭을 가지는 물질을 포함할 수 있다.
상기 2차원 반도체 물질은 TMD(Transition Metal Dichalcogenide)를 포함할수 있다. 상기 TMD는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc, Re 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함할 수 있다.
상기 2차원 반도체 물질은 흑린(black phosphorus)을 포함할 수 있다.
상기 2차원 물질층은 1층 ~ 10층을 포함할 수 있다. 상기 2차원 물질층은 1층 ~ 5층을 포함할 수 있다.
상기 2차원 물질층은 상기 게이트 전극에 대응하여 마련되는 제1 영역과, 상기 소스 전극 및 드레인 전극에 대응하여 마련되는 제2 영역을 포함할 수 있다.
상기 금속성 나노입자들는 상기 제1 및 제2 영역에 실질적으로 균일한 밀도로 증착될 수 있다.
상기 금속성 나노입자들은 상기 제1 영역보다 상기 제2 영역에 더 큰 밀도로 증착될 수 있다.
상기 금속성 나노 입자들은 상기 제2 영역에만 증착될 수 있다.
상기 금속성 나노입자들은 상기 제1 영역에 증착된 제1 금속성 나노입자들 및 상기 제2 영역에 증착되며 상기 제1 금속성 나노입자들과 다른 물질을 포함하는 제2 금속성 나노입자들을 포함할 수 있다.
상기 금속성 나노입자들은 Ru, RuO, Mo, W, Co, TiN, Ti 또는 Al을 포함할 수 있다.
상기 금속성 나노입자들은 상기 2차원 반도체 물질보다 일함수가 큰 물질을 포함할 수 있다.
상기 금속성 나노입자들은 상기 2차원 반도체 물질보다 일함수가 작은 물질을 포함할 수 있다.
다른 측면에 있어서,
전술한 반도체 소자를 포함하는 전자 장치가 제공된다.
또 다른 측면에 있어서,
기판에 다결정 구조의 2차원 반도체 물질을 포함하는 2차원 물질층을 형성하는 단계;
상기 2차원 물질층에 금속성 나노입자들을 부분적으로 증착하는 단계;
상기 2차원 물질층에 게이트 절연층 및 게이트 전극을 형성하는 단계; 및
상기 2차원 물질층의 양측에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법이 제공된다.
상기 2차원 반도체 물질은 0.1eV 이상 3.0eV 이하의 밴드갭을 가지는 물질을 포함할 수 있다.
상기 2차원 반도체 물질은 TMD(Transition Metal Dichalcogenide) 또는 흑린(black phosphorus)을 포함할 수 있다.
상기 2차원 물질층은 1층 ~ 10층을 포함할 수 있다.
상기 금속성 나노입자들은 원자층 증착(ALD; Atomicn Layer Deposition) 또는 화학 기상 증착(CVD; Chemical Vapor Deposition)에 의해 증착될 수 있다.
상기 금속성 나노입자들은 상기 2차원 반도체 물질의 결함(defect) 및 결정립계(grain boundary) 중 적어도 하나에 선택적으로 증착될 수 있다.
상기 2차원 물질층은 상기 게이트 전극에 대응하여 마련되는 제1 영역과, 상기 소스 전극 및 드레인 전극에 대응하여 마련되는 제2 영역을 포함할 수 있다.
상기 금속성 나노입자들는 상기 제1 및 제2 영역에 실질적으로 균일한 밀도로 증착될 수 있다.
상기 금속성 나노입자들은 상기 제1 영역보다 상기 제2 영역에 더 큰 밀도로 증착될 수 있다.
상기 금속성 나노 입자들은 상기 제2 영역에만 증착될 수 있다.
상기 금속성 나노입자들은 상기 제1 영역에 증착된 제1 금속성 나노입자들 및 상기 제2 영역에 증착되며 상기 제1 금속성 나노입자들과 다른 물질을 포함하는 제2 금속성 나노입자들을 포함할 수 있다.
상기 금속성 나노입자들은 Ru, RuO, Mo, W, Co, TiN, Ti 또는 Al을 포함할 수 있다.
상기 금속성 나노입자들은 상기 2차원 반도체 물질보다 일함수가 큰 물질을 포함하거나 또는 상기 금속성 나노입자들은 상기 2차원 반도체 물질보다 일함수가 작은 물질을 포함할 수 있다.
예시적인 실시예에 따른 반도체 소자는 채널층으로 2차원 반도체 물질을 사용함으로써 1nm 이하의 얇은 두께에서도 우수한 성능을 가질 수 있으며, short channel effect도 감소시킬 수 있으므로 반도체 소자의 크기가 줄어듬에 따른 성능 저하의 한계를 극복할 수 있다.
또한, 예시적인 실시예에 따른 반도체 소자에서는 채널층을 구성하는 2차원 물질층에 금속성 나노입자들을 선택적으로 증착시킴으로써 금속성 나노입자들을 통해 전하를 이동시킬 수 있으므로 2차원 물질층의 전기 전도도를 향상시킬 수 있다. 이에 따라, 2차원 물질층의 소스 및 드레인 영역에서는 컨택 저항을 증가시킬 수 있으며, 2차원 물질층의 채널 영역에서는 채널 저항을 감소시킴으로써 on-current를 향상시킬 수 있다. 또한, 2차원 물질층에 선택적으로 증착되는 금속성 나노입자들의 물질 종류 및/또는 증착량을 조절하여 2차원 물질층의 도핑 정도를 조절할 수 있으며, 이에 따라 반도체 소자의 채널 극성, 문턱 전압, on-current, off-current 등을 조절할 수 있다.
도 1은 예시적인 실시예에 따른 반도체 소자의 단면을 도시한 것이다.
도 2a는 2차원 물질층에 형성된 결함(defect) 및 결정립계(grain boundary)를 보여주는 도면이다.
도 2b는 도 2a에 도시된 2차원 물질층의 결함 및 결정립계에 금속성 나노입자가 선택적으로 증착된 모습을 보여주는 도면이다.
도 3a 내지 도 3c는 원자층 증착(ALD)으로 MoS2 박막에 Ru 나노입자들을 0 cycle, 25 cycle, 55 cycle로 증착시켰을 때 MoS2 박막을 찍은 SEM(Scanning Electron Microscope)사진들이다.
도 4는 원자층 증착(ALD)으로 MoS2 박막에 Ru 나노입자들을 25 cycle로 증착시켰을 때 MoS2 박막의 단면을 찍은 TEM(Transmission Electron Microscope)사진이다.
도 5a 내지 도 5d는 예시적인 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
도 6은 다른 예시적인 실시예에 따른 반도체 소자의 단면을 도시한 것이다.
도 7은 또 다른 예시적인 실시예에 따른 반도체 소자의 단면을 도시한 것이다.
도 8은 또 다른 예시적인 실시예에 따른 반도체 소자의 단면을 도시한 것이다.
도 9는 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 10은 도 9의 A-A'선을 따라 본 단면도이다.
도 11은 또 다른 예시적인 실시예에 따른 반도체 소자를 도시한 사시도이다.
도 12는 도 11의 B-B'선을 따라 본 단면도이다.
도 13 및 도 14는 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
이하, 첨부된 도면을 참조하여 예시적인 실시예들에 대해 상세히 설명하기로 한다. 이하의 도면들에서 동일한 참조부호는 동일한 구성요소를 지칭하며, 도면상에서 각 구성요소의 크기는 설명의 명료성과 편의상 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예는 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
이하에서, "상부" 나 "상"이라고 기재된 것은 접촉하여 바로 위, 아래, 좌, 우에 있는 것뿐만 아니라 비접촉으로 위, 아래, 좌, 우에 있는 것도 포함할 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
“상기”의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 이러한 단계들은 적당한 순서로 행해질 수 있으며, 반드시 기재된 순서에 한정되는 것은 아니다.
또한, 명세서에 기재된 “...부”, “모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
도면에 도시된 구성 요소들 간의 선들의 연결 또는 연결 부재들은 기능적인 연결 및/또는 물리적 또는 회로적 연결들을 예시적으로 나타낸 것으로서, 실제 장치에서는 대체 가능하거나 추가의 다양한 기능적인 연결, 물리적인 연결, 또는 회로 연결들로서 나타내어질 수 있다.
모든 예들 또는 예시적인 용어의 사용은 단순히 기술적 사상을 상세히 설명하기 위한 것으로서 청구범위에 의해 한정되지 않는 이상 이러한 예들 또는 예시적인 용어로 인해 범위가 한정되는 것은 아니다.
도 1은 예시적인 실시예에 따른 반도체 소자(100)의 단면을 도시한 것이다. 도 1에 도시된 반도체 소자(100)는 예를 들면, 전계효과 트랜지스터(FET; Field Effect Transistor)가 될 수 있다.
도 1을 참조하면, 기판(101)에는 채널층이 마련되어 있다. 기판(101)은 반도체 물질, 절연 물질, 금속 물질 등과 같은 다양한 재질을 포함할 수 있다. 후술하는 2차원 물질층(110)이 기판(101)에 2차원 반도체 물질을 증착함으로써 형성되는 경우에는 기판(101)은 2차원 반도체 물질의 성장용 기판이 될 수 있다.
채널층(130)은 기판(101)에 마련된 2차원 물질층(110)과 2차원 물질층(110)에 부분적으로 증착된 금속성 나노입자들(120)을 포함할 수 있다.
2차원 물질층(110)은 다결정 구조를 가지는 2차원 반도체 물질을 포함할 수 있다. 2차원 반도체 물질은 구성 원자들이 2차원적으로 결합된 층상 구조를 가지는 2차원 물질을 의미한다. 2차원 반도체 물질은 전기적 성질이 우수하며 두께가 나노 스케일로 얇아지는 경우에도 그 특성이 크게 변하지 않고 높은 이동도를 유지할 수 있다.
2차원 반도체 물질은 대략 0.1eV 이상 3.0eV 이하의 밴드갭을 가지는 물질을 포함할 수 있다. 예를 들어, 2차원 반도체 물질은 TMD(Transition Metal Dichalcogenide) 또는 흑린(black phosphorus)을 포함할 수 있다. 하지만 이에 한정되는 것은 아니다.
TMD는 반도체 특성을 가지는 이차원 물질로서 전이금속과 칼코겐(chalcogen) 원소의 화합물이다. 여기서, 전이 금속은 예를 들면, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Co, Tc 및 Re 중 적어도 하나를 포함할 수 있으며, 칼코겐 원소는 예를 들면, S, Se 및 Te 중 적어도 하나를 포함할 수 있다. 구체적인 예로서, TMD는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등을 포함할 수 있다. 하지만, 이에 한정되지는 않는다. 흑린은 인(P) 원자들이 2차원적으로 결합된 구조를 가지는 반도체 물질이다.
2차원 반도체 물질은 이동도(mobility)를 조절하기 위해 p형 도펀트(p-type dopant) 또는 n형 도펀트(n-type dopant)로 도핑될 수 있다. 2차원 물질층(110)은 단층(monolayer) 또는 다층(multilayer) 구조를 가질 수 있으며, 여기서 각 층은 원자 수준(atomic level)의 두께를 가질 수 있다. 2차원 물질층(110)은 예를 들면, 1층 ~ 10층을 포함할 수 있다. 구체적인 예를 들면, 2차원 물질층(110)은 1층 ~ 5층을 포함할 수 있다. 하지만, 이에 한정되지는 않는다.
2차원 물질층(110)은 제1 영역(110a) 및 제1 영역(110a)의 양측에 마련되는 제2 영역(110b)을 포함할 수 있다. 제1 영역(110a)은 2차원 물질층(110)의 가운데 부분에 위치할 수 있다. 제1 영역(110a)은 후술하는 게이트 전극(160)에 대응하는 채널 영역이 될 수 있다. 제2 영역(110b)은 2차원 물질층(110)의 양측에 각각 위치할 수 있다. 제2 영역(110b)은 후술하는 소스 전극(151) 및 드레인 전극(152)에 대응하도록 마련된 소스 영역 및 드레인 영역이 될 수 있다.
2차원 물질층(110)의 상면에는 금속성 나노입자들(120)이 부분적으로 증착되어 있다. 여기서, 금속성 나노입자들(120)은 다결정 구조를 가지는 2차원 반도체 물질의 결함(defect) 및 결정립계(grain boundary) 중 적어도 하나에 증착될 수 있다.
도 2a에는 다결정 구조를 2차원 반도체 물질을 포함하는 2차원 물질층(110)의 평면이 도시되어 있다. 도 2a를 참조하면, 다결정 구조를 가지는 2차원 반도체 물질에서 결정립들(113)의 내부에는 결함(defects, 115)이 존재할 수 있으며, 결정립들(113) 사이에는 결정립계(grain boundary, 117)가 존재할 수 있다.
도 2b에는 도 2에 도시된 2차원 물질층(110)의 결함(115) 및 결정립계(117)에 금속성 나노입자들(120)이 선택적으로 증착된 모습이 도시되어 있다. 후술하는 바와 같이, 원자층 증착(ALD; Atomic Layer Deposition) 또는 화학기상증착(CVD; Chemical Vapor Deposition)을 통해 2차원 물질층(110)에 금속성 나노입자들(120)을 증착하는 경우, 금속성 나노 입자들(120)은 dangling bond를 가지는 결함(115) 및/또는 결정립계(117)에만 선택적으로 증착될 수 있다.
금속성 나노입자(120)는 도전성이 우수한 물질을 포함할 수 있다. 예를 들면, 금속성 나노입자(120)는 예를 들면, Ru, RuO, Mo, W, Co, TiN, Ti 또는 Al을 포함할 수 있다. 하지만 이에 한정되는 것은 아니다.
금속성 나노입자(120)는 2차원 물질층(110)을 구성하는 2차원 반도체 물질의 일함수(work function) 보다 큰 일함수를 가지는 물질을 포함할 수 있다. 여기서, 금속성 나노입자(120)는 예를 들면, Ru, RuO, Mo, W, Co 등을 포함할 수 있지만, 이는 단지 예시적인 것이다. 이 경우, 2차원 물질층(110)은 p형의 채널 극성을 가질 수 있다.
금속성 나노입자(120)는 2차원 물질층(110)을 구성하는 2차원 반도체 물질의 일함수 보다 작은 일함수를 가지는 물질을 포함할 수 있다. 여기서, 금속성 나노입자(120)는 예를 들면, TiN, Ti, Al 등을 포함할 수 있지만, 이는 단지 예시적인 것이다. 이 경우, 2차원 물질층(110)은 n형의 채널 극성을 가질 수 있다.
금속성 나노입자들(120)은 2차원 물질층(110)의 제1 및 제2 영역(110a,110b)에 실질적으로 균일한 밀도로 층착될 수 있다. 구체적으로, 금속성 나노입자들(120)은 채널 영역인 제1 영역(110a)의 표면과, 소스 및 드레인 영역인 제2 영역(110b)의 표면에 전체적으로 균일한 밀도로 증착될 수 있다. 여기서, 제2 영역(110b)의 표면은 소스 전극(151)과 소스 영역의 컨택 영역 및 드레인 전극(151)과 드레인 영역의 컨택 영역을 구성할 수 있다.
2차원 물질층(110)의 제1 영역(110a)에는 게이트 절연층(140) 및 게이트 전극(160)이 순차적으로 적층되어 있다. 게이트 절연층(140)은 예를 들어 실리콘 질화물 등을 포함할 수 있지만, 이에 한정되는 것은 아니다.
게이트 전극(160)은 금속 물질 또는 도전성 산화물을 포함할 수 있다. 여기서, 금속 물질은 예를 들면, Au, Ti, TiN, TaN, W, Mo, WN, Pt 및 Ni로 이루어진 그룹에서 선택된 적어도 하나를 포함할 수 있다. 그리고, 도전성 산화물은 예를 들면, ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 등을 포함할 수 있다. 하지만, 이는 단지 예시적인 것이다.
게이트 전극(160)의 양측에는 각각 소스 전극(151) 및 드레인 전극(152)이 마련되어 있다. 소스 전극(151) 및 드레인 전극(152)은 2차원 물질층(110)의 제2 영역(110b), 즉 소스 영역 및 드레인 영역에 마련되어 있다. 여기서, 소스 전극(151)은 2차원 물질층(110)의 소스 영역과 접촉하도록 마련되며, 드레인 전극(152)은 2차원 물질층(110)의 드레인 영역과 접촉하도록 마련될 수 있다. 소스 전극(151) 및 드레인 전극(152)은 예를 들면, Ag, Au, Pt 또는 Cu 등과 같은 전기 전도성이 우수한 금속 물질 등을 포함할 수 있지만, 이에 한정되는 것은 아니다.
기존의 실리콘 기반(Si-based)의 반도체 소자에서는 채널 두께(channel thickness)가 감소함에 따라 이동도가 저하되고 문턱 전압 분포(threshold voltage distribution)가 커지며, 채널 길이(channel length)가 감소함에 따라 short channel effect에 의한 성능 저하가 심해지므로, 반도체 소자의 크기를 줄이는데 한계가 있다.
본 실시예에 따른 반도체 소자(100)는 2차원 반도체 물질을 채널로 사용함으로써 1nm 이하의 얇은 두께에서도 우수한 성능을 가질 수 있으며, short channel effect도 감소시킬 수 있으므로 반도체 소자(100)의 크기가 줄어듬에 따른 성능 저하의 한계를 극복할 수 있다.
2차원 물질층이 다결정 구조를 가지는 2차원 반도체 물질을 포함하는 경우에는 결정립들의 내부에는 결함(defects)이 형성될 수 있으며, 결정립들 사이에는 결정립계(grain boundary)가 형성될 수 있다. 따라서, 다결정 구조의 2차원 반도체 물질을 채널 물질로 사용하는 경우에 2차원 반도체 물질에 형성된 결함이나 결정립계이 전하의 이동을 방해함으로써 반도체 소자의 특성을 저하시킬 수 있다. 예를 들어, 2차원 물질층의 소스 및 드레인 영역에서는 컨택 저항이 증가하게 되고, 2차원 물질층의 채널 영역에서는 채널 저항의 증가로 인한 on-current의 감소가 발생됨으로써 반도체 소자가 열화될 수 있다.
본 실시예에 따른 반도체 소자(100)에서는 채널을 구성하는 2차원 물질층(110)에 금속성 나노입자들(120)을 선택적으로 증착시킴으로써 금속성 나노입자들(120)을 통해 전하를 이동시킬 수 있으므로 2차원 물질층(110)의 전기 전도도를 향상시킬 수 있다. 이에 따라, 2차원 물질층(110)의 소스/드레인 영역에서는 컨택 저항을 증가시킬 수 있으며, 2차원 물질층(110)의 채널 영역에서는 채널 저항을 감소시킴으로써 on-current를 향상시킬 수 있다. 또한, 2차원 물질층(110)에 선택적으로 증착되는 금속성 나노입자들(120)의 물질 종류 및/또는 증착량을 조절함으로써 2차원 물질층(110)의 도핑 정도를 조절할 수 있으며, 이에 따라 반도체 소자(100)의 채널 극성, 문턱 전압, on-current, off-current 등을 조절할 수 있다.
도 3a 내지 도 3c는 원자층 증착(ALD)으로 다결정 MoS2 박막에 Ru 나노입자들을 cylce에 따라 증착시켰을 때 MoS2 박막을 찍은 SEM(Scanning Electron Microscope)사진들이다.
도 3a는 Ru 나노입자들이 증착되지 않은 다결정 MoS2 박막을 도시한 것이며, 도 3b 및 도 3c는 원자층 증착(ALD)으로 다결정 MoS2 박막에 Ru 나노입자들을 각각 25 cylce 및 55 cycle로 증착시켰을 때의 모습을 도시한 것이다. 도 3a 내지 도 3c를 참조하면, 증착 cycle이 증가함에 따라 다결정 MoS2 박막의 결함 및 결정립계에 선택적으로 증착되는 Ru 나노입자들의 양이 증가하는 것을 알 수 있다.
도 4는 원자층 증착(ALD)으로 다결정 MoS2 박막에 Ru 나노입자들을 25 cycle로 증착시켰을 때 다결정 MoS2 박막의 단면을 찍은 TEM(Transmission Electron Microscope)사진이다. 도 4를 참조하면, Ru 나노입자들이 다결정 MoS2 박막의 결함 및 결정립계에 선택적으로 증착되는 것을 알 수 있다.
이하에서는 전술한 예시적인 실시예에 따른 반도체 소자(100)의 제조방법을 설명한다. 도 5a 내지 도 5d는 예시적인 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 도면들이다.
도 5a를 참조하면, 기판(101)에 2차원 물질층(110)을 형성한다. 여기서, 2차원 물질층(110)은 다결정 구조를 가지는 2차원 반도체 물질을 포함한다. 기판(101)은 반도체 물질, 절연 물질, 금속 물질 등과 같은 다양한 재질을 포함할 수 있다. 2차원 물질층(110)은 기판(101)의 표면에 2차원 반도체 물질을 증착 성장시킴으로써 형성될 수 있다. 2차원 반도체 물질(110)의 증착은 예를 들면, 화학기상증착(CVD), 물리기상증착(PVD) 등에 의해 수행될 수 있지만, 이는 단지 예시적인 것이다.
2차원 반도체 물질은 대략 0.1eV 이상 3.0eV 이하의 밴드갭을 가지는 물질을 포함할 수 있다. 예를 들어, 2차원 반도체 물질은 TMD 또는 흑린을 포함할 수 있다. 하지만 이에 한정되는 것은 아니다.
TMD는 반도체 특성을 가지는 이차원 물질로서 전이금속과 칼코겐 원소의 화합물이다. 여기서, 전이 금속은 예를 들면, Mo, W, Nb, V, Ta, Ti, Zr, Hf, Co, Tc 및 Re 중 적어도 하나를 포함할 수 있으며, 칼코겐 원소는 예를 들면, S, Se 및 Te 중 적어도 하나를 포함할 수 있다. 구체적인 예로서, TMD는 MoS2, MoSe2, MoTe2, WS2, WSe2, WTe2, ZrS2, ZrSe2, HfS2, HfSe2, NbSe2, ReSe2 등을 포함할 수 있다. 하지만, 이에 한정되지는 않는다. 흑린은 인(P) 원자들이 2차원적으로 결합된 구조를 가지는 반도체 물질이다. 2차원 반도체 물질은 이동도(mobility)를 조절하기 위해 p형 도펀트 또는 n형 도펀트로 도핑될 수 있다.
2차원 물질층(110)은 단층 또는 다층 구조를 가질 수 있으며, 여기서 각 층은 원자 수준의 두께를 가질 수 있다. 2차원 물질층(110)은 예를 들면, 1층 ~ 10층을 포함할 수 있다. 구체적인 예를 들면, 2차원 물질층(110)은 1층 ~ 5층을 포함할 수 있다. 하지만, 이에 한정되지는 않는다.
기판(101)에 증착되어 성장된 2차원 물질층(110)은 다결정 구조를 가질 수 있다. 다결정 구조의 2차원 물질층(110)에서는 결정립들의 내부에 결함이 존재할 수 있으며, 결정립들 사이에는 결정립계가 존재할 수 있다. 이러한 결함 및 결정립계의 존재로 인해 전하의 이동이 방해될 수 있다.
도 5b를 참조하면, 2차원 물질층(110)의 소정 부분에 금속성 나노입자들(120)을 선택적으로 증착한다. 이에 따라, 2차원 물질층(110)과 금속성 나노입자들(120)을 포함하는 채널층(130)이 형성된다. 금속성 나노입자들(120)의 증착은 예를 들면 원자층 증착(ALD) 또는 화학기상증착(CVD)에 의해 수행될 수 있다. 이러한 증착 공정에서 금속성 나노입자들(120)은 2차원 물질층(110)의 결함 및/또는 결정립계에만 선택적으로 증착될 수 있다. 구체적으로, 다결정 구조의 2차원 물질층(110)에 존재하는 결함 및 결정립계는 dangling bond를 가지고 있으며, 증착 공정에서 금속성 나노입자들(120)은 dangling bond를 가지는 결함 및 결정립계에만 선택적으로 증착될 수 있다. 이에 따라, 금속성 나노입자들(120)을 통해 전하의 이동을 증대시킬 수 있으며, 2차원 물질층(110)의 전기 전도도를 향상시킬 수 있다.
금속성 나노입자(120)는 도전성이 우수한 물질을 포함할 수 있다. 예를 들면, 금속성 나노입자(120)는 예를 들면, Ru, RuO, Mo, W, Co, TiN, Ti 또는 Al을 포함할 수 있다. 하지만 이에 한정되는 것은 아니다.
금속성 나노입자(120)는 2차원 물질층(110)을 구성하는 2차원 반도체 물질의 일함수(work function) 보다 큰 일함수를 가지는 물질을 포함할 수 있다. 여기서, 금속성 나노입자(120)는 예를 들면, Ru, RuO, Mo, W, Co 등을 포함할 수 있지만, 이는 단지 예시적인 것이다. 금속성 나노입자(120)는 2차원 물질층(110)을 구성하는 2차원 반도체 물질의 일함수 보다 작은 일함수를 가지는 물질을 포함할 수 있다. 여기서, 금속성 나노입자(120)는 예를 들면, TiN, Ti, Al 등을 포함할 수 있지만, 이는 단지 예시적인 것이다.
2차원 물질층(110)은 2차원 물질층의 가운데 부분에 위치하는 제1 영역(110a)과 제1 영역(110a)의 양측에 마련되는 제2 영역(110b)을 포함할 수 있다. 제1 영역(110a)은 채널 영역이 될 수 있으며, 제2 영역(110b)은 소스/드레인 영역이 될 수 있다. 금속성 나노입자들은 2차원 물질층의 전 영역에서 실질적으로 균일한 밀도를 가지도록 형성될 수 있다.
도 5c를 참조하면, 이차원 물질층(110)의 제1 영역(110a)에 게이트 절연층(!40)을 형성한다. 게이트 절연층(140)은 예를 들어 실리콘 질화물 등을 포함할 수 있지만, 이에 한정되는 것은 아니다.
도 5d를 참조하면, 게이트 절연층(140)에는 게이트 전극(160)을 증착하고, 2차원 물질층(110)의 제2 영역(110b)에는 소스 전극 및 드레인 전극을 증착한다. 게이트 전극(160)은 2차원 물질층(110)의 제1 영역(110a) 상부에 마련될 수 있다. 소스 전극(151) 및 드레인 전극(152)은 2차원 물질층(110)의 제2 영역(110b), 즉 소스 영역 및 드레인 영역에 마련되어 있다. 소스 전극(151)은 2차원 물질층(110)의 소스 영역과 접촉하도록 마련되며, 드레인 전극(152)은 2차원 물질층(110)의 드레인 영역과 접촉하도록 마련될 수 있다.
이상에서는 금속성 나노입자들(120)이 2차원 물질층(110)의 제1 및 제2 영역(110a,110b) 전체에 실질적으로 균일한 밀도로 층착되는 경우가 설명되었다. 그러나, 이는 단지 예시적인 것이다. 예를 들면, 후술하는 바와 같이, 금속성 나노입자들(120)은 제1 영역(110a) 보다 제2 영역(110b)에 더 큰 밀도를 가지고 증착되거나 또는 금속성 나노입자들(120)이 제2 영역(110b)에만 증착될 수도 있다. 또한, 제1 영역(110a)에는 제1 금속성 나노입자들이 증착되고, 제2 영역(110b)에는 제2 금속성 나노입자들이 증착되는 것도 가능하다.
도 6은 다른 예시적인 실시예에 따른 반도체 소자(200)의 단면을 도시한 것이다. 이하에서는 전술한 실시예와 다른 점을 중심으로 설명한다.
도 6을 참조하면, 채널층(230)은 기판(101)에 마련된 2차원 물질층(210)과 2차원 물질층(210)의 소정 부분에 선택적으로 증착된 금속성 나노입자들(220)을 포함한다. 여기서, 금속성 나노입자들(220)은 2차원 물질층(210)의 결함 및/또는 결정립계에만 선택적으로 증착될 수 있다. 2차원 물질층(210) 및 금속성 나노입자들(220)에 대해서는 전술하였으므로 이에 대한 상세한 설명은 생략한다.
본 실시예에서는 금속성 나노입자들(220)이 2차원 물질층(210)의 제1 영역(채널 영역, 210a) 보다 제2 영역(소스/드레인 영역. 210b)에 더 큰 밀도로 증착될 수 있다. 구체적으로, 금속성 나노입자들(220)은 소스/드레인 전극(151,152)과 소스/드레인 영역(210a,210b)의 컨택 영역에 상대적으로 높은 밀도로 증착될 수 있다. 원자층 증착(ALD) 또는 화학기상증착(CVD) 공정에서 포토리소그래피 공정을 통해 2차원 물질층(210)의 원하는 영역들 각각에 증착량이 조절된 금속성 나노입자들(220)이 증착될 수 있다. 이에 따라, 소스/드레인 전극(151,152)과 소스/드레인 영역 사이의 컨택 저항을 보다 감소시킬 수 있으며, 채널 영역에서 off current가 커지는 것을 방지할 수 있다.
도 7은 또 다른 예시적인 실시예에 따른 반도체 소자(300)의 단면을 도시한 것이다.
도 7을 참조하면, 채널층(330)은 기판(101)에 마련된 2차원 물질층(310)과 2차원 물질층(310)의 소정 부분에 선택적으로 증착된 금속성 나노입자들(320)을 포함한다. 여기서, 금속성 나노입자들(320)은 2차원 물질층(310)의 결함 및/또는 결정립계에만 선택적으로 증착될 수 있다.
본 실시예에서는 금속성 나노입자들(320)이 2차원 물질층(310)의 제1 영역(채널 영역, 310a)에는 증착되지 않고 제2 영역(소스/드레인 영역, 310b)에만 증착될 수 있다. 구체적으로, 금속성 나노입자들(320)은 소스/드레인 전극(151,152)과 소스/드레인 영역의 컨택 영역에만 증착될 수 있다. 원자층 증착(ALD) 또는 화학기상증착(CVD) 공정에서 포토리소그래피 공정을 통해 2차원 물질층(310)의 원하는 영역에만 금속성 나노입자들(320)이 증착될 수 있다. 이에 따라, 소스/드레인 전극(151,152)과 소스/드레인 영역 사이의 컨택 저항을 보다 감소시킬 수 있으며, 채널 영역에서 off current가 커지는 것을 방지할 수 있다.
도 8은 또 다른 예시적인 실시예에 따른 반도체 소자(400)의 단면을 도시한 것이다.
도 8을 참조하면, 채널층(430)은 기판(101)에 마련된 2차원 물질층(410)과 2차원 물질층(410)의 소정 부분에 선택적으로 증착된 금속성 나노입자들(420)을 포함한다. 여기서, 금속성 나노입자들(420)은 2차원 물질층(410)의 결함 및/또는 결정립계에만 선택적으로 증착될 수 있다.
본 실시예에서 금속성 나노입자들(420)은 제1 금속성 나노입자들(420a)과 제1 금속성 나노입자들(420a)과 다른 물질을 포함하는 제2 금속성 나노입자들(420b)을 포함한다. 여기서, 제1 금속성 나노입자들(420a)은 2차원 물질층(410)의 제1 영역(채널 영역, 410a)에 증착되고, 제2 금속성 나노입자들(420b)은 2차원 물질층(410)의 제2 영역(소스/드레인 영역, 410b)에 증착될 수 있다.
제2 영역(410b)에 증착되는 제2 금속성 나노입자(420b)와 2차원 물질층(410) 사이의 일함수 차이는 제1 영역(410a)에 증착되는 제1 금속성 나노입자(420a)와 2차원 물질층(410) 사이의 일함수 차이 보다 클 수 있다. 이에 따라, 소스/드레인 전극(151,152)과 소스/드레인 영역 사이의 컨택 저항을 보다 감소시킬 수 있으며, 채널 영역에서 off current가 커지는 것을 방지할 수 있다.
전술한 실시예들에서는 시트 채널(sheet channel) 구조를 가지는 반도체 소자(100~400)가 예시적으로 설명되었다. 그러나, 이에 한정되지 않고, 예를 들면, Fin 채널 구조를 가지는 반도체 소자(FinFET) 또는 Gate-All-Around 채널 구조를 가지는 반도체 소자(MBCFET; Multi Bridge Channel FET)가 제공될 수도 있다.
도 9는 또 다른 예시적인 실시예에 따른 반도체 소자(FinFET, 500)를 도시한 사시도이며, 도 10은 도 9의 A-A'선을 따라 본 단면도이다.
도 9 및 도 10을 참조하면, 기판(501)에는 절연체(505)가 기판(501)에 수직하게 마련되어 있으며, 이 절연체(505)를 덮도록 채널층(530)이 마련되어 있다. 여기서, 채널층(530)은 fin 형상을 가질 수 있다.
채널층(530)은 2차원 물질층(510)과 2차원 물질층(510)의 소정 부분에 선택적으로 증착된 금속성 나노입자들(520)을 포함할 수 있다. 여기서, 금속성 나노입자들(520)은 2차원 물질층(510)의 결함 및/또는 결정립계에만 선택적으로 증착될 수 있다. 2차원 물질층(510) 및 금속성 나노입자들(520)에 대해서는 전술하였으므로 이에 대한 상세한 설명은 생략한다.
2차원 물질층(510)은 제1 영역(510a) 및 제1 영역(510a)의 양측에 마련되는 제2 영역(510b)을 포함할 수 있다. 제1 영역(510a)은 2차원 물질층(510)의 가운데 부분에 위치하는 채널 영역이 될 수 있다. 제2 영역(510b)은 2차원 물질층(510)의 양측에 위치하는 소스/드레인 영역이 될 수 있다.
2차원 물질층(510)의 제1 영역(510a)에 게이트 절연층(540)이 마련되어 있으며, 게이트 절연층(540)에는 게이트 전극(560)이 마련되어 있다. 여기서, 게이트 절연층(540)은 채널층(530), 구체적으로는 2차원 물질층(510)의 제1 영역(510a)의 3면을 둘러싸도록 마련되며, 게이트 전극(560)은 게이트 절연층(540)의 3면을 둘러싸도록 마련될 수 있다. 한편, 도면에는 도시되어 있지 않으나, 소스 및 드레인 전극은 2차원 물질층(510)의 제2 영역(510b)에 마련될 수 있다.
금속성 나노입자들(520)은 2차원 물질층(510)의 제1 및 제2 영역(510a,510b)에 실질적으로 균일한 밀도로 증착될 수 있다. 금속성 나노입자들(520)은 2차원 물질층(510)의 제1 영역(510a)보다 제2 영역(510b)에 더 큰 밀도로 증착될 수도 있다. 금속성 나노입자들(520)은 2차원 물질층(510)의 제2 영역(510b)에만 증착될 수도 있다. 2차원 물질층(510)의 제1 영역(510a)에는 제1 금속성 나노입자들이 증착되고, 2차원 물질층(510)의 제2 영역(510b)에는 제2 금속성 나노입자들이 증착될 수도 있다.
도 11은 또 다른 예시적인 실시예에 따른 반도체 소자(MBCFET, 600)를 도시한 사시도이며, 도 12는 도 11의 B-B'선을 따라 본 단면도이다.
도 11 및 도 12를 참조하면, 기판(601)의 상부에는 적어도 하나의 채널층(630)이 기판(601)과 이격되게 배치되어 있다. 여기서, 각 채널층(630)은 기판(601)에 나란하게 배치되는 시트 형상을 가질 수 있다. 도 11 및 도 12에는 기판(601)의 상부에 2개의 채널층(630)이 상하로 배치된 경우가 예시적으로 도시되어 있다.
각 채널층(630)은 2차원 물질층(610)과 2차원 물질층(610)의 소정 부분에 선택적으로 증착된 금속성 나노입자들(620)을 포함할 수 있다. 여기서, 금속성 나노입자들(620)은 2차원 물질층(610)의 결함 및/또는 결정립계에만 선택적으로 증착될 수 있다. 2차원 물질층(610) 및 금속성 나노입자들(620)에 대해서는 전술하였으므로 이에 대한 상세한 설명은 생략한다.
2차원 물질층(610)은 제1 영역(610a) 및 제1 영역(610a)의 양측에 마련되는 제2 영역(610b)을 포함할 수 있다. 제1 영역(610a)은 2차원 물질층(610)의 가운데 부분에 위치하는 채널 영역이 될 수 있다. 제2 영역(610b)은 2차원 물질층(610)의 양측에 위치하는 소스/드레인 영역이 될 수 있다.
2차원 물질층(610)의 제1 영역(610a)에 게이트 절연층(640)이 마련되어 있으며, 게이트 절연층(640)에는 게이트 전극(660)이 마련되어 있다. 여기서, 게이트 절연층(640)은 채널층(630), 구체적으로는 2차원 물질층(610)의 제1 영역(610a)의 4면을 둘러싸도록 마련되며, 게이트 전극(660)은 게이트 절연층(640)의 4면을 둘러싸도록 마련될 수 있다. 도면에는 도시되어 있지 않으나, 소스 및 드레인 전극은 2차원 물질층(610)의 제2 영역(610b)에 마련될 수 있다. 한편, 기판(601)의 상부에 절연체(미도시)가 기판(601)에 나란하게 배치되고, 이 절연체를 둘러싸도록 채널층(630)이 마련되는 것도 가능하다.
전술한 반도체 소자(100~600)는 예를 들면, DRAM 소자 등과 같은 메모리 소자에 적용될 수 있다. 메모리 소자는 전술한 반도체 소자(100~600)와 커패시터가 전기적으로 연결된 구조를 가질 수 있다. 또한, 반도체 소자(100~600)는 다양한 전자 장치에 적용될 수 있다. 예를 들어, 전술한 반도체 소자(100~600)는 모바일 디바이스, 컴퓨터, 노트북, 센서, 네트워크 장치, 뉴로모픽 소자(neuromorphic device) 등과 같은 전자 장치에서 산술 연산, 프로그램 실행, 일시적 데이터 유지 등을 위해 사용될 수 있다.
도 13 및 도 14는 예시적인 실시예에 따른 전자 장치에 적용될 수 있는 전자 소자 아키텍쳐(architecture)를 개략적으로 보여주는 개념도이다.
도 13을 참조하면, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(memory unit)(1010), ALU(arithmetic logic unit)(1020) 및 제어 유닛(control unit)(1030)을 포함할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 전기적으로 연결될 수 있다. 예를 들어, 전자 소자 아키텍쳐(architecture)(1000)는 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)를 포함하는 하나의 칩으로 구현될 수 있다.
구체적으로, 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 온-칩(on-chip)에서 메탈 라인(metal line)으로 상호 연결되어 직접 통신할 수 있다. 메모리 유닛(1010), ALU(1020) 및 제어 유닛(1030)은 하나의 기판 상에 모놀리식(monolithic)하게 집적되어 하나의 칩을 구성할 수도 있다. 전자 소자 아키텍쳐(칩)(1000)에는 입출력 소자(2000)가 연결될 수 있다.
ALU(1020) 및 제어 유닛(1030)은 각각 독립적으로 전술한 반도체 소자(100~600)를 포함할 수 있고, 메모리 유닛(memory unit)(1010)은 반도체 소자(100~600), 커패시터, 또는 이들의 조합을 포함할 수 있다. 메모리 유닛(1010)은 메인 메모리 및 캐시 메모리를 모두 포함할 수 있다. 이러한 전자 소자 아키텍쳐(칩)(1000)는 on-chip memory processing unit일 수 있다.
도 14를 참고하면, 캐시 메모리(cache memory)(1510), ALU(1520) 및 제어 유닛(1530)이 Central Processing Unit(CPU)(1500)을 구성할 수 있다. 캐시 메모리(1510)는 SRAM(static random access memory)으로 이루어질 수 있으며, 전술한 반도체 소자(100~600)를 포함할 수 있다. CPU(1500)와 별개로, 메인 메모리(1600) 및 보조 스토리지(1700)가 구비될 수 있다. 메인 메모리(1600)는 DRAM(dynamic random access memory) 소자를 포함할 수 있다.
경우에 따라, 전자 소자 아키텍쳐(architecture)는 서브-유닛들(sub-units)의 구분없이, 하나의 칩에서 컴퓨팅(computing) 단위 소자들과 메모리 단위 소자들이 상호 인접하는 형태로 구현될 수 있다. 이상에서 실시예들이 설명되었으나, 이는 단지 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형이 가능하다.
100,200,300,400,500,600.. 반도체 소자
101,501,601,,기판
110,210,310,410,510,610.. 2차원 물질층
110a,210a,310a,410a,510a,610a.. 제1 영역
110b,210b,310b,410b,510b,610b.. 제2 영역
115.. 결함
117.. 결정립계
120,220,320,420,520,620.. 금속성 나노입자
130,230,330,430.. 채널층
140,540,640.. 게이트 절연층
151.. 소스 전극
152.. 드레인 전극
160.. 게이트 전극
420a.. 제1 금속성 나노입자
420b.. 제2 금속성 나노입자
505.. 절연체

Claims (30)

  1. 다결정 구조의 2차원 반도체 물질을 포함하는 2차원 물질층;
    상기 2차원 물질층에 부분적으로 증착된 금속성 나노입자들;
    상기 2차원 물질층의 양측에 마련되는 소스 전극 및 드레인 전극; 및
    상기 소스 전극과 상기 드레인 전극 사이의 상기 2차원 물질층에 마련되는 게이트 절연층 및 게이트 전극;을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 금속성 나노입자들은 상기 2차원 반도체 물질의 결함(defect) 및 결정립계(grain boundary) 중 적어도 하나에 증착되는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 2차원 반도체 물질은 0.1eV 이상 3.0eV 이하의 밴드갭을 가지는 물질을 포함하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 2차원 반도체 물질은 TMD(Transition Metal Dichalcogenide)를 포함하는 반도체 소자.
  5. 제 4 항에 있어서,
    상기 TMD는 Mo, W, Nb, V, Ta, Ti, Zr, Hf, Tc 및 Re 으로 이루어진 그룹에서 선택된 하나의 금속 원소와 S, Se 및 Te으로 이루어진 그룹에서 선택된 하나의 칼코겐 원소를 포함하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 2차원 반도체 물질은 흑린(black phosphorus)을 포함하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 2차원 물질층은 1층 ~ 10층을 포함하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 2차원 물질층은 1층 ~ 5층을 포함하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 2차원 물질층은 상기 게이트 전극에 대응하여 마련되는 제1 영역과, 상기 소스 전극 및 드레인 전극에 대응하여 마련되는 제2 영역을 포함하는 반도체 소자.
  10. 제 9 항에 있어서,
    상기 금속성 나노입자들는 상기 제1 및 제2 영역에 실질적으로 균일한 밀도로 증착된 반도체 소자.
  11. 제 9 항에 있어서,
    상기 금속성 나노입자들은 상기 제1 영역보다 상기 제2 영역에 더 큰 밀도로 증착된 반도체 소자.
  12. 제 9 항에 있어서,
    상기 금속성 나노 입자들은 상기 제2 영역에만 증착된 반도체 소자.
  13. 제 9 항에 있어서,
    상기 금속성 나노입자들은 상기 제1 영역에 증착된 제1 금속성 나노입자들 및 상기 제2 영역에 증착되며 상기 제1 금속성 나노입자들과 다른 물질을 포함하는 제2 금속성 나노입자들을 포함하는 반도체 소자.
  14. 제 1 항에 있어서,
    상기 금속성 나노입자들은 Ru, RuO, Mo, W, Co, TiN, Ti 또는 Al을 포함하는 반도체 소자.
  15. 제 1 항에 있어서,
    상기 금속성 나노입자들은 상기 2차원 반도체 물질보다 일함수가 큰 물질을 포함하는 반도체 소자.
  16. 제 1 항에 있어서,
    상기 금속성 나노입자들은 상기 2차원 반도체 물질보다 일함수가 작은 물질을 포함하는 반도체 소자.
  17. 제 1 항 내지 제 16 항 중 어느 한 항에 기재된 반도체 소자를 포함하는 전자 장치.
  18. 기판에 다결정 구조의 2차원 반도체 물질을 포함하는 2차원 물질층을 형성하는 단계;
    상기 2차원 물질층에 금속성 나노입자들을 부분적으로 증착하는 단계;
    상기 2차원 물질층에 게이트 절연층 및 게이트 전극을 형성하는 단계; 및
    상기 2차원 물질층의 양측에 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는 반도체 소자의 제조방법.
  19. 제 18 항에 있어서,
    상기 2차원 반도체 물질은 0.1eV 이상 3.0eV 이하의 밴드갭을 가지는 물질을 포함하는 반도체 소자의 제조방법.
  20. 제 18 항에 있어서,
    상기 2차원 반도체 물질은 TMD(Transition Metal Dichalcogenide) 또는 흑린(black phosphorus)을 포함하는 반도체 소자의 제조방법.
  21. 제 18 항에 있어서,
    상기 2차원 물질층은 1층 ~ 10층을 포함하는 반도체 소자의 제조방법.
  22. 제 18 항에 있어서,
    상기 금속성 나노입자들은 원자층 증착(ALD; Atomicn Layer Deposition) 또는 화학 기상 증착(CVD; Chemical Vapor Deposition)에 의해 증착되는 반도체 소자의 제조방법.
  23. 제 18 항에 있어서,
    상기 금속성 나노입자들은 상기 2차원 반도체 물질의 결함(defect) 및 결정립계(grain boundary) 중 적어도 하나에 선택적으로 증착되는 반도체 소자의 제조방법.
  24. 제 18 항에 있어서,
    상기 2차원 물질층은 상기 게이트 전극에 대응하여 마련되는 제1 영역과, 상기 소스 전극 및 드레인 전극에 대응하여 마련되는 제2 영역을 포함하는 반도체 소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 금속성 나노입자들는 상기 제1 및 제2 영역에 실질적으로 균일한 밀도로 증착되는 반도체 소자의 제조방법.
  26. 제 24 항에 있어서,
    상기 금속성 나노입자들은 상기 제1 영역보다 상기 제2 영역에 더 큰 밀도로 증착되는 반도체 소자의 제조방법.
  27. 제 24 항에 있어서,
    상기 금속성 나노 입자들은 상기 제2 영역에만 증착되는 반도체 소자의 제조방법.
  28. 제 24 항에 있어서,
    상기 금속성 나노입자들은 상기 제1 영역에 증착된 제1 금속성 나노입자들 및 상기 제2 영역에 증착되며 상기 제1 금속성 나노입자들과 다른 물질을 포함하는 제2 금속성 나노입자들을 포함하는 반도체 소자의 제조방법.
  29. 제 24 항에 있어서,
    상기 금속성 나노입자들은 Ru, RuO, Mo, W, Co, TiN, Ti 또는 Al을 포함하는 반도체 소자의 제조방법.
  30. 제 24 항에 있어서,
    상기 금속성 나노입자들은 상기 2차원 반도체 물질보다 일함수가 큰 물질을 포함하거나 또는 상기 금속성 나노입자들은 상기 2차원 반도체 물질보다 일함수가 작은 물질을 포함하는 반도체 소자의 제조방법.




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