KR102106977B1 - 전자 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 전자 소자 및 그의 제조 방법에 관한 것이다. 본 발명의 전자 소자의 제조 방법은, 기판 상에 이차원 물질을 포함하는 채널 층을 제공하는 것; 도전 층의 제1 면 상에 금속 섬유 층을 제공하는 것; 상기 채널 층 상에 상기 금속 섬유 층을 제공하는 것; 및 열처리 공정을 통해 상기 금속 섬유 층의 일부와 상기 채널 층의 일부가 공유 결합된 접합 층을 형성하는 것을 포함한다.

Description

전자 소자 및 그의 제조 방법{Electronic device and method of fabricating the same}
본 발명은 전자 소자 및 그의 제조 방법에 관한 것이다.
이차원 물질은 최근에 가장 관심 받은 물질 중 하나이다. 이차원 물질 중 그래핀은 이차원 물질을 대표하는 물질이다. 그래핀은 탄소 6개로 이루어진 육각형 모양이 서로 연결되어 2차원 단일층을 이루는 구조로 제공될 수 있다. 이러한, 그래핀은 흑연을 한 장씩 분리하여 얻을 수 있는 물질로, 가장 쉽게는 스카치 테이프로 떼어내는 방법으로도 얻을 수 있다. 그래핀은 높은 전기 전도성, 높은 전하이동성과 같은 전기적 특성뿐 아니라, 활성탄보다 2 배 이상 큰 표면적, 높은 탄성력, 화학적 안전성 등과 같은 우수한 물성들을 보유하고 있다.
최근에는 그래핀 및 그래핀 이외의 이차원 물질을 전자 소자, 디스 플레이, 반도체, 리튬 이온 전지의 음극재, 전기이중층 캐패시터의 전극재, 환경 필터, 및 생체 재료 등의 분야에서 적용하려는 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 채널 층의 표면 상에서 높은 전하 이동성을 갖는 전자 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명의 또 다른 과제는 금속 섬유 층과 채널 층 경계에서 높은 전하 이동성을 갖는 전자 소자 및 그의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명에 따른 전자 소자는, 기판 상에 배치되고, 이차원 물질을 포함하는 채널 층; 상기 채널 층 상에 배치되는 금속 섬유 층; 및 상기 금속 섬유와 상기 채널 층 사이에 배치되고, 상기 금속 섬유 층과 상기 채널 층이 공유 결합되어 형성된 접합 층을 포함한다.
일 실시예에서, 상기 금속 섬유 층은 Mo, W, Ni, Pd, 및 Ti 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 상기 이차원 물질은 몰리다이설파이드(MoS2), 텅스텐다이설파이드(MoS2), 몰리다이셀레나이드(MoSe2), 텅스텐다이셀레나이드(MoSe2), 블랙포스퍼(Black Phosphor), 그래핀 (Graphene) 중 어느 하나를 포함할 수 있다.
일 실시예에서, 상기 금속 섬유 층을 덮는 도전 층을 더 포함할 수 있다.
일 실시예에서, 상기 채널 층과 상기 금속 섬유 층 사이에 배치된 게이트 절연 층을 더 포함할 수 있다.
일 실시예에서, 상기 금속 섬유 층은: 상기 게이트 절연 층 상에 배치된 게이트 층; 상기 게이트 절연 층의 일측에 이격 배치되는 소스 층; 및 상기 게이트 절연 층의 타측에 이격 배치되는 드레인 층을 포함할 수 있다.
일 실시예에서, 상기 금속 섬유 층은 상기 채널 층 상에 그리드 형상 또는 불규칙 형상으로 제공될 수 있다.
일 실시예에서, 상기 접합 층과 상기 금속 섬유 층은 서로 중첩될 수 있다.
본 발명에 따른 전자 소자의 제조 방법은, 기판 상에 이차원 물질을 포함하는 채널 층을 제공하는 것; 도전 층의 제1 면 상에 금속 섬유 층을 제공하는 것; 상기 채널 층 상에 상기 금속 섬유 층을 제공하는 것; 및 열처리 공정을 통해 상기 금속 섬유 층의 일부와 상기 채널 층의 일부가 공유 결합된 접합 층을 형성하는 것을 포함한다.
일 실시예에서, 상기 도전 층은 컬렉터 기판 상에 제공되고, 상기 제1 면 상에 상기 금속 섬유 층을 제공한 후, 상기 도전 층을 상기 컬렉터 기판으로부터 분리하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 금속 섬유 층을 제공하는 것은, 오믹 금속 물질을 포함하는 토출 용액을 상기 제1 면 상에 전기 방사(electro spinning)하는 것을 포함할 수 있다.
일 실시예에서, 상기 오믹 금속 물질은 Mo, W, Ni, Pd, 및 Ti 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 상기 이차원 물질은 몰리다이설파이드(MoS2), 텅스텐다이설파이드(MoS2), 몰리다이셀레나이드(MoSe2), 텅스텐다이셀레나이드(MoSe2), 블랙포스퍼(Black Phosphor), 그래핀 (Graphene) 중 어느 하나를 포함할 수 있다.
일 실시예에서, 상기 채널 층 상에 게이트 절연층을 제공하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 게이트 절연 층에 인접한 상기 도전 층과 상기 금속 섬유 층을 식각하는 것을 더 포함할 수 있다.
일 실시예에서, 상기 도전 층은 그래핀, 그라파이트, 및 탄소나노튜브 중 적어도 어느 하나를 포함할 수 있다.
일 실시예에서, 상기 금속 섬유 층은 상기 제1 면 상에 그리드 형상 또는 불규칙 형상으로 제공될 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 금속 섬유 층은 이차원 물질을 포함하는 채널 층의 표면 상에 제공될 수 있다. 이에 따라, 전하는 금속 섬유 층을 따라 채널 층의 표면 상에서 높은 이동성을 가질 수 있다. 또한, 금속 섬유 층은 채널 층의 표면에 오믹 접합될 수 있다. 이에 따라, 전하는 금속 섬유 층과 채널 층 경계에서 높은 이동성을 가질 수 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 전자 소자를 설명하기 위한 단면도이다.
도 2는 도 1의 A 부분을 확대한 확대도이다.
도 3은 도 1의 금속 섬유 층과 채널 층을 설명하기 위한 평면도이다.
도 4는 도 3의 B 부분을 확대한 확대도이다.
도 5A는 도 1의 금속 섬유 층과 채널 층 간의 에너지 밴드 갭을 설명하기 위한 도면이다.
도 5B는 도 1의 금속 섬유 층, 접합 층 및 채널 층 간의 에너지 밴드 갭을 설명하기 위한 도면이다.
도 6은 도 1의 금속 섬유 층 및 채널 층 간의 전하 이동을 설명하기 위한 단면도이다.
도 7은 도 1의 금속 섬유 층을 따라 이동하는 전하 이동을 설명하기 위한 평면도이다.
도 8은 본 발명의 실시예들에 따른 전자 소자를 설명하기 위한 평면도이다.
도 9A 내지 도 9E는 도 1의 전자 소자를 제조 과정을 설명하기 위한 도면들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도면을 참조하여, 본 발명의 개념 및 이에 따른 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 전자 소자를 설명하기 위한 단면도이다. 도 2는 도 1의 A 부분을 확대한 확대도이다.
도 1 및 도 2를 참조하면, 전자 소자(10)는 트랜지터일 수 있으나, 이에 한정되지 않는다. 전자 소자(10)는 대략 직육면체로 제공될 수 있으나, 이에 한정되지 않는다. 전자 소자(10)는 기판(100), 채널 층(200), 도전 시트(300), 및 접합 층(400)을 포함할 수 있다. 또한, 전자 소자(10)는 게이트 절연 층(500)을 더 포함할 수 있다.
기판(100)은 채널 층(200), 접합 층(400), 도전 시트(300), 및 게이트 절연 층(500)을 지지할 수 있다. 예를 들면, 채널 층(200), 접합 층(400), 도전 시트(300)는 순차적으로 기판(100) 상에 제공될 수 있다.
기판(100)은 서로 대향된 상면과 하면을 가질 수 있다. 이하, 상면은 제1 방향(D1)의 면을 의미하고, 하면은 제1 방향(D1)의 반대 방향의 면을 의미할 수 있다. 기판(100)의 상면은 평탄면일 수 있다. 또한, 기판(100)은 투명한 물질을 포함할 수 있다. 예를 들면, 기판(100)은 유리, 석영, 실리콘 산화물, 알루미늄 산화물 또는 폴리머 물질을 포함할 수 있다.
채널 층(200)은 기판(100)의 상면 상에 배치될 수 있다. 채널 층(200)은 서로 대향된 상면 및 하면들을 가질 수 있다. 실시예에 따르면, 채널 층(200)의 하면은 기판(100)의 상면과 접촉할 수 있다. 이와 달리, 다른 실시예에서, 채널 층(200)의 하면은 기판(100)의 상면과 이격될 수 있다. 채널 층(200)의 상면은 도전 시트(300) 및 게이트 절연 층(500)과 접촉할 수 있다. 채널 층(200)의 상면과 하면들은 평탄면일 수 있다.
채널 층(200)은 이차원 물질을 포함할 수 있다. 이차원 물질은 반데르발스 힘에 의해 결합된 복수의 층들을 포함할 수 있다. 또한, 이차원 물질은 한 층의 원소간 결합력이 복수의 층들 간의 결합력보다 큰 물질을 의미할 수 있다. 이에 따라, 이차원 물질의 복수의 층들은 기계적 박리에 의해 서로 쉽게 분리될 수 있다.
이차원 물질은 몰리다이설파이드(MoS2), 텅스텐다이설파이드(MoS2), 몰리다이셀레나이드(MoSe2), 텅스텐다이셀레나이드(MoSe2), 블랙포스퍼(Black Phosphor), 그래핀 (Graphene) 중 적어도 어느 하나를 포함할 수 있다. 실시예에 따르면, 이차원 물질은 그래핀(graphene)일 수 있으나, 이에 한정되지 않는다. 그래핀은 2차원 형상의 카본 나노 구조체를 제공할 수 있다. 그래핀은 전하 이동도가 약 15,000㎠/Vs로 크고, 열전도도가 클 수 있다. 또한, 그래핀은 광투과도가 클 수 있다. 이차원 물질을 포함한 채널 층(200)은 복수의 도메인들(D, domains)을 포함할 수 있다. 이에 대한 자세한 사항은 도 3 및 도 4에서 후술한다.
채널 층(200)은 두께가 얇을 수 있다. 예를 들면, 채널 층(200)은 약 10nm 이하의 두께를 가질 수 있다. 여기서, 두께는 채널 층(200)의 상면과 하면 간의 거리를 의미할 수 있다. 채널 층(200)의 상면이 댕글링 본드(dangling bond)를 가지기 않을 수 있다. 이에 따라, 채널 층(200)의 상면은 후술할 금속 섬유 층(310)과 공유 결합 등으로 결합되지 않을 수 있다. 이에 대한 자세한 사항은 후술한다.
도전 시트(300)는 채널 층(200)과 게이트 절연 층(500) 상에 제공될 수 있다. 도전 시트(300)는 금속 섬유 층(310)과 도전 층(350)을 포함할 수 있다.
금속 섬유 층(310)은 채널 층(200)의 상면 상에 배치될 수 있다. 금속 섬유 층(310)은 채널 층(200)의 이차원 물질과 오믹(ohmic) 접합이 될 수 있는 금속 물질을 포함할 수 있다. 실시예들에 따르면, 금속 물질은 Mo, W, Ni, Pd, 및 Ti 중 적어도 어느 하나를 포함할 수 있으나, 이에 한정되지 않는다.
금속 섬유 층(310)은 채널 층(200)의 상면 상에 다양한 패턴으로 제공될 수 있다. 예를 들면, 금속 섬유 층(310)은 채널 층(200)의 상면 상에 그리드 패턴 또는 불규칙 패턴으로 제공될 수 있다.
금속 섬유 층(310)은 제1 내지 제3 금속 섬유 영역들(311~313)을 포함할 수 있다. 제1 금속 섬유 영역(311)은 채널 층(200)의 상면과 접촉할 수 있다. 제1 금속 섬유 영역(311)은 열처리 공정을 통해 채널 층(200)과 공유 결합되는 영역일 수 있다. 제2 금속 섬유 영역(312)은 제1 금속 섬유 영역(311)과 이격될 수 있다. 제2 금속 섬유 영역(312)은 도전 층(350)과 접촉할 수 있다. 제2 금속 섬유 영역(312)은 열처리 공정을 통해 도전 층(350)과 공유 결합되는 영역일 수 있다. 제3 금속 섬유 영역(313)은 제1 및 제2 금속 섬유 영역들(311, 312) 사이에 배치될 수 있다.
실시예들에 따르면, 금속 섬유 층(310)은 게이트 전극, 소스 전극 및 드레인 전극을 형성할 수 있다. 게이트 전극은 게이트 절연 층(500) 상에 배치된 금속 섬유 층(310b, 이하, 게이트 층)일 수 있다. 소스 전극은 게이트 절연 층(500)의 일측과 인접한 금속 섬유 층(310a, 이하, 소스 층)일 수 있다. 드레인 전극은 게이트 절연 층(500)의 타측과 인접한 금속 섬유 층(310c, 이하, 드레인 층)일 수 있다. 드레인 층(310c)은 게이트 층(310b)의 제2 방향(D2)에 배치될 수 있다. 또한, 게이트 층(310b)은 소스 층(310a)의 제2 방향(D2)에 배치될 수 있다. 소스 층(310a)과 드레인 층(310c)은 서로 이격되고, 게이트 절연 층(500)을 기준으로 서로 대칭될 수 있다.
또한, 채널 층(200)은 소스 층(310a)과 중첩된 영역에 소스 영역을 형성할 수 있다. 채널 층(200)은 드레인 층(310c)과 중첩된 영역에 드레인 영역을 형성할 수 있다. 채널 층(200)은 소스 영역과 드레인 영역 사이에 전하가 이동하는 채널 영역을 형성할 수 있다.
금속 섬유 층(310)는 얇은 두께를 가질 수 있다. 이에 따라, 금속 섬유 층(310)은 가시광선에 대해 90% 이상의 높은 투과율을 가질 수 있다. 여기서, 금속 섬유 층(310)의 두께는 금속 섬유 층(310)의 상면과 하면과의 이격 거리를 의미할 수 있다. 또한, 금속 섬유 층(310)은 일정한 선폭을 가질 수 있다. 예를 들면, 금속 섬유 층(310)는 대략 50nm 내지 대략 500nm의 선폭을 가질 수 있다.
도전 층(350)은 서로 대향된 제1 면(351)과 제2 면(352)을 가질 수 있다. 도전 층(350)은 금속 섬유 층(310)을 덮을 수 있다. 또한, 금속 섬유 층(310)은 도전 층(350)의 제1 면(351)상에 제공될 수 있다. 이에 따라, 금속 섬유 층(310)은 도전 층(350)의 제1 면(351)과 채널 층(200)의 상면 사이에 배치될 수 있다.
실시예들에 따르면, 도전 층(350)은 소프트 트랜스퍼 프린팅법, PDMS(polydimethylsiloxane) 전사법, PMMA 전사법, 열방출 테이프전사법, 롤 전사법 등을 통해 금속 섬유 층(310) 상에 제공될 수 있으나, 이에 한정되지 않는다. 도전 층(350)은 금속 섬유 층(310)이 산화되는 것을 방지될 수 있다. 도전 층(350)은 대략 직사각형으로 제공될 수 있으나. 이에 한정되지 않는다.
도전 층(350)은 투명한 재질로 이루어질 수 있다. 또한, 도전 층(350)은 이차원 물질을 포함할 수 있다. 도전 층(350)의 이차원 물질은 채널 층(200)의 이차원 물질과 동일 할 수 있다. 예를 들면, 도전 층(350)의 이차원 물질은 그래핀, 그라파이트, 및 탄소나노튜브 중 적어도 어느 하나를 포함할 수 있다. 이와 달리, 다른 실시예에서, 도전 층(350)은 채널 층(200)과 상이한 이차원 물질을 포함할 수 있다.
도전 층(350)과 금속 섬유 층(310)은 접합 층(400)과 게이트 절연 층(500) 상에 제공되고, 접합 층(400)과 게이트 절연 층(500) 사이에는 제공되지 않을 수 있다.
접합 층(400)은 금속 섬유 층(310)과 채널 층(200) 사이에 배치될 수 있다. 접합 층(400)은 열처리 공정을 통해 금속 섬유 층(310)과 채널 층(200)이 공유 결합된 영역일 수 있다. 즉, 접합 층(400)은 오믹 금속 물질과 이차원 물질이 공유 결합된 영역일 수 있다. 접합 층(400)은 금속 섬유 층(310)과 상하 방향으로 중첩될 수 있다. 상기 열처리 공정은 대략 850℃에서 진행될 수 있다.
접합 층(400)은 금속 섬유 층(310)과 채널 층(200) 간의 반데르발스 갭에 의한 쇼트키 장벽을 제거 또는 낮출 수 있다. 즉, 접합 층(400)은 오믹 접합 또는 쇼트키 장벽을 낮출 수 있는 층을 의미할 수 있다. 접합 층(400)에 대한 자세한 사항은 후술한다.
게이트 절연 층(500)은 채널 층(200)과 금속 섬유 층(310) 사이에 배치될 수 있다. 실시예들에 따르면, 게이트 절연 층(500)은 채널 층(200)의 중간 영역에 배치될 수 있으나, 이에 한정되지 않는다. 게이트 절연 층(500)은 전술한 게이트 층(310b)과 채널 층(200) 사이를 절연시킬 수 있다. 게이트 절연 층(500)은 산화 물질을 포함할 수 있다. 예를 들면, 게이트 절연 층(500)은 Al₂O₃를 포함할 수 있다.
도 3은 도 1의 금속 섬유 층과 채널 층을 설명하기 위한 평면도이다. 도 4는 도 3의 B 부분을 확대한 확대도이다. 도 3은 도 1의 전자 소자에서 게이트 절연 층과 도전 층을 생략한 도면이다.
도 3 및 도 4를 참조하면, 채널 층(200)은 다결정 이차원 물질을 포함할 수 있다. 예를 들면, 채널 층(200)은 다결정의 몰리다이설파이드(MoS2), 텅스텐다이설파이드(MoS2), 몰리다이셀레나이드(MoSe2), 텅스텐다이셀레나이드(MoSe2), 블랙포스퍼(Black Phosphor), 그래핀 (Graphene) 중 어느 하나일 수 있다. 채널 층(200)은 복수의 도메인들(D)을 포함하며, 각 도메인(D)은 실질적으로 동일한 결정 방향을 갖는 영역일 수 있다. 채널 층(200)은 복수의 도메인들(D) 사이에 도메인 계면(DB)을 포함할 수 있다. 도메인 계면(DB)은 서로 결정 방향이 다른 복수의 도메인들(D) 사이의 계면일 수 있다. 도메인 계면(DB)은 결정 결함의 일종으로 작용하여, 채널 층(200)의 표면 저항을 증가시킬 수 있다.
금속 섬유 층(310)은 외부 전원과 연결되어, 전원을 공급받을 수 있다. 이에 따라, 금속 섬유 층(310)을 따라 전하가 이동할 수 있다. 또한, 금속 섬유 층(310)은 서로 인접한 결정들(D) 사이를 가로지를 수 있다. 이에 따라, 전하는 금속 섬유 층(310)에 의해 채널 층(200)의 표면을 따라 원활하게 이동할 수 있다.
도 5A는 도 1의 금속 섬유 층과 채널 층 간의 에너지 밴드 갭을 설명하기 위한 도면이다. 도 5B는 도 1의 금속 섬유 층, 접합 층 및 채널 층 간의 에너지 밴드 갭을 설명하기 위한 도면이다. 도 5A는 접합 층(400)이 없는 전자 소자(10)의 에너지 밴드 갭을 설명하기 위한 도면이고, 도 5B는 접합 층(400)이 있는 전자 소자(10)의 에너지 밴드 갭을 설명하기 위한 도면이다.
도 5A 및 도 5B에서, Ef는 전하가 존재할 확률이 50%인 지점을 나타내는 에너지 준위이고, Ev는 전하가 공유 결합에 의해 움직일 수 없는 에너지 준위이며, Ec는 전하가 공유 결합을 벗어나 움직일 수 있는 에너지 준위를 의미할 수 있다.
도 5A를 참조하면, 채널 층(200)과 금속 섬유 층(310) 경계에 접합 층(400)이 없을 때, 채널 층(200)과 금속 섬유 층(310) 사이에 반데르 발스 갭이 형성될 수 있다. 즉, 반데르 발스 갭은 금속 섬유 층(310)과 채널 층(200)의 경계에서, 큰 쇼트키 장벽(SB1)을 형성할 수 있다. 쇼트키 장벽(SB1)은 금속 섬유 층(310)과 채널 층(200) 경계에서, 높은 접촉 저항을 형성할 수 있다. 이에 따라, 쇼트키 장벽(SB1)은 금속 섬유 층(310)의 전하가 채널 층(200)으로 이동하는 것을 방해할 수 있다.
도 5B를 참조하면, 접합 층(400)은 채널 층(200)과 금속 섬유 층(310) 경계의 반데르 발스 갭을 감소시킬 수 있다. 이에 따라, 쇼트키 장벽(SB2)은 접합 층(400)이 없는 경우 보다 작아질 수 있다. 이와 달리, 다른 실시예에서, 접합 층(400)은 채널 층(200)과 금속 섬유 층(310) 경계의 반데르 발스 갭이 제거할 수 있다. 이에 따라, 쇼트키 장벽(SB2)은 제거될 수 있다.
다시 말하면, 접합 층(400)이 있는 전자 소자(10)는 채널 층(200)과 금속 섬유 층(310) 경계에서, 접합 층(400)이 없는 전자 소자보다 낮은 접촉 저항을 가질 수 있다. 이에 따라, 금속 섬유 층(310)의 전하가 채널 층(200)으로 원활하게 이동할 수 있다.
도 6은 도 1의 금속 섬유 층 및 채널 층 간의 전하 이동을 설명하기 위한 단면도이다. 도 7은 도 1의 금속 섬유 층을 따라 이동하는 전하 이동을 설명하기 위한 평면도이다.
도 1 및 도 6을 참조하면, 전하(CF1)는 접합 층(400)에 의해 금속 섬유 층(310)으로부터 채널 층(200)을 향해 용이하게 이동할 수 있다. 즉, 금속 섬유 층(310)에서 채널 층(200)으로 흐르는 전류는 접합 층(400)에 의해 증가될 수 있다.
실시예에 따르면, 소스 층(310a)의 전하(CF1)는 접합 층(400)에 의해 채널 층(200)의 소스 영역으로 이동할 수 있다. 소스 영역의 전하(CF1)는 채널 층(200)의 채널 영역을 통해 채널 층(200)의 드레인 영역으로 이동할 수 있다. 드레인 영역의 전하(CF1)는 접합 층(400)을 통해 드레인 층으로 이동할 수 있다.
도 3, 및 도 7을 참조하면, 전하(CF2)는 채널 층(200)의 상면 상에서 금속 섬유 층(310)을 따라 이동할 수 있다. 이에 따라, 전하의 이동은 도메인 계면(DB)에 의해 방해되지 않을 수 있다.
도 8는 본 발명의 일 실시예에 따른 전자 소자를 설명하기 위한 평면도이다. 도 8에 도시된 전자 소자는 도 1 및 도 2를 참조하여 설명한 전자 소자와 유사하다. 그러므로, 실질적으로 동일한 구성에 대한 상세한 설명은 생략하거나 간략히 설명하고, 상이한 구성을 중심으로 설명한다.
도 8을 참조하면, 전자 소자(11)는 기판(100), 채널 층(200), 도전 시트(300, 도 1 참조) 및 접합 층(400, 도 1 참조)을 포함할 수 있다. 금속 섬유 층(310)은 채널 층(200)의 상면에 그리드 패턴으로 제공될 수 있다. 또한, 금속 섬유 층(310)은 게이트 절연 층(500) 상에 그리드 패턴으로 제공될 수 있다.
도 9A 내지 도 9E는 도 1의 전자 소자를 제조 과정을 설명하기 위한 도면들이다.
도 1 및 도 9A를 참조하면, 금속 섬유 층(310)은 전기 방사 장치(20)에 의해 도전 층(350)의 제1 면(351) 상에 제공될 수 있다. 실시예에 따르면, 도전 층(350)은 컬렉터 기판(CS) 상에 제공될 수 있다. 이때, 도전 층(350)의 제2 면(352, 도 1 참조)은 컬렉터 기판(CS)의 상면과 접촉할 수 있다.
컬렉터 기판(CS)은 전기 방사 장치(20)의 아래에 배치될 수 있다. 실시예들에 따르면, 컬렉터 기판(CS)은 도전성 물질을 포함할 수 있다. 예를 들면, 컬렉터 기판(CS)은 금속 물질을 포함할 수 있다.
컬렉터 기판(CS)은 접지될 수 있다. 실시예에 따르면, 컬렉터 기판(CS)의 접지 전압은 대략 0V일 수 있다. 이와 달리, 다른 실시예들에서 컬렉터 기판(CS)의 접지 전압은 캐필러리 노즐(21)에 인가된 전압과 반대 전압을 가질 수 있다. 예를 들면, 캐필러리 노즐(21)에 양의 전압이 인가될 때, 컬렉터 기판(CS)의 접지 전압은 음의 전압일 수 있다.
전기 방사 장치(20)는 도전 층(350)의 제1 면 상에 배치될 수 있다. 전기 방사 장치(20)는 도전 층(350)의 제1 면 상에 오믹 금속 물질을 포함하는 용액(SS, 이하, 토출 용액)을 토출할 수 있다. 실시예에 따르면, 전기 방사 장치(20)는 캐필러리 노즐(21), 시린지 펌프(22)(syringe pump) 및, 전원 공급 유닛(23)을 포함할 수 있다. 실시예에 따르면, 토출 용액(SS)은 오믹 금속 물질, 및 고분자 물질을 포함할 수 있다.
캐필러리 노즐(21)은 하단에 토출 홀을 가질 수 있다. 캐필러리 노즐(21)은 내부에 토출 용액(SS)을 수용할 수 있다. 캐필러리 노즐(21)은 도전 층(350)의 제1 면(351)과 이격 배치될 수 있다. 시린지 펌프(22)는 캐필러리 노즐(21)로 토출 용액(SS)을 공급할 수 있다.
전원 공급 유닛(23)은 캐필러리 노즐(21)에 전압을 인가할 수 있다. 상기 전압은 용액의 종류, 토출 양 등에 따라 변화될 수 있다. 예를 들면, 전원 공급 유닛(23)은 대략 1000V 내지 대략 30000V의 범위 내의 전압을 인가될 수 있다. 전원 공급 유닛(23)은 직류 전압 또는 교류 전압을 인가할 수 있다. 캐필러니 노즐 내의 토출 용액(SS)은 캐필러리 노즐(21)에 전압이 인가될 때, 하전될 수 있다. 또한, 캐필러리 노즐(21)과 컬렉터 기판(CS) 사이에 전압차가 발생할 수 있다. 즉, 캐필러리 노즐(21)과 컬렉터 기판(CS) 사이에 전기장이 형성될 수 있다.
실시예에 따르면, 전기장은 대략 50000V/m 내지 150000V/m 범위를 가질 수 있다. 전기장은 토출 용액(SS)에 전기력을 제공할 수 있다. 전기력은 컬렉터 기판(CS)의 방향으로 작용할 수 있다. 이에 따라, 하전된 토출 용액(SS)은 캐필러리 노즐(21)의 하단에 원뿔(cone)형의 메니스커스를 형성할 수 있다. 하전된 토출 용액(SS)은 메니스커스의 하단으로부터 선 형태로 토출될 수 있다. 선 형태의 토출 용액(SS)은 캐필러리 노즐(21)의 토출 홀의 직경보다 매우 작은 직경을 가질 수 있다. 예를 들면, 선 형태의 토출 용액(SS)은 수십 nm의 직경을 가질 수 있다. 선 형태의 토출 용액(SS)은 도전 층(350)의 제1 면(351) 상에 제공될 수 있다. 제1 면(351) 상에 제공된 토출 용액(SS)은 금속 섬유 층(310)을 형성할 수 있다. 이에 따라, 전술한 도전 시트(300)가 형성될 수 있다.
제1 열처리 공정을 통해 금속 섬유 층(310) 내의 고분자 물질을 제거할 수 있다. 제1 열처리 공정은 대략 500℃ 내지 대략 700℃의 범위에서 진행될 수 있다.
제2 열처리 공정을 통해 금속 섬유 층(310) 내의 산소(O₂)를 제거할 수 있다. 제2 열처리 공정은 대략 200℃ 내지 대략 400℃의 범위에서 진행될 수 있다. 또한, 금속 섬유 층(310)은 제2 열처리 공정 중 수소(H₂(g))를 공급받을 수 있다. 수소(H₂(g))는 금속 섬유 층(310)의 산소(O₂)와 반응하여 H₂O를 생성할 수 있다. 이에 따라, 금속 섬유 층(310) 내의 산소(O₂)는 제거될 수 있다.
금속 섬유 층(310)은 제1 및 제2 열처리 공정들을 통해 오믹 금속 물질만 남을 수 있다. 또한, 금속 섬유 층(310)은 도전 층(350)과 공유 결합될 수 있다. 즉, 금속 섬유 층(310)은 도전 층(350)의 제1 면에 오믹 접합될 수 있다.
도 9B를 참조하면, 도전 시트(300)와 컬렉터 기판(CS)을 에칭 용액에 넣을 수 있다. 이에 따라, 도전 시트(300)는 컬렉터 기판(CS)으로부터 분리될 수 있다.
도 1 및 도 9C를 참조하면, 기판(100) 상에 채널 층(200)과 게이트 절연 층(500)이 순차적으로 적층될 수 있다. 도전 층(350)은 제1 및 제2 면들의 위치가 바뀌도록 상하 반전될 수 있다. 이에 따라, 금속 섬유 층(310)은 채널 층(200)과 마주보게 배치될 수 있다. 즉, 도전 시트(300)는 금속 섬유 층(310)이 채널 층(200)을 향하도록 뒤집힐 수 있다.
도 9D를 참조하면, 도전 시트(300)를 채널 층(200)의 상면 상에 제공할 수 있다. 상세하게, 금속 섬유 층이 채널 층(200)의 상면에 접촉될 수 있다.
도 1 및 도 9E를 참조하면, 도전 시트(300)는 게이트 절연 층(500)의 경계과 인접한 영역이 식각될 수 있다. 도전 시트(300)는 건식 또는 습식 식각 방법으로 식각될 수 있다. 이에 따라, 도전 시트(300)는 게이트 절연 층(500)의 일측에 배치된 제1 시트 영역(301), 게이트 절연 층(500) 상에 배치된 제2 시트 영역(302 및 게이트 절연 층(500)의 타측에 배치된 제3 시트 영역(303)을 포함할 수 있다.
제1 시트 영역(301)의 금속 섬유 층(310a)은 소스 전극의 기능을 할 수 있다. 제2 시트 영역(302)의 금속 섬유 층(310b)은 게이트 전극의 기능을 할 수 있다. 제3 시트 영역(303)의 금속 섬유 층(310c)은 드레인 전극의 기능을 할 수 있다.
실시예들에 따르면, 도전 시트(300)가 식각된 후, 열처리 공정을 통해 금속 섬유 층(310)의 일부와, 채널 층(200)의 일부를 공유 결합시킬 수 있다. 이에 따라, 금속 섬유 층(310)과 채널 층(200) 사이에 접합 층이 제공될 수 있다. 이와 달리, 다른 실시예에서, 열처리 공정은 도전 시트(300)가 식각되기 전에 진행될 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 특허청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어서는 안될 것이다.
10, 11: 전자 소자 100: 기판
200: 채널 층 300: 도전 시트
310: 금속 섬유 층 350: 도전 층
400: 접합 층 500: 게이트 절연 층
CS: 컬렉터 기판 D: 도메인
DB: 도메인 계면 DD: 토출 용액

Claims (17)

  1. 기판 상에 이차원 물질을 포함하는 채널 층을 제공하는 것;
    도전 층의 제1 면 상에 금속 섬유 층을 제공하는 것;
    상기 채널 층 상에 상기 금속 섬유 층을 제공하는 것; 및
    열처리 공정을 통해 상기 금속 섬유 층의 일부와 상기 채널 층의 일부가 공유 결합된 접합 층을 형성하는 것을 포함하는 전자 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 금속 섬유 층을 제공하는 것은, 오믹 금속 물질을 포함하는 토출 용액을 상기 제1 면 상에 전기 방사(electro spinning)하는 것을 포함하는 전자 소자의 제조 방법.
  3. 제2항에 있어서,
    상기 오믹 금속 물질은 Mo, W, Ni, Pd, 및 Ti 중 적어도 어느 하나를 포함하는 전자 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 금속 섬유 층은 상기 제1 면 상에 그리드 형상 또는 불규칙 형상으로 제공되는 전자 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 이차원 물질은 몰리다이설파이드(MoS2), 텅스텐다이설파이드(MoS2), 몰리다이셀레나이드(MoSe2), 텅스텐다이셀레나이드(MoSe2), 블랙포스퍼(Black Phosphor), 그래핀 (Graphene) 중 어느 하나를 포함하는 전자 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 채널 층 상에 게이트 절연층을 제공하는 것을 더 포함하는 전자 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 게이트 절연 층의 경계와 인접한 상기 도전 층과 상기 금속 섬유 층을 식각하는 것을 더 포함하는 전자 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 도전 층은 그래핀, 그라파이트, 및 탄소나노튜브 중 적어도 어느 하나를 포함하는 전자 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 도전 층은 컬렉터 기판 상에 제공되고,
    상기 제1 면 상에 상기 금속 섬유 층을 제공한 후, 상기 도전 층을 상기 컬렉터 기판으로부터 분리하는 것을 더 포함하는 전자 소자의 제조 방법.
  10. 기판 상에 배치되고, 이차원 물질을 포함하는 채널 층;
    상기 채널 층 상에 배치되는 금속 섬유 층; 및
    상기 금속 섬유와 상기 채널 층 사이에 배치되고, 상기 금속 섬유 층과 상기 채널 층이 공유 결합되어 형성된 접합 층을 포함하는 전자 소자.
  11. 제10항에 있어서,
    상기 금속 섬유 층은 Mo, W, Ni, Pd, 및 Ti 중 적어도 어느 하나를 포함하는 전자 소자.
  12. 제10항에 있어서,
    상기 이차원 물질은 몰리다이설파이드(MoS2), 텅스텐다이설파이드(MoS2), 몰리다이셀레나이드(MoSe2), 텅스텐다이셀레나이드(MoSe2), 블랙포스퍼(Black Phosphor), 그래핀 (Graphene) 중 어느 하나를 포함하는 전자 소자.
  13. 제10항에 있어서,
    상기 금속 섬유 층을 덮는 도전 층을 더 포함하는 전자 소자.
  14. 제10항에 있어서,
    상기 채널 층과 상기 금속 섬유 층 사이에 배치된 게이트 절연 층을 더 포함하는 전자 소자.
  15. 제14항에 있어서,
    상기 금속 섬유 층은:
    상기 게이트 절연 층 상에 배치된 게이트 층;
    상기 게이트 절연 층의 일측에 이격 배치되는 소스 층; 및
    상기 게이트 절연 층의 타측에 이격 배치되는 드레인 층을 포함하는 전자 소자.
  16. 제10항에 있어서,
    상기 금속 섬유 층은 상기 채널 층 상에 그리드 형상 또는 불규칙 형상으로 제공되는 전자 소자.
  17. 제10항에 있어서,
    상기 접합 층과 상기 금속 섬유 층은 서로 중첩되는 전자 소자.
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