KR20190075704A - 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법 - Google Patents
수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법 Download PDFInfo
- Publication number
- KR20190075704A KR20190075704A KR1020170177512A KR20170177512A KR20190075704A KR 20190075704 A KR20190075704 A KR 20190075704A KR 1020170177512 A KR1020170177512 A KR 1020170177512A KR 20170177512 A KR20170177512 A KR 20170177512A KR 20190075704 A KR20190075704 A KR 20190075704A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- electrode
- rgo
- schottky barrier
- disposed
- Prior art date
Links
- 230000004888 barrier function Effects 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 57
- 239000004065 semiconductor Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910021389 graphene Inorganic materials 0.000 claims abstract description 11
- 239000003989 dielectric material Substances 0.000 claims description 14
- 238000005507 spraying Methods 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 5
- 238000002207 thermal evaporation Methods 0.000 claims description 5
- 239000000463 material Substances 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 238000000089 atomic force micrograph Methods 0.000 description 6
- 229920001665 Poly-4-vinylphenol Polymers 0.000 description 4
- 238000004654 kelvin probe force microscopy Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 4
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- 229920000642 polymer Polymers 0.000 description 4
- YFGMQDNQVFJKTR-UHFFFAOYSA-N ptcdi-c8 Chemical compound C=12C3=CC=C(C(N(CCCCCCCC)C4=O)=O)C2=C4C=CC=1C1=CC=C2C(=O)N(CCCCCCCC)C(=O)C4=CC=C3C1=C42 YFGMQDNQVFJKTR-UHFFFAOYSA-N 0.000 description 4
- 229920000144 PEDOT:PSS Polymers 0.000 description 3
- 239000004372 Polyvinyl alcohol Substances 0.000 description 3
- -1 SiO 2 Chemical class 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 229920000767 polyaniline Polymers 0.000 description 3
- 229920002451 polyvinyl alcohol Polymers 0.000 description 3
- 229910052709 silver Inorganic materials 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000014509 gene expression Effects 0.000 description 2
- 229920003229 poly(methyl methacrylate) Polymers 0.000 description 2
- 239000004926 polymethyl methacrylate Substances 0.000 description 2
- 229920000128 polypyrrole Polymers 0.000 description 2
- SSLVPYVFJJMPPZ-UHFFFAOYSA-N 2,5,19,21-tetrazahexacyclo[12.11.0.03,12.04,9.017,25.018,22]pentacosa-1,3(12),4(9),5,7,10,14,16,18,20,22,24-dodecaene Chemical compound N1=CN=C2C1=CC=C1C2=CC=C2CC=3C=CC=4C=CC=NC=4C=3N=C21 SSLVPYVFJJMPPZ-UHFFFAOYSA-N 0.000 description 1
- PONZBUKBFVIXOD-UHFFFAOYSA-N 9,10-dicarbamoylperylene-3,4-dicarboxylic acid Chemical compound C=12C3=CC=C(C(O)=O)C2=C(C(O)=O)C=CC=1C1=CC=C(C(O)=N)C2=C1C3=CC=C2C(=N)O PONZBUKBFVIXOD-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 102100033215 DNA nucleotidylexotransferase Human genes 0.000 description 1
- 229910004140 HfO Inorganic materials 0.000 description 1
- 101000800646 Homo sapiens DNA nucleotidylexotransferase Proteins 0.000 description 1
- 229920000109 alkoxy-substituted poly(p-phenylene vinylene) Polymers 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- CZWHMRTTWFJMBC-UHFFFAOYSA-N dinaphtho[2,3-b:2',3'-f]thieno[3,2-b]thiophene Chemical compound C1=CC=C2C=C(SC=3C4=CC5=CC=CC=C5C=C4SC=33)C3=CC2=C1 CZWHMRTTWFJMBC-UHFFFAOYSA-N 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000002608 ionic liquid Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 1
- CLYVDMAATCIVBF-UHFFFAOYSA-N pigment red 224 Chemical compound C=12C3=CC=C(C(OC4=O)=O)C2=C4C=CC=1C1=CC=C2C(=O)OC(=O)C4=CC=C3C1=C42 CLYVDMAATCIVBF-UHFFFAOYSA-N 0.000 description 1
- 229920000301 poly(3-hexylthiophene-2,5-diyl) polymer Polymers 0.000 description 1
- 239000005518 polymer electrolyte Substances 0.000 description 1
- YYMBJDOZVAITBP-UHFFFAOYSA-N rubrene Chemical compound C1=CC=CC=C1C(C1=C(C=2C=CC=CC=2)C2=CC=CC=C2C(C=2C=CC=CC=2)=C11)=C(C=CC=C2)C2=C1C1=CC=CC=C1 YYMBJDOZVAITBP-UHFFFAOYSA-N 0.000 description 1
- 238000010129 solution processing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/095—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being Schottky barrier gate field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66643—Lateral single gate silicon transistors with source or drain regions formed by a Schottky barrier or a conductor-insulator-semiconductor structure
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명은 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법에 관한 것으로서, 특히 용액 공정을 이용해 rGO(reduced Graphene Oxide)를 이용해 유기물 반도체와 rGO 간의 이종 접합 구조를 이용한 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법에 관한 것이다.
본 발명에 따르면, 저가의 용액 공정을 이용하여 트랜지스터 제작 비용을 줄이고, 소재 활용의 폭 또한 넓힐 수 있을 것으로 기대된다. 또한, 용액 공정을 이용하기 때문에 제작 공정의 대면적화도 가능할 것으로 기대된다.
본 발명에 따르면, 저가의 용액 공정을 이용하여 트랜지스터 제작 비용을 줄이고, 소재 활용의 폭 또한 넓힐 수 있을 것으로 기대된다. 또한, 용액 공정을 이용하기 때문에 제작 공정의 대면적화도 가능할 것으로 기대된다.
Description
본 발명은 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법에 관한 것으로서, 특히 용액 공정을 이용해 rGO(reduced Graphene Oxide)를 이용해 유기물 반도체와 rGO 간의 이종 접합 구조를 이용한 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법에 관한 것이다.
그래핀 전자 소자가 가지는 낮은 전류 점멸비를 개선하기 위한 그래핀/반도체의 이종접합을 이용한 쇼트키 장벽 트랜지스터의 연구가 많이 진행되었다. 수직형 구조의 쇼트키 장벽 트랜지스터는 높은 기계적 강도를 가지며 고성능의 트랜지스터 특성을 보인다는 장점이 있다. 하지만 그래핀을 이용하기 위해서는 복잡한 성장 및 전사 공정이 요구되며, 이에 따라 유기 물질과의 비적합성, 높은 공정 비용 등 많은 공정적 한계를 갖게 된다.
본 발명은, 공정 비용이 저렴하고 용액 공정이 가능한 전극 소재를 이용하여 종래기술이 가지고 있던 그래핀 기반 소자의 단점을 개선하면서도 고성능의 수직형 쇼트키 장벽 트랜지스터? 구현하기 위함이다.
본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터는, 제 1 전극; 및 상기 제 1 전극 상에 배치된 유전체층으로 이루어진 기판층; 상기 기판층의 상기 유전체층 상의 일부 영역에 배치된 제 2 전극; 상기 제 2 전극 및 상기 유전체층을 일부 또는 전부 덮도록 배치된 rGO(reduced Graphen Oxide)층; 상기 rGO층 상에 배치되며 상기 제 2 전극이 배치된 영역과 상이한 영역에 배치된 유기 반도체층; 및 상기 유기 반도체층 상에 배치된 제 3 전극을 포함하고, 상기 rGO층 및 상기 유기 반도체층 간에 수직형 이종 접합 쇼트키 장벽(vertical hetero-junction Schottky barrier)이 형성되며, 상기 제 1 전극에 인가하는 전압을 조절하여 상기 rGO층의 일함수 조절이 가능하고, 이에 의해 상기 rGO층과 상기 PN 반도체층 간의 쇼트키 장벽의 높이의 조절이 가능하다.
상기 유전체층의 유전체로 고유전 물질을 이용하고, 이에 의해 상기 트랜지스터의 구동 전압을 낮출 수 있다.
상기 rGO층은 용액 공정에 의해 증착된 것이고, 상기 용액 공정은 스프레이 코팅(spray coating)에 의해 수행된다.
본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터의 제조 방법은, 제 1 전극; 및 상기 제 1 전극 상에 유전체층이 배치된 기판층을 준비하는 단계; 상기 기판층의 유전체층 상의 일부 영역에 제 2 전극을 배치하는 단계; 상기 제 2 전극 및 상기 유전체층을 일부 또는 전부 덮도록 rGO층을 배치하는 단계; 상기 rGO층 상에 배치되며 상기 제 2 전극이 배치된 영역과 상이한 영역에 유기 반도체층을 배치하는 단계; 및 상기 유기 반도체층 상에 제 3 전극을 배치하는 단계를 포함하고, 상기 rGO층 및 상기 유기 반도체층 간에 수직형 이종 접합 쇼트키 장벽이 형성되며, 상기 제 1 전극에 인가하는 전압을 조절하여 상기 rGO층의 일함수 조절이 가능하고, 이에 의해 상기 rGO층과 상기 PN 반도체층 간의 쇼트키 장벽의 높이의 조절이 가능하다.
상기 유전체층의 유전체로 고유전 물질을 이용하고, 이에 의해 상기 수직형 쇼트키 장벽 트랜지스터의 구동 전압을 낮출 수 있다.
상기 수직형 유기 반도체층을 배치하는 단계는 유기 분자선 증착법(organic molecular beam deposition)을 이용하여 형성된다. 상기 제 3 전극을 배치하는 단계는 열 증착 방법에 의해 이루어진다.
상기 rGO층은 용액 공정에 의해 증착된 것이고, 상기 용액 공정은 스프레이 코팅에 의해 수행된다.
본 발명에 따르면, 저가의 용액 공정을 이용하여 트랜지스터 제작 비용을 줄이고, 소재 활용의 폭 또한 넓힐 수 있을 것으로 기대된다. 또한, 용액 공정을 이용하기 때문에 제작 공정의 대면적화도 가능할 것으로 기대된다.
도 1은 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터의 단면도를 도시한다.
도 2는 본 발명의 일 실시에에 따른 수직형 쇼트키 장벽 트랜지스터의 모식도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터를 제작하는 방법의 순서도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터를 제작하는 방법의 모식도를 도시한다.
도 5는 본 발명의 일 실시예에 따라 제작된 rGO층의 AFM 이미지 및 PTCDI-C8의 AFM 이미지를 도시한다.
도 6은 본 발명의 일 실시예에 따라 제작된 트랜지스터에서 게이트 전압에 의해 rGO의 일함수가 변하는지를 확인하는 KPFM 자료이다.
도 7은 본 발명의 일 실시예에 따른 rGO 기반 수직형 쇼트키 장벽 유기 트랜지스터의 전기적 특성을 나타내는 그래프이다.
다양한 실시예들이 이제 도면을 참조하여 설명되며, 전체 도면에서 걸쳐 유사한 도면번호는 유사한 엘리먼트를 나타내기 위해서 사용된다. 설명을 위해 본 명세서에서, 다양한 설명들이 본 발명의 이해를 제공하기 위해서 제시된다. 그러나 이러한 실시예들은 이러한 특정 설명 없이도 실행될 수 있음이 명백하다. 다른 예들에서, 공지된 구조 및 장치들은 실시예들의 설명을 용이하게 하기 위해서 블록 다이아그램 형태로 제시된다.
도 2는 본 발명의 일 실시에에 따른 수직형 쇼트키 장벽 트랜지스터의 모식도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터를 제작하는 방법의 순서도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터를 제작하는 방법의 모식도를 도시한다.
도 5는 본 발명의 일 실시예에 따라 제작된 rGO층의 AFM 이미지 및 PTCDI-C8의 AFM 이미지를 도시한다.
도 6은 본 발명의 일 실시예에 따라 제작된 트랜지스터에서 게이트 전압에 의해 rGO의 일함수가 변하는지를 확인하는 KPFM 자료이다.
도 7은 본 발명의 일 실시예에 따른 rGO 기반 수직형 쇼트키 장벽 유기 트랜지스터의 전기적 특성을 나타내는 그래프이다.
다양한 실시예들이 이제 도면을 참조하여 설명되며, 전체 도면에서 걸쳐 유사한 도면번호는 유사한 엘리먼트를 나타내기 위해서 사용된다. 설명을 위해 본 명세서에서, 다양한 설명들이 본 발명의 이해를 제공하기 위해서 제시된다. 그러나 이러한 실시예들은 이러한 특정 설명 없이도 실행될 수 있음이 명백하다. 다른 예들에서, 공지된 구조 및 장치들은 실시예들의 설명을 용이하게 하기 위해서 블록 다이아그램 형태로 제시된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명은 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법에 관한 것으로서, 특히 용액 공정을 이용해 rGO를 이용해 유기물 반도체와 rGO 간의 이종 접합 구조를 이용한 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법에 관한 것이다.
본 발명에서는 게이트 전압(제 1 전극에 인가되는 전압)에 의해 일함수를 조절할 수 있는 그래핀 기반 물질 중 용액 공정이 가능한 rGO를 전극으로 사용하였고 게이트 전압을 조절함에 따라서 rGO의 일함수를 효과적으로 조절할 수 있었다. 이를 통해 rGO/반도체 계면의 쇼트키 장벽의 높이를 조절할 수 있었고, 쇼트키 장벽 트랜지스터의 구조에 적용하여 높은 전기적 특성을 가지는 수직형 유기 쇼트키 장벽 트랜지스터를 제작할 수 있었다.
도 1은 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터의 단면도를 도시한다. 도 2는 본 발명의 일 실시에에 따른 수직형 쇼트키 장벽 트랜지스터의 모식도를 도시한다.
본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터는, 제 1 전극(10); 및 상기 제 1 전극 상에 배치된 유전체층(15)으로 이루어진 기판층; 상기 기판층의 상기 유전체층 상의 일부 영역에 배치된 제 2 전극(20); 상기 제 2 전극 및 상기 유전체층을 일부 또는 전부 덮도록 배치된 rGO(reduced Graphen Oxide)층(40); 상기 rGO층 상에 배치되며 상기 제 2 전극이 배치된 영역과 상이한 영역에 배치된 유기 반도체층(50); 및 상기 유기 반도체층 상에 배치된 제 3 전극(30)을 포함한다.
본 발명의 명세서 전체에서 용어의 사용에 있어서 rGO층은 rGO 전극으로서 소스 전극(source electrode)으로 명명하고, 제 3 전극은 드레인 전극(drain electrode)으로 명명하며, 제 1 전극은 게이트 전극(gate electrode)으로 명명하도록 하겠다.
제 1 전극(10)은 게이트 전극으로서, Au, Al, Ag, Cu 등과 같은 금속 전극, PEDOT:PSS, polyaniline, polypyrrole 등과 같은 유기물 전극, ITO, Al-doped ZnO와 같은 금속 산화물 전극, CNT 등이 이용될 수 있다.
유전체층(15)은 유전체로 고유전 물질을 이용하는 것이 바람직하다. 이와 같이 고유전 물질을 이용함에 의해 트랜지스터의 구동 전압을 낮출 수 있으며, 예를 들어 약 1V 정도까지 구동 전압을 낮출 수 있다. 유전체층으로 이용 가능한 물질은 SiO2, Al2O3, HfO3와 같은 금속 산화물, SiN 등과 같은 금속 기반 유전체, PMMA, PS, CYTOP, polyvinyl phenol(PVP), polyvinyl alcohol(PVA) 등과 같은 고분자 유전체 등 유전체 물질이면 모두 이용 가능하다. 고유전 물질로는 50nm 이하의 두께를 갖는 고분자 절연체(PMMA, PS, CYTOP, polyvinyl phenol(PVP), polyvinyl alcohol(PVA)), h-BN, 이온성 액체, 이온젤 고분자 전해질이 이용됨이 바람직하다.
상기 유전체층(15) 상의 일부 영역에는 제 2 전극(20)이 배치된다. 제 2 전극은 그래핀 전극을 위한 컨택 전극 역할을 한다. 제 2 전극으로는, Au, Al, Ag, Cu 등과 같은 금속 전극, PEDOT:PSS, polyaniline, polypyrrole 등과 같은 유기물 전극, ITO, Al-doped ZnO와 같은 금속 산화물 전극, CNT 등이 이용될 수 있다.
rGO층(40)은 제 2 전극(20) 및 유전체층(15)의 일부 또는 전부를 덮도록 배치된다. 즉, rGO층(40)은 제 2 전극의 일부 또는 전부의 영역과 함께 제 2 전극이 배치되지 아니한 유전체층의 일부 또는 전부의 영역을 덮도록 배치된다.
rGO층은 소스 전극으로 이용되며 제 2 전극과 서로 접촉하고 있다.
이러한 rGO층은 용액 공정에 의해 증착된 것이 이용되며, 용액 공정은 스프레이 코팅(spray coating)에 의해 수행된다. 본 발명에서는 용액 공정이 가능한 rGO를 사용해 유기물 반도체층(50)과 rGO층(40) 간에 이종 접합 구조를 형성한다. 이를 통해 rGO/반도체 계면의 쇼트키 장벽이 형성되며 게이트 전압의 조절에 따라 rGO의 일함수 조절이 가능하고, 이에 의해 쇼트키 장벽의 높이를 조절할 수 있는 것이다. 이러한 스프레이 코팅과 같은 용액 공정을 이용해 rGO층을 쇼트키 배리어 트랜지스터에 전극으로 이용한 적은 없었으며, 본 발명에 따르면 이와 같은 용액 공정을 이용해 rGO층을 증착한 경우, 통상적인 CVD 방식에 의해 그래핀 전극을 이용한 소자와 전류 밀도 및 on-off 전류비가 거의 비슷함을 확인할 수 있었다. 따라서 매우 간단한 용액 공정을 이용한 rGO층의 형성을 통한 쇼트키 배리어 트랜지스터를 저가로 또한 대면적으로 이용이 가능하게 되었다.
상기 rGO층(40) 상에는 유기 반도체층(50)이 배치된다. 유기 반도체층(50)은 제 2 전극이 배치된 영역과 상이한 영역에 배치되며, 따라서 유기 반도체층이 배치된 영역의 하부에는 제 2 전극이 배치되어 있지 않다.
유기 반도체로는 p형 유기 반도체 또는 n형 유기 반도체가 이용될 수 있으며, p형 반도체로는 pentacene, rubrene, BTBT 등과 같은 유기 반도체, P3HT, MEH-PPV, F8BT 등과 같은 고분자 반도체가 이용될 수 있고, n형 반도체로는 PTCDA, PTCDI, DNTT 등과 같은 유기 반도체, poly(benzimidazobenzophenanthroline) 등과 같은 고분자 반도체가 이용될 수 있다.
상기 유기 반도체층(50) 상에는 제 3 전극(30)이 배치되고, 제 3 전극으로는, Au, Al, Ag, Cu 등과 같은 금속 전극, PEDOT:PSS, polyaniline, polyprrole 등과 같은 유기물 전극, ITO, Al-doped ZnO와 같은 금속 산화물 전극, CNT 등이 이용될 수 있다.
제 3 전극(30)은 드레인 전극으로 이용된다.
위에서 설명한 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터는, 상기 rGO층 및 상기 유기 반도체층 간에 수직형 이종 접합 쇼트키 장벽(vertical hetero-junction Schottky barrier)이 형성되며, 상기 제 1 전극에 인가하는 전압을 조절하여 상기 rGO층의 일함수 조절이 가능하고, 이에 의해 상기 rGO층과 상기 PN 반도체층 간의 쇼트키 장벽의 높이의 조절이 가능하다. 궁극적으로 높은 전기적 특성(높은 전류 밀도 및 on-off 전류비)를 갖는 수직형 이종접합 쇼트키 장벽 트랜지스터가 제공된다.
지금까지 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터에 대해 설명하였으며, 이하에서는 이러한 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터를 제조하는 방법에 대해 설명하도록 하겠으며, 이 경우 위에서 설명한 부분과 중복되는 부분은 반복 설명을 생략하도록 하겠다.
도 3은 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터를 제작하는 방법의 순서도를 도시한다. 도 4는 본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터를 제작하는 방법의 모식도를 도시한다.
본 발명의 일 실시예에 따른 수직형 쇼트키 장벽 트랜지스터의 제조 방법은, 제 1 전극; 및 상기 제 1 전극 상에 유전체층이 배치된 기판층을 준비하는 단계(S 310); 상기 기판층의 유전체층 상의 일부 영역에 제 2 전극을 배치하는 단계(S 320); 상기 제 2 전극 및 상기 유전체층을 일부 또는 전부 덮도록 rGO층을 배치하는 단계(S 330); 상기 rGO층 상에 배치되며 상기 제 2 전극이 배치된 영역과 상이한 영역에 유기 반도체층을 배치하는 단계(S 340); 및 상기 유기 반도체층 상에 제 3 전극을 배치하는 단계(S 350)를 포함한다.
S 310 단계에서는 제 1 전극; 및 상기 제 1 전극 상에 유전체층이 배치된 기판층을 준비한다.
S 320 단계에서는 S 310 단계에서 준비된 기판층의 유전체층 상의 일부 영역에 제 2 전극을 배치한다.
S 330 단계에서는 제 2 전극 및 유전체층의 일부 또는 전부를 덮도록 rGO층을 배치한다. rGO층은 제 2 전극의 일부 또는 전부의 영역과 함께 제 2 전극이 배치되지 아니한 유전체층의 일부 또는 전부의 영역을 덮도록 배치된다.
이러한 rGO층의 증착은 용액 공정에 의해 이루어지며, 용액 공정은 스프레이 코팅(spray coating)에 의해 수행된다. 본 발명에서는 용액 공정을 이용하여 rGO를 사용해 유기물 반도체층과 rGO층 간에 이종 접합 구조를 형성한다. 이를 통해 rGO/반도체 계면의 쇼트키 장벽이 형성되며 게이트 전압의 조절에 따라 rGO의 일함수 조절이 가능하고, 이에 의해 쇼트키 장벽의 높이를 조절할 수 있는 것이다. 이러한 스프레이 코팅과 같은 용액 공정을 이용해 rGO층을 쇼트키 배리어 트랜지스터에 전극으로 이용한 적은 없었으며, 본 발명에 따르면 이와 같은 용액 공정을 이용해 rGO층을 증착한 경우, 통상적인 CVD 방식에 의해 그래핀 전극을 이용한 소자와 전류 밀도 및 on-off 전류비가 거의 비슷함을 확인할 수 있었다. 따라서 매우 간단한 용액 공정을 이용한 rGO층의 형성을 통한 쇼트키 배리어 트랜지스터를 저가로 또한 대면적으로 이용이 가능하게 되었다.
S 340 단계에서는 rGO층 상에 유기 반도체층을 배치한다. 유기 반도체층은 제 2 전극이 배치된 영역과 상이한 영역에 배치되며, 따라서 유기 반도체층이 배치된 영역의 하부에는 제 2 전극이 배치되어 있지 않다. 유기 반도체층은 유기 분자선 증착법(organic molecular beam deposition)을 이용하여 형성하는 것이 바람직하다.
S 350 단계에서는 유기 반도체층 상에 제 3 전극을 배치한다. 이러한 제 3 전극을 배치하는 단계는 열 증착 방법에 의해 수행되는 것이 바람직하다.
상기 유전체층의 유전체로 고유전 물질을 이용하는 것이 바람직하다. 지금까지 본 발명의 일 실시예에 따른 수직형 이종접합 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법에 대해 설명하였으며, 이하에서는 구체적인 실시예와 함께 본 발명의 내용을 추가적으로 설명하도록 하겠다.
도 2 및 도 4는 본 발명의 일 실시예에 따른 수직형 이종접합 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법에 대한 모식도를 도시한다.
트랜지스터의 기판으로 n-Si/SiO2 기판을 사용하였으며 Cr/Au을 컨택용 전극으로 이용하였다. rGO 용액은 기존의 Brodie 방법을 통해 조제하였으며, 용액 공정이 가능한 rGO를 대면적 코팅과 패터닝을 위해 shadow mask를 이용한 스프레이 코팅법을 사용하였다. 패턴된 rGO층 위에 유기 N형 반도체 물질인 PTCDI-C8를 유기 분자선 증착법(organic molecular beam deposition, OMBD)을 이용해 증착하였고, 전극인 Al을 열 증착 공정을 이용하여 증착하였다.
도 5는 본 발명의 일 실시예에 따라 제작된 rGO층의 AFM 이미지 및 PTCDI-C8의 AFM 이미지를 도시한다. a)는 스프레이 코팅 공정을 통해 형성된 rGO 층의 AFM 이미지로서, 이를 통해 rGO 층이 수 nm 수준의 단차를 가지며 잘 형성됨을 확인하였다. b)는 rGO 위에 열 증착으로 형성된 PTCDI-C8 층의 AFM 이미지이다.
도 6은 본 발명의 일 실시예에 따라 제작된 트랜지스터에서 게이트 전압에 의해 rGO의 일함수가 변하는지를 확인하는 KPFM 자료이다.
a)는 게이트 전압 -40 V에서 40 V의 KPFM 이미지와 히스토그램(histogram) 자료이다. b)는 KPFM을 통해 얻은 게이트 전압에 따른 표면 포텐셜(surface potential)의 변화를 나타낸 그래프이다. 표면 포텐셜과 게이트 전압은 선형적 관계를 나타냄을 확인하였다. 이를 통해 게이트 전압을 이용하여 rGO의 일함수를 효과적으로 조절할 수 있음을 확인하였다.
도 7은 본 발명의 일 실시예에 따른 rGO 기반 수직형 쇼트키 장벽 유기 트랜지스터의 전기적 특성을 나타내는 그래프이다.
a)와 b)는 출력특성을 나타내는 것으로 양의 드레인 전압에서 게이트 전압에 의해 rGO/반도체 계면의 쇼트키 장벽 높이의 변화하여 전류가 조절됨을 알 수 있다. c)와 d)는 각각 양과 음의 드레인 전압에서의 전달특성을 나타낸다. 음의 드레인에 비해 양의 드레인에서 트랜지스터의 전류가 잘 조절됨을 알 수 있다.
본 발명의 발명자는 수직형 쇼트키 배리어 트랜지스터에서 일함수 조정이 가능한 전극으로서 용액 공정(스프레이 코팅)을 이용한 rGO층을 처음으로 구현하였다. 이를 통해 본 발명에서는 게이트 전압(제 1 전극에 인가되는 전압)에 의해 일함수를 조절할 수 있는 그래핀 기반 물질 중 용액 공정이 가능한 rGO를 전극으로 사용하였고 게이트 전압을 조절함에 따라서 rGO의 일함수를 효과적으로 조절할 수 있었다. 이를 통해 rGO/반도체 계면의 쇼트키 장벽의 높이를 조절할 수 있었고, 쇼트키 장벽 트랜지스터의 구조에 적용하여 높은 전기적 특성을 가지는 수직형 유기 쇼트키 장벽 트랜지스터를 제작할 수 있었다. 또한, 저가의 용액 공정을 이용하여 트랜지스터 제작 비용을 줄이고, 소재 활용의 폭 또한 넓힐 수 있을 것으로 기대된다. 또한, 용액 공정을 이용하기 때문에 제작 공정의 대면적화도 가능할 것으로 기대된다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
Claims (10)
- 제 1 전극; 및 상기 제 1 전극 상에 배치된 유전체층으로 이루어진 기판층;
상기 기판층의 상기 유전체층 상의 일부 영역에 배치된 제 2 전극;
상기 제 2 전극 및 상기 유전체층을 일부 또는 전부 덮도록 배치된 rGO(reduced Graphen Oxide)층;
상기 rGO층 상에 배치되며 상기 제 2 전극이 배치된 영역과 상이한 영역에 배치된 유기 반도체층; 및
상기 유기 반도체층 상에 배치된 제 3 전극을 포함하고,
상기 rGO층 및 상기 유기 반도체층 간에 수직형 이종 접합 쇼트키 장벽(vertical hetero-junction Schottky barrier)이 형성되며,
상기 제 1 전극에 인가하는 전압을 조절하여 상기 rGO층의 일함수 조절이 가능하고, 이에 의해 상기 rGO층과 상기 PN 반도체층 간의 쇼트키 장벽의 높이의 조절이 가능한,
수직형 쇼트키 장벽 트랜지스터.
- 제 1 항에 있어서,
상기 유전체층의 유전체로 고유전 물질을 이용하고, 이에 의해 상기 트랜지스터의 구동 전압을 낮출 수 있는,
수직형 쇼트키 장벽 트랜지스터.
- 제 1 항에 있어서,
상기 rGO층은 용액 공정에 의해 증착된 것인,
수직형 쇼트키 장벽 트랜지스터.
- 제 3 항에 있어서,
상기 용액 공정은 스프레이 코팅(spray coating)에 의해 수행되는,
수직형 쇼트키 장벽 트랜지스터.
- 제 1 전극; 및 상기 제 1 전극 상에 유전체층이 배치된 기판층을 준비하는 단계;
상기 기판층의 유전체층 상의 일부 영역에 제 2 전극을 배치하는 단계;
상기 제 2 전극 및 상기 유전체층을 일부 또는 전부 덮도록 rGO층을 배치하는 단계;
상기 rGO층 상에 배치되며 상기 제 2 전극이 배치된 영역과 상이한 영역에 유기 반도체층을 배치하는 단계; 및
상기 유기 반도체층 상에 제 3 전극을 배치하는 단계를 포함하고,
상기 rGO층 및 상기 유기 반도체층 간에 수직형 이종 접합 쇼트키 장벽이 형성되며,
상기 제 1 전극에 인가하는 전압을 조절하여 상기 rGO층의 일함수 조절이 가능하고, 이에 의해 상기 rGO층과 상기 PN 반도체층 간의 쇼트키 장벽의 높이의 조절이 가능한,
수직형 쇼트키 장벽 트랜지스터의 제조 방법.
- 제 5 항에 있어서,
상기 유전체층의 유전체로 고유전 물질을 이용하고, 이에 의해 상기 수직형 쇼트키 장벽 트랜지스터의 구동 전압을 낮출 수 있는,
수직형 쇼트키 장벽 트랜지스터의 제조 방법.
- 제 5 항에 있어서,
상기 수직형 유기 반도체층을 배치하는 단계는 유기 분자선 증착법(organic molecular beam deposition)을 이용하여 형성되는,
수직형 쇼트키 장벽 트랜지스터의 제조 방법.
- 제 5 항에 있어서,
상기 제 3 전극을 배치하는 단계는 열 증착 방법에 의해 이루어지는,
수직형 쇼트키 장벽 트랜지스터의 제조 방법.
- 제 5 항에 있어서,
상기 rGO층은 용액 공정에 의해 증착된 것인,
수직형 쇼트키 장벽 트랜지스터의 제조 방법.
- 제 9 항에 있어서,
상기 용액 공정은 스프레이 코팅에 의해 수행되는,
수직형 쇼트키 장벽 트랜지스터의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170177512A KR20190075704A (ko) | 2017-12-21 | 2017-12-21 | 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170177512A KR20190075704A (ko) | 2017-12-21 | 2017-12-21 | 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20190075704A true KR20190075704A (ko) | 2019-07-01 |
Family
ID=67255485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170177512A KR20190075704A (ko) | 2017-12-21 | 2017-12-21 | 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20190075704A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110707216A (zh) * | 2019-10-24 | 2020-01-17 | 宁波石墨烯创新中心有限公司 | 石墨烯薄膜晶体管、其制备方法及显示装置 |
| KR102325518B1 (ko) * | 2020-05-06 | 2021-11-11 | 성균관대학교산학협력단 | 생분해성 고체 전해질 및 이의 제조 방법 |
-
2017
- 2017-12-21 KR KR1020170177512A patent/KR20190075704A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110707216A (zh) * | 2019-10-24 | 2020-01-17 | 宁波石墨烯创新中心有限公司 | 石墨烯薄膜晶体管、其制备方法及显示装置 |
| CN110707216B (zh) * | 2019-10-24 | 2023-06-13 | 宁波石墨烯创新中心有限公司 | 石墨烯薄膜晶体管、其制备方法及显示装置 |
| KR102325518B1 (ko) * | 2020-05-06 | 2021-11-11 | 성균관대학교산학협력단 | 생분해성 고체 전해질 및 이의 제조 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102100415B1 (ko) | 터널링 소자 및 그 제조방법 | |
| US9064777B2 (en) | Graphene switching device having tunable barrier | |
| KR101830782B1 (ko) | 그래핀을 포함하는 전극 구조체 및 전계효과 트랜지스터 | |
| US20180090317A1 (en) | Electronic device having two-dimensional (2d) material layer and method of manufacturing the electronic device by inkjet printing | |
| US9882055B2 (en) | TFT substrate structure and manufacturing method thereof | |
| KR102216543B1 (ko) | 그래핀-금속 접합 구조체 및 그 제조방법, 그래핀-금속 접합 구조체를 구비하는 반도체 소자 | |
| US8330155B2 (en) | Semiconductor devices having channel layer patterns on a gate insulation layer | |
| KR20120100630A (ko) | 반도체소자와 그 제조방법 및 반도체소자를 포함하는 전자장치 | |
| TW200843118A (en) | Ambipolar transistor design | |
| EP3311413B1 (en) | Method for a vertical gate-last process in the manufacturing of a vertical nanowire mosfet | |
| KR20190075704A (ko) | 수직형 쇼트키 장벽 트랜지스터 및 이의 제조 방법 | |
| CN108376740B (zh) | 复合沟道晶体管及其制备方法 | |
| KR100658993B1 (ko) | 폴리머로 표면처리된 반도체 나노막대 | |
| KR20240013308A (ko) | 2차원 반도체 트랜지스터 및 이의 제조 방법 | |
| US11758797B2 (en) | Method of n-type doping carbon nanotube | |
| US11329169B2 (en) | Multi-negative differential transconductance device and method of producing the same | |
| KR102065110B1 (ko) | 플렉서블 그래핀 스위칭 소자 | |
| KR20190075701A (ko) | 수직형 유기 pn 접합 포토다이오드 및 이의 제조 방법 | |
| KR101159539B1 (ko) | 박막 트랜지스터 및 이의 제조 방법 | |
| US20240213326A1 (en) | Two dimensional semiconductor transistor, two dimensional semiconductor with the same and manufacturing method thereof | |
| EP2790238B1 (en) | Organic field effect transistor and method for production | |
| US11690277B2 (en) | Method of p-type doping carbon nanotube | |
| US20190035918A1 (en) | Tunneling Junction Transistor | |
| US12114560B2 (en) | Carbon nanotube composite structure | |
| KR102128956B1 (ko) | 부성 미분 전달컨덕턴스 특성을 갖는 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |