KR20060032096A - 이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스소자 및 그 제조방법 - Google Patents

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Abstract

이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스 소자 및 그 제조방법에 대하여 개시한다. 본 발명의 일 실시예에 따른 씬-바디 채널 씨모스 소자는 실리콘 에피층으로 형성된 엔모스 씬-바디 채널, 엔모스 씬-바디 채널을 둘러싸도록 엔모스 씬-바디 채널의 표면 상에 실리콘 산화물 또는 홀 트랩 유전체막을 포함하는 물질막으로 형성되어 있는 엔모스 절연막 및 엔모스 절연막 상에 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와, 실리콘 에피층으로 형성된 피모스 씬-바디 채널, 피모스 씬-바디 채널을 둘러싸도록 피모스 씬-바디 채널의 표면 상에 형성되어 있으며, 실리콘 산화막 또는 전자 트랩 유전체막을 포함하는 물질막으로 형성되어 있는 피모스 절연막 및 피모스 절연막 상에 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가진다.
씨모스, 씬-바디 채널, 입체형 트랜지스터, 홀 트랩 유전체막, 전자 트랩 유전체막

Description

이종의 게이트 절연막을 구비하는 씬-바디 채널 씨모스 소자 및 그 제조방법{CMOS semiconductor device with a thin-body channel comprising dual gate dielectric layers and method of manufacturing the same}
도 1a는 본 발명의 일 실시예에 따른 엔모스 MBCFET 및 피모스 MBCFET을 포함하는 씨모스 소자에 대한 평면도이다.
도 1b는 도 1a의 AA'라인 및 CC'라인을 따라 절취한 단면도이다.
도 1c는 도1a의 BB'라인 및 DD'라인을 따라 절취한 단면도이다.
도 2는 실리콘 산화막 유전체막과 TiN 게이트로 구성된 엔모스 MBCFET 및 피모스 MBCFET의 문턱 전압을 보여주는 그래프이다.
도 3a 내지 도 3k는 본 발명의 일 실시예에 따른 엔모스 MBCFET 및 피모스 MBCFET을 포함하는 씨모스 소자의 제조방법을 공정 순서에 따라 순차적으로 도시한 개략적인 사시도이다.
본 발명은 반도체 소자 및 그 제조방법에 대한 것으로, 보다 구체적으로는 씨모스(CMOS : Complimentary Metal-Oxide Semiconductor) 소자 및 그 제조방법에 대한 것이다.
지난 수 십년 동안 금속-산화물 반도체 전계 효과 트랜지스터(Metal-Oxide Semiconductor Field Effect Transistor, MOSFET)의 게이트 물질로서 폴리 실리콘이 사용되어 왔다. 그러나, 씨모스 소자의 디자인 룰이 100nm 이하(sub-100nm)로 작아짐에 따라서, 폴리 실리콘 게이트를 사용하는 기술은 게이트 공핍(gate depletion)이라는 문제에 직면하게 되었으며, 보론(Br)이 침투하는 것(boron penetration) 또한 장애로 나타나게 되었다. 게다가, 새로운 게이트 절연막 물질로 부상하고 있는 고유전율(high-k) 물질 중에서, 대부분의 고유전율 물질이 폴리 실리콘 게이트와 함께 사용할 수 없는 것으로 보고되고 있다. 따라서, 100nm 이하의 씨모스 소자에 대하여 금속 게이트(metal gate)를 사용하는 기술이 제안되었다.
엔모스(NMOS) 트랜지스터와 피모스(PMOS) 트랜지스터를 같이 구비하는 씨모스 소자의 경우에는 엔모스 트랜지스터와 피모스 트랜지스터가 상칭적인 문턱 전압(symmetric threshold voltage)을 가질 것이 요구된다. 예를 들어, 고성능(high performance) 씨모스 소자의 경우에는 엔모스 트랜지스터와 피모스 트랜지스터의 문턱 전압이 ±0.2V 정도로 낮아야 하는 것으로 현재 알려져 있다. 이와 같이, 상칭적인 문턱 전압 특성을 나타내는 씨모스 소자를 제조하기 위하여 종래부터 많은 연구와 제안이 이루어지고 있다.
엔모스 트랜지스터와 피모스 트랜지스터의 문턱 전압을 조절하는 일반적인 방법은 채널의 도우핑 농도를 조절하는 방법이다. 채널의 도우핑 농도는 이온 주입 공정을 이용하여 용이하게 조절할 수가 있다. 하지만, 이러한 방법은 벌크 기 판을 사용하는 평면형 트랜지스터의 경우에는 적용이 가능하지만, 씬-바디 채널을 가지는 트랜지스터 즉 입체형(3-Dimensional) 트랜지스터의 경우에는 적용할 수가 없다. 여기서, "씬-바디 채널을 가지는 트랜지스터"라 함은 더블 게이트(double Gate, DG) 전계 효과 트랜지스터, FinFET, GAA 전계 효과 트랜지스터 및 멀티 브릿지 채널(Multi Bridge Channel) 전계 효과 트랜지스터(미합붕국 특허출원 공개번호 제2004/0063286 A1 참조) 등과 같이 두께가 얇은 채널 영역을 구비한 트랜지스터를 말한다. 씬-바디 채널을 가지는 트랜지스터는 채널 영역이 벌크 기판과 분리되어 있고 두께가 얇기 때문에, 종래와 같이 이온 주입 공정으로 채널 영역의 도우핑 농도를 변화시킴으로써 엔모스 트랜지스터와 피모스 트랜지스터의 문턱 전압을 조절할 수는 없다.
금속 게이트를 사용하는 경우에 엔모스 트랜지스터와 피모스 트랜지스터에서 상칭적인 문턱 전압을 얻기 위해서는, 금속 게이트가 n+ 폴리 실리콘 게이트와 p+ 폴리 실리콘 게이트의 일 함수(work function)와 유사한 게이트 일 함수를 달성해야 한다. 종래의 폴리 실리콘 게이트의 일 함수와 유사한 일 함수를 달성하기 위한 한 가지 방법은, 엔모스 트랜지스터와 피모스 트랜지스터에 각각 서로 다른 금속 물질의 게이트(dual metal gate)를 사용하는 방법이다. 예컨대, Yee-Chia Yeo 등에 의한 논문, "Dual-Metal Gate CMOS Technology with Ultrathin silicon Nitride Gate Dielectric" (IEEE electron Device Letters, Vol. 22, No. 5, May 2001, pp. 227-229) 에는 엔모스 트랜지스터의 게이트 전극 물질로서 티타늄(Ti)을 사용하고, 피모스 트랜지스터의 게이트 전극 물질로는 몰디브덴(Mo)을 사용하는 씨모스 트랜지스터가 개시되어 있다. 하지만, 이와 같이 서로 다른 물질의 게이트를 사용하는 방법은 공정을 복잡하게 만드는 단점이 있다.
상기한 단점을 해결하기 위한 한 가지 방법은 동일한 금속 물질의 게이트를 사용하면서도, 엔모스 트랜지스터와 피모스 트랜지스터에서 서로 다른 일 함수를 가지도록 하는 것이다. 예를 들어, Qiang Lu 등에 의한 논문, "Metal Gate Work Function Adjustment for Future CMOS Technology"(2001 symposium on VLSI Technology digest of Technical Papers, pp. 45-46)에는 몰리브덴을 게이트 물질로서 사용하는 씨모스 트랜지스터가 개시되어 있다. 상기 Quing Lu 등의 논문에 의하면, 피모스 트랜지스터의 게이트 물질로서 (110)-몰디브덴을 사용하며, 엔모스 트랜지스터의 게이트 물질로는 질소 이온이 주입된 (110)-몰리브덴을 사용한다. (110)-몰리브덴에 질소 이온을 주입하면 일 함수를 낮출 수가 있기 때문에, 단일 금속을 사용하여 상칭적인 문턱 전압을 나타내는 씨모스 트랜지스터를 구현하는 것이 가능하다.
그리고, Hitoshi Wakabayashi 등에 의한 "A Dual-Metal Gate CMOS Technology Using Nitrogen-Concentration-Controlled TiNx Film" (IEEE Transactions on Electron Devices, Vol. 48, No. 10, October 2001, pp. 2363 - 2369) 에는 티타늄 나이트라이드를 게이트 물질로서 사용하는 씨모스 트랜지스터가 개시되어 있다. 상기 Wakabayashi 등의 논문에 의하면, TiNx 게이트 전극의 질소 농도에 따라서 문턱 전압이 변한다는 사실을 이용함으로써, 엔모스 트랜지스터와 피모스 트랜지스터의 문턱 전압을 적절하게 조절한다. 뿐만 아니라, TiNx 게이트 전극의 질소 농도는 저전력 질소 이온 주입 공정을 이용하여 조절할 수 있기 때문에, 엔모스 트랜지스터의 제조 기술을 이용하여 씨모스 트랜지스터를 제조하는 것이 가능하다.
그런데, 상기한 논문들에 기재되어 있는 씨모스 소자 및 그 제조 기술은 모두 평면형 씨모스 소자의 경우에의 적용 여부는 별론으로 하고, 씬-바디 채널을 가지는 입체형 트랜지스터의 경우에는 적용이 어려운 단점이 있다. 예컨대, MBCFET의 경우에 게이트 전극이 채널을 둘러싸고 있으며, DG FET의 경우에는 채널의 밑면 상에도 게이트 전극이 위치하고 있기 때문에, 그것이 (110)-몰리브덴 게이트 전극이든 TiNx 게이트 전극이든, 질소 이온의 주입 공정을 이용하여 게이트 전극의 일 함수 즉 트랜지스터의 문턱 전압을 조절하기는 어렵다. 이러한 문제는 다른 형태의 씬-바디 채널을 가지는 트랜지스터의 경우에도 동일하게 나타난다.
그리고, 씬-바디 채널을 가지는 트랜지스터의 게이트를 상기한 것과 같은 금속 물질로 제조하기는 실제로 용이하지가 않다는 것도 단점이다. 왜냐하면, 금속 게이트 물질로서, 현재 탄탈륨 나이트라이드, 몰리브덴, 하프늄, 티타늄 나이트라이드 등이 제안되고 있는데, 특히 내화성 금속 물질은 건식 식각으로 원하는 프로파일의 패턴을 형성하는 것이 용이하지 않을 뿐만이 화학적 기계적 연마(CMP) 공정을 사용하기도 어렵기 때문이다. 따라서, 현재 제안되어 있는 씨모스 트랜지스터의 구조 및 제조 방법에 적용될 수 있는 금속 게이트 물질의 종류가 제한되는 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는 씬-바디 채널을 가지는 트랜지스터의 제조 공정에 적합할 뿐만이 아니라 상칭적인 문턱 전압을 가지는 씨모스 트랜지스터를 포함하는 씨모스 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 게이트 전극으로 사용할 수 있는 금속 물질의 종류에 제한이 거의 없을 뿐만이 아니라 상칭적인 문턱 전압을 가지는 씨모스 트랜지스터를 포함하는 씨모스 소자 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 고성능 씨모스 소자에 요구되는 낮은 오프 누설 전류 특성과 낮은 문턱 전압을 가질 뿐만이 아니라 상칭적인 문턱 전압을 가지는 씨모스 트랜지스터를 포함하는 씨모스 소자 및 그 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 씨모스 소자는 실리콘 에피층으로 형성된 엔모스 씬-바디 채널, 상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 실리콘 산화물로 형성되어 있는 엔모스 절연막 및 상기 엔모스 절연막 상에 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와, 실리콘 에피층으로 형성된 피모스 씬-바디 채널, 상기 피모스 씬-바디 채널을 둘러싸도록 상기 피모스 씬-바디 채널의 표면 상에 형성되어 있으며, 전자 트랩 유전체막을 포함하는 피모스 절연막 및 상기 피모스 절 연막 상에 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가질 수 있다.
상기한 실시예의 일 측면에 의하면, 상기 전자 트랩 유전체막은 Al2O3막을 포함할 수 있다. 그리고, 상기 피모스 절연막은 상기 피모스 씬-바디 채널의 표면과 상기 Al2O3막 상에 개재되어 있는 피모스 인터페이스층을 더 포함할 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 씨모스 소자는 실리콘 에피층으로 형성된 엔모스 씬-바디 채널, 상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 형성되어 있으며, 홀 트랩 유전체막을 포함하는 엔모스 절연막 및 상기 엔모스 절연막 상에 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터를 포함하고, 실리콘 에피층으로 형성된 피모스 씬-바디 채널, 상기 피모스 씬-바디 채널을 둘러싸도록 상기 피모스 씬-바디 채널의 표면 상에 실리콘 산화물로 형성되어 있는 피모스 절연막 및 상기 피모스 절연막 상에 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가질 수 있다.
상기한 실시예의 일 측면에 의하면, 상기 전자 트랩 유전체막은 HfO2막을 포함할 수 있다. 그리고, 상기 엔모스 절연막은 상기 엔모스 씬-바디 채널의 표면과 상기 HfO2막 상에 개재되어 있는 엔모스 인터페이스층을 더 포함할 수 있다.
상기한 실시예들의 다른 측면에 의하면, 상기 엔모스 씬-바디 채널과 상기 피모스 씬-바디 채널은 불순물이 도우핑되지 않은 실리콘 에피막으로 형성되거나 N-도우핑된 실리콘 에피막으로 형성될 수 있다. 그리고, 상기 엔모스 금속 게이트 및 상기 피모스 금속 게이트는 TiN 등과 같은 동일한 물질로 형성되거나 서로 다른 물질로 형성될 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 씨모스 소자는 실리콘 에피층으로 형성된 엔모스 씬-바디 채널, 상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 형성되어 있으며, 홀 트랩 유전체막을 포함하는 엔모스 절연막 및 상기 엔모스 절연막 상에 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와, 실리콘 에피층으로 형성된 피모스 씬-바디 채널, 상기 피모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 형성되어 있으며, 전자 트랩 유전체막을 포함하는 피모스 절연막 및 상기 피모스 절연막 상에 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가진다.
상기한 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 씨모스 소자는 반도체 기판의 일 영역 상에 형성되며, 수직 방향으로 적층되어 있는 복수 개의 엔모스 씬-바디 채널을 구비하고, 서로 인접한 상기 엔모스 씬-바디 채널 사이에는 적어도 하나의 터널이 형성되어 있는 엔모스 액티브 채널 패턴, 상기 엔모스 씬-바디 채널의 표면을 둘러싸도록 실리콘 산화물로 형성되어 있는 엔모스 절연막 및 상기 터널을 매립하면서 상기 엔모스 절연막을 둘러싸도록 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와, 상기 반도체 기판의 다른 영역 상에 형성되며, 수직 방향으로 적층되어 있는 복수 개의 피모스 씬-바디 채널을 구비하고, 서로 인접한 상기 엔모스 씬-바디 채널 사이에는 적어도 하나의 터널이 형성되어 있는 피모스 액티브 채널 패턴, 상기 피모스 씬-바디 채널의 표면을 둘러싸도록 형성되어 있으며, 전자 트랩 유전체막을 포함하는 피모스 절연막 및 상기 터널을 매립하면서 상기 피모스 절연막을 둘러싸도록 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가질 수 있다. 경우에 따라서는, 엔모스 절연막이 홀 트랩 유전체막을 포함하고 피모스 절연막은 실리콘 산화물로 형성되거나 또는 엔모스 절연막이 홀 트랩 유전체막을 포함하고, 피모스 절연막은 전자 트랩 유전체막을 포함할 수도 있다.
상기한 실시예의 일 측면에 의하면, 상기 씨모스 소자는 상기 엔모스 액티브 채널 패턴 및 상기 피모스 액티브 채널 패턴의 양측에 각각 상기 복수 개의 엔모스 씬-바디 채널 및 상기 복수 개의 피모스 씬-바디 채널과 연결되도록 형성된 엔모스 소오스/드레인 영역 및 피모스 소오스/드레인 영역을 더 포함할 수 있다. 그리고, 상기 씨모스 소자는 상기 엔모스 및 피모스 씬 바디 채널과 상기 엔모스 및 피모스 소오스/드레인 영역 사이에 각각 형성된 엔모스 소오스/드레인 확장층 및 씨모스 소오스/드레인 확장층을 더 포함할 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 씨모스 소자의 제조방법은 먼저, 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판의 표면 상에 희생층과 씬-바디 채널층을 포함하는 채널 형성용 예비층을 형성한 다음, 상기 채널 형성용 예비층을 패터닝하여 상기 엔모스 영역에는 엔모스 채널 형성용 예비 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 예비 패턴 을 형성한다. 그리고, 상기 반도체 기판의 표면이 노출될 때까지 상기 엔모스 및 피모스 채널 형성용 예비 패턴의 양 단부를 이방성 식각하여 그루부를 형성함으로써, 상기 엔모스 영역에는 엔모스 채널 형성용 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 패턴을 형성한 다음, 상기 그루브에 물질막을 매립함으로써 상기 엔모스 소오스/드레인 영역 및 상기 피모스 소오스/드레인 영역을 형성하고, 상기 엔모스 및 피모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 엔모스 씬-바디 채널 및 피모스 씬-바디 채널을 형성한다. 계속해서, 먼저 상기 피모스 영역을 마스크한 상태에서 상기 엔모스 씬-바디 채널을 둘러싸도록 실리콘 산화물 또는 홀 트랩 유전체막을 포함하는 엔모스 절연막을 형성하고, 상기 엔모스 절연막을 둘러싸도록 그 표면 상에 엔모스 금속 게이트 패턴을 형성한다. 다음으로, 상기 엔모스 영역을 마스크한 상태에서 상기 피모스 씬-바디 채널을 둘러싸도록 그 표면 상에 실리콘 산화물 또는 전자 트랩 유전체막을 포함하는 피모스 절연막을 형성한 다음, 상기 피모스 절연막을 둘러싸도록 그 표면 상에 피모스 금속 게이트 패턴을 형성한다.
상기한 실시예들의 일 측면에 의하면, 상기 엔모스 절연막 형성 단계 및 상기 엔모스 금속 게이트 패턴 형성 단계와 상기 피모스 절연막 형성 단계 및 상기 피모스 금속 게이트 패턴 형성 단계는 순서를 바꾸어서 수행할 수 있다.
상기한 실시예의 다른 측면에 의하면, 상기 엔모스 및 피모스 소오스/드레인 영역을 형성하는 단계 이전에 상기 엔모스 및 피모스 채널 형성용 패턴을 트리밍하는 단계를 더 포함할 수 있다.
상기한 실시예의 또 다른 측면에 의하면, 상기 엔모스 및 피모스 소오스/드레인영역을 형성하는 단계 이전에 상기 엔모스 및 피모스 채널 형성용 패턴의 측벽에 각각 엔모스 소오스/드레인 확장층 및 피모스 소오스/드레인 확장층을 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 엔모스 및 피모스 소오스/드레인 확장층은 선택적 에피택셜 성장법으로 형성할 수 있다.
상기한 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 씨모스 소자의 제조방법은 먼저, 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판의 표면 상에 희생층과 씬-바디 채널층을 포함하는 채널 형성용 예비층을 형성한다. 그리고, 상기 채널 형성용 예비층 상에 활성 영역을 한정하는 제1 마스크 패턴을 형성한 다음, 상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 채널 형성용 예비층을 식각하여, 상기 엔모스 영역에는 엔모스 채널 형성용 예비 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 예비 패턴을 형성한다. 그리고, 상기 엔모스 및 피모스 채널 형성용 예비 패턴 상에 상기 엔모스 및 피모스 채널 형성용 예비 패턴의 양 단부를 노출시키고 채널 영역을 한정하도록 제2 마스크 패턴을 형성한 다음, 상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 엔모스 및 피모스 채널 형성용 예비 패턴을 상기 반도체 기판의 표면이 노출될 때까지 이방성 식각하여 그루부를 형성함으로써, 상기 엔모스 영역에는 엔모스 채널 형성용 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 패턴을 형성하고, 상기 그루브를 물질막으로 매립하여 엔모스 소오스/드레인 영역 및 피모스 소오스/드레인 영역을 형성한다. 그리고, 상기 엔모스 및 피모스 소오스/드레인 영역을 덮고 상기 엔모스 및 피모스 채널 형성용 패턴의 상면을 노출시키는 제3 마스크 패턴을 형성한다. 그리고, 상기 피모스 영역을 덮는 제4 마스크 패턴을 형성한 다음, 상기 엔모스 영역의 상기 제3 마스크 패턴을 마스크로 사용하여 상기 엔모스 채널 형성용 패턴의 측면을 노출시키고, 상기 엔모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 엔모스 씬-바디 채널을 형성한다. 계속해서, 상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 실리콘 산화물로 형성된 엔모스 절연막 또는 홀 트랩 유전체막을 포함하는 엔모스 절연막을 형성하고, 상기 엔모스 절연막을 둘러싸도록 상기 엔모스 절연막 상에 엔모스 금속 게이트 패턴을 형성한 다음, 상기 제4 마스크 패턴을 제거한다. 그리고, 상기 엔모스 영역을 덮는 제5 마스크 패턴을 형성한 다음, 상기 피모스 영역의 상기 제3 마스크 패턴을 마스크로 사용하여 상기 피모스 채널 형성용 패턴의 측면을 노출시키고, 상기 피모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 피모스 씬-바디 채널을 형성한다. 계속해서, 상기 피모스 씬-바디 채널을 둘러싸도록 상기 피모스 씬-바디 채널의 표면 상에 실리콘 산화물로 형성된 피모스 절연막 또는 전자 트랩 유전체막을 포함하는 피모스 절연막을 형성하고, 상기 피모스 절연막을 둘러싸도록 상기 피모스 절연막 상에 피모스 금속 게이트 패턴을 형성한 다음, 상기 제5 마스크 패턴을 제거한다.
상기한 실시예의 일 측면에 의하면, 상기 엔모스 및 피모스 채널 형성용 예비 패턴을 형성하는 단계 이후에 상기 엔모스 및 피모스 채널 형성용 예비 패턴이 형성되어 있지 않은 상기 반도체 기판에 얕은 트렌치 격리막을 형성하고, 상기 엔 모스 및 피모스 채널 형성용 패턴의 측면을 노출하는 단계에서는 상기 얕은 트렌치 격리막을 식각할 수 있다.
상기한 실시예의 다른 측면에 의하면, 상기 엔모스 및 피모스 채널 형성용 패턴을 형성하는 단계와 상기 엔모스 및 피모스 소오스/드레인 영역을 형성하는 단계 사이에, 상기 엔모스 및 피모스 채널 형성용 패턴을 트리밍하는 단계를 더 포함할 수 있다.
상기한 실시예의 또 다른 측면에 의하면, 상기 엔모스 및 피모스 채널 형성용 패턴의 측벽에 각각 엔모스 소오스/드레인 확장층 및 피모스 소오스/드레인 확장층을 형성하는 단계를 더 포함할 수도 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세하게 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것들이다. 도면에 있어서, 층의 두께 및/또는 영역들의 크기 등은 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조 번호는 동일한 구성요소를 나타낸다.
도 1a에는 본 발명의 일 실시예에 따른 MBCFET를 포함하는 씨모스 소자에 대 한 평면도이고, 도 1b 및 도 1c는 각각 도 1a의 AA'선, CC'선 및 BB'선, DD'선에 따른 단면도이다.
도 1a 내지 도 1c를 참조하면 알 수 있는 바와 같이, 본 실시예에서는 씬-바디 채널 씨모스 소자의 예로서, MBCFET을 포함하는 씨모스 소자에 대하여 도시하였다. 그러나, 본 발명은 다른 형태의 씬-바디 채널 씨모스 소자, 예컨대, DG FET를 포함하는 씨모스 소자, GAA FET를 포함하는 씨모스 소자 등과 같은 입체형 트랜지스터를 포함하는 씨모스 소자의 경우에도 동일하게 적용될 수 있음은 당업계에서 숙련된 자에게 명확하다. 이하에서는 MBCFET를 포함하는 씨모스 소자의 경우에 대해서만 상세하게 설명한다.
도 1a 내지 도 1c를 참조하면 역시 알 수 있는 바와 같이, 본 실시예에 따른 씨모스 소자를 구성하는 엔모스 트랜지스터와 피모스 트랜지스터의 구조는 동일하다. 또한, 이러한 구조는 종래 기술에 따라 이미 공지되어 있는 씬-바디 채널 반도체 소자의 구조와 동일할 수 있다. 그러나, 본 실시예에 따른 씬-바디 씨모스 소자를 구성하는 엔모스 및 피모스 절연막(146, 246) 및 엔모스 및 피모스 금속 게이트(148, 248)를 구성하는 물질이 종래 기술에 따른 씬-바디 채널 반도체 소자의 그것과 상이하다.
먼저, 도 1a 내지 도 1c를 참조하여 본 실시예에 따른 씨모스 소자를 구성하는 엔모스 트랜지스터와 피모스 트랜지스터(MBCFET)의 구조를 간략하게 설명하기로 한다(구조에 대한 자세한 설명은 전술한 미합중국 특허출원 공개번호 제2004/0063286 A1를 참조하라). 도 1a 내지 도 1c를 참조하면, 엔모스 영역과 피모 스 영역이 한정되어 있는 반도체 기판(110, 210) 상에 수직한 방향으로 적층되어 있는 복수 개의 채널(144a, 144b, 244a, 244b)로 이루어진 엔모스 및 피모스 씬-바디 채널(144, 244)이 형성되어 있다. 상기 씬-바디 채널(144, 244)의 양측편에는 상기 복수 개의 채널(144a, 144b, 244a, 244b)과 연결되도록 엔모스 및 피모스 소오스/드레인 영역(134, 234)이 형성되어 있다. 필요한 경우에는, 씬-바디 채널(144, 244)과 엔모스 및 피모스 소오스/드레인 영역(134, 234) 사이에는 엔모스 및 피모스 소오스/드레인 확장층(132, 232)이 개재되어 있을 수 있다. 엔모스 및 피모스 소오스/드레인 확장층(132, 232)은 불순물이 도우핑된 단결정 실리콘으로 형성될 수 있다.
상기 복수 개의 채널(144a, 144b, 244a, 244b) 사이에는 복수 개의 터널들이 형성되어 있다. 그리고, 최상부의 채널 상에는 터널 형상의 그루브가 형성되어 있을 수 있다. 채널(144a, 144b, 244a, 244b)은 단결정 실리콘과 같은 반도체 물질로 형성되는데, 불순물이 도우핑되지 않은 단결정 실리콘 또는 N-도우핑된 단결정 실리콘으로 형성될 수 있다.
그리고, 엔모스 및 피모스 씬-바디 채널(144, 244)의 표면 상에는 각각 엔모스 및 피모스 절연막(146, 246)이 형성되어 있다. 엔모스 및 피모스 절연막(146, 246)은 엔모스 및 피모스 씬-바디 채널(144, 24)을 둘러싸도록 형성되어 있다. 엔모스 절연막(146)은 실리콘 산화막이나 또는 홀 트랩 유전체막을 포함할 수 있다. 본 명세서에서 '홀 트랩 유전체막'이란 그 막의 내부에 실리콘 산화막에 비하여 많은 홀을 가지는 고유전체 물질로 이루어진 막을 말한다. 홀 트랩 유전체막으로서 예컨대, HfO2막이 있다. 그리고, 피모스 절연막(246)은 실리콘 산화막이나 전자 트랩 유전체막을 포함할 수 있다(다만, 엔모스 절연막(146)과 피모스 절연막(246)이 모두 실리콘 산화막으로만 형성된 경우는 본 실시예에서 제외한다), 본 명세서에서 '전자 트랩 유전체막'이란 그 막의 내부에 실리콘 산화막에 비하여 많은 전자를 가지는 고유전체 물질로 이루어진 막을 말한다. 전자 트랩 유전체막으로서 예컨대 Al2O3막이 있다.
엔모스 절연막(146)으로서 홀 트랩 유전체막을 포함하는 경우에, 이 엔모스 절연막(146)을 포함하는 엔모스 트랜지스터의 문턱 전압은 실리콘 산화막이나 이와 유사한 전기적 특성을 갖는 유전체막만을 포함하는 엔모스 트랜지스터에 비하여 문턱 전압이 작아진다. 마찬가지로, 피모스 절연막(246)으로서 전자 트랩 유전체막을 포함하는 경우에, 이 피모스 절연막(246)을 포함하는 피모스 트랜지스터의 문턱 전압은 실리콘 산화막이나 이와 유사한 전기적 특성을 갖는 유전체막만을 포함하는 피모스 트랜지스터에 비하여 문턱 전압이 작아진다.
엔모스 절연막(146)으로서 홀 트랩 유전체막을 포함하는 경우에, 엔모스 씬-바디 채널(144)과 홀 트랩 유전체막(146) 사이의 불량한 계면 발생을 방지하기 위하여 인터페이스층(도시하지 않음)이 더 형성되어 있을 수 있다. 그리고, 피모스 절연막(246)으로서 전자 트랩 유전체막을 포함하는 경우에도, 피모스 씬-바디 채널(244)과 전자 트랩 유전체막(246) 사이의 불량한 계면 발생을 방지하기 위하여 인터페이스층(도시하지 않음)이 더 형성되어 있을 수 있다. 상기 인터페이스층은 유 전율이 9이하인 저유전체 물질, 예를 들면 실리콘 산화막 또는 실리콘 산화 질화막으로 이루어질 수 있다. 또는, 인터페이스층은 실리케이트막으로 이루어질 수도 있으며, 상기 예시된 막들의 조합으로 이루어질 수도 있다.
엔모스 및 피모스 절연막(146, 246) 상에는 그것을 둘러싸도록 엔모스 게이트 전극(148) 및 피모스 게이트 전극(248)이 각각 형성되어 있다. 엔모스 및 피모스 게이트 전극(148, 248)은 상기 터널을 완전히 매립하도록 형성되는 것이 바람직하다. 본 실시예에 따른 엔모스 및 피모스 게이트 전극(148, 248)은 고성능 씨모스 소자에 적합하도록 금속 물질로 형성된다. 예를 들어, 엔모스 및 피모스 게이트 전극(148, 248)은 TaN, Hf, TiN, W 또는 Mo 등의 금속 물질로 형성될 수 있는데, 엔모스 및 피모스 게이트 전극(148, 248)은 서로 동일한 금속 물질로 형성되거나 서로 다른 금속 물질로 형성될 수도 있다.
이상 설명한 바와 같이, 본 발명에 따른 씬-바디 채널 씨모스 소자는 엔모스 및 피모스 게이트 물질(148, 248)로서 금속을 사용한다. 그리고, 엔모스 절연막(146)으로서 실리콘 산화막 및/또는 홀 트랩 유전체막을 포함하여 사용할 수 있으며, 피모스 절연막(246)으로서 실리콘 산화막 및/또는 전자 트랩 유전체막을 포함하여 사용할 수 있다. 그리고, 본 발명에서는 엔모스 절연막(146)과 피모스 절연막(246)으로 사용되는 물질막의 종류는 상기한 엔모스 및 피모스 금속 게이트(148, 248)의 물질에 따라서 적절히 선택하여 사용하는데, 이 경우에 씬-바디 채널 씨모스 소자가 상칭적인 문턱 전압 특히 고성능 씨모스 소자에 요구되는 낮은 문턱 전압(예컨대, ±0.2V)을 갖도록 이러한 엔모스 절연막(146)과 피모스 절연막(246)을 적절히 선택한다.
예를 들어, 불순물이 도우핑되지 않은 실리콘 채널과 엔모스 및 피모스 금속 게이트(148, 248)로서 TiN을 사용하는 경우를 가정해보자. 이 경우, 엔모스 및 피모스 절연막(146, 246)으로서 실리콘 산화막을 사용할 경우에 나타나는 엔모스 및 피모스 문턱 전압은 도 2에 도시된 그래프와 같다. 도 2의 그래프는 채널의 길이가 30nm, 채널의 폭은 95nm인 MBCFET을 사용하여 게이트 전압에 따른 드레인 전류를 측정하여 도시한 것이다. 그리고, 도 2의 그래프는 드레인 전압(VD)이 각각 1.2V와 50mV로 달리하여 측정하였다. 도 2를 참조하면, 드레인 전류가 약 10-6 A/㎛가 되는 피모스 트랜지스터의 문턱 전압은 약 0.2V이지만, 엔모스 트랜지스터의 문턱 전압은 약 0.5V가 되는 것을 알 수 있다. 따라서, 이 경우에는 피모스 트랜지스터의 문턱 전압은 소망하는 문턱 전압을 얻을 수 있지만, 엔모스 트랜지스터의 문턱 전압이 소망하는 문턱 전압과 양의 편차가 발생한다.
상기한 예에서 상칭적인 문턱 전압을 갖는 고성능 씬-바디 채널 씨모스 소자를 제조하기 위한 방법은 여러 가지가 있다.
첫 번째 방법은 엔모스 절연막(146)으로서 홀 트랩 유전체막을 포함하는 물질막을 사용하는 것이다. 전술한 바와 같이, 엔모스 절연막(146)으로서 홀 트랩 유전체막을 사용하면 엔모스 트랜지스터의 문턱 전압을 낮출 수가 있기 때문에, 상기한 양의 편차를 줄이거나 없앨 수 있다.
두 번째 방법은 우선, 엔모스 및 피모스 씬-바디 채널(144, 244)을 N-도우핑 된 실리콘으로 형성하는 것이다. 이 경우, 엔모스 트랜지스터의 문턱 전압은 작아지고, 피모스 트랜지스터의 문턱 전압은 커진다. 그 결과, 엔모스 트랜지스터의 경우에는 상기한 양의 편차가 작아지지만, 피모스 트랜지스터의 경우에는 음의 편차가 발생한다. 즉, 엔모스 트랜지스터의 문턱 전압은 0.5V보다 작아지고 피모스 트랜지스터의 문턱 전압(절대값)은 0.2V보다 커진다. 그리고, 엔모스 트랜지스터에서의 남아 있는 양의 편차를 없애기 위하여 엔모스 절연막(146)으로서 홀 트랩 유전체막을 포함하는 물질막을 사용하고, 피모스 트랜지스터의 음의 편차를 없애기 위하여 피모스 절연막(246)으로서 전자 트랩 유전체막을 사용한다. 그 결과, 엔모스 및 피모스 트랜지스터의 경우 모두 소망하는 상칭적인 문턱 전압(±0.2V)을 갖는 씬-바디 채널 씨모스 소자를 제조할 수가 있다.
TiN 게이트를 포함하는 상칭적인 문턱 전압을 갖는 씬-바디 채널 씨모스 소자를 제조하기 위하여 상기한 예에 적용된 방법은 다른 금속 게이트 물질을 사용하는 씨모스 소자의 경우에도 동일하게 적용이 가능하다. 예를 들어, 실리콘 산화막을 게이트 절연막으로 포함하는 엔모스 트랜지스터의 문턱 전압은 소망하는 문턱 전압을 가지지만, 실리콘 산화막을 게이트 절연막으로 포함하는 피모스 트랜지스터의 문턱 전압이 소망하는 문턱 전압보다 큰 경우라고 가정해보자. 이 경우에, 피모스 트랜지스터의 게이트 절연막을 전자 트랩 유전체막을 포함하는 물질막으로 형성하면, 소망하는 상칭적인 문턱 전압을 갖는 씬-바디 채널 씨모스 소자를 제조할 수가 있다.
도 3a 내지 도 3 에는 본 발명의 바람직한 실시예에 따른 씬-바디 채널 씨 모스 소자의 제조방법이 도시되어 있다. 전술한 씨모스 소자에 대한 실시예에서와 마찬가지로, 본 실시예에서는 씬-바디 채널 씨모스 소자의 제조방법에 대한 예로서, MBCFET을 포함하는 씨모스 소자의 제조방법에 대하여 도시하였다. 그러나, 본 발명은 다른 형태의 씬-바디 채널 씨모스 소자의 제조방법, 예컨대, DG FET를 포함하는 씨모스 소자의 제조방법, GAA FET를 포함하는 씨모스 소자의 제조방법 등과 같은 입체형 트랜지스터를 포함하는 씨모스 소자의 경우에도 동일하게 적용될 수 있음은 당업계에서 숙련된 자에게 명확하다. 이하에서는 MBCFET를 포함하는 씨모스 소자의 제조방법에 대해서만 설명한다. 그러나, 본 명세서에 기술되어 있지 않은 사항은 상기한 미합중국 특허출원 공개번호 제2004/0063286 A1를 참조하면 보다 명백해질 것이다.
먼저, 도 3a에는 본 발명의 일 실시예에 따른 MBCFET을 포함하는 씨모스 소자를 제조하기 위해 반도체 기판 상에 SiGe/Si층의 스택으로 구성된 엔모스 및 피모스 채널 형성용 예비 패턴(12, 14)을 형성한 단계를 나타내는 사시도가 도시되어 있다.
도 3a를 참조하면, 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판(10)의 전면 상에 희생층으로서 SiGe층 및 씬-바디 채널층으로서 Si층을 반복하여 적층하여 채널 형성용 예비층을 형성한다. 기판(10) 상에 먼저 제1 희생층을 형성하고, 그 상부에 제1 씬-바디 채널층을 형성한다. 본 실시예에서는 최상부에 제2 씬-바디 채널층 형성하는 것으로 도시되어 있지만, 제2 씬-바디 채널층의 상부에 제3 희생층(미도시)이 더 형성될 수도 있다. 씬-바디 채널층은 불순물이 도우 핑되지 않는 실리콘이나 N-도우핑된 실리콘을 선택적 에피택셜 성장법을 사용하여 형성한다.
그리고, 도면에 도시하지는 않았지만 통상적인 STI 형성 공정을 적용한다. STI를 형성하기 위하여 활성 영역을 정의하는 제1 마스크 패턴을 마스크로 사용하여 반도체 기판(10)을 패터닝할 때, 상기 채널 형성용 예비층도 함께 패터닝한다. 그 결과, 도시된 것과 같은 엔모스 및 피모스 채널 형성용 예비 패턴(12, 14)이 형성되고, 반도체 기판(10)에는 STI를 위한 트렌치(미도시)가 형성된다. 그리고, 상기 제1 마스크 패턴을 제거한 다음, HDP 산화막과 같은 갭-필 특성이 우수한 절연막을 사용하여 트렌치를 매립함과 동시에 엔모스 및 피모스 채널 형성용 예비 패턴(12, 14)의 주변에도 HDP 산화막을 형성한다. 그 결과, STI가 엔모스 및 피모스 채널 형성용 예비 패턴(12, 14)의 상면까지 형성된다. 다만, 본 도면에서는 엔모스 및 피모스 채널 형성용 예비 패턴(12, 14)의 모습이 드러날 수 있도록 STI는 도시를 생략하였다(이하, 도 3d까지 STI의 도시는 생략한다).
도 3b에는 엔모스 및 피모스 채널 형성용 패턴(12', 14')을 형성하는 단계를 보여주는 사시도가 도시되어 있다. 도 3b를 참조하면, 먼저 엔모스 및 피모스 채널 형성용 예비 패턴(12, 14) 상에 제2 마스크 패턴(16)을 형성한다. 제2 마스크 패턴(16)은 채널 형성용 예비 패턴(12, 14)의 양 단부를 노출시키면서, 채널 영역을 한정하는 모양을 갖도록 한다. 제2 마스크 패턴(16)은 실리콘 산화막(16b)으로 형성할 수 있으며, 완충막으로 실리콘 산화막(16b)의 하부에 실리콘 질화막(16a)이 더 개재될 수 있다.
다음으로, 제2 마스크 패턴(16)을 식각 마스크로 사용하여 채널 형성용 예비 패턴(12, 14)을 이방성 식각한다. 상기 이방성 식각은 반도체 기판(10)의 상면이 노출될 때가지 실시하며, 그 결과 채널 형성용 패턴(12', 14')이 형성되고, 노출된 반도체 기판(10)의 상부에는 STI와 채널 형성용 패턴(12', 14')으로 둘러싸인 그루브(G)가 형성된다.
도 3c에는 엔모스 및 피모스 채널 형성용 패턴(12', 14')을 트리밍하는 단계가 도시되어 있다. 도 3c를 참조하면, 습식 식각이나 화학적 건식 식각과 같은 등방성 식각 공정을 사용하여 상기 그루브(G)를 통하여 엔모스 및 피모스 채널 형성용 패턴(12', 14')의 가장자리를 식각한다. 상기한 공정은 엔모스 및 씨모스 트랜지스터의 씬-바디 채널의 길이를 줄이기 위한 것이다. 따라서, 제2 마스크 패턴(16)의 폭이 최종적으로 목표로 하는 채널의 길이와 같은 경우에는 본 단계는 생략이 가능하다. 상기한 트리밍 공정의 결과, 길이가 줄어든 엔모스 및 피모스 채널 형성용 패턴(12'', 14'')이 형성된다.
도 3d에는 엔모스 및 피모스 소오스/드레인 확장층(20) 및 엔모스 및 피모스 소오스/드레인 영역(22)을 형성하는 단계가 도시되어 있다. 도 3d를 참조하면, 먼저 그루부(G)에 의하여 노출된 반도체 기판(10)의 표면과 엔모스 및 피모스 채널 형성용 패턴(12'', 14'')의 측벽에 소오스/드레인 확장층(20)을 형성한다. 이 때, 엔모스 및 피모스 소오스/드레인 확장층(20)은 처음부터 불순물이 도핑된 실리콘으로 형성하거나 불순물이 도핑되지 않은 실리콘층을 형성한 후에, 추가적으로 이온 주입 공정을 실시하여 불순물의 도우핑 농도를 조절할 수도 있다. 그리고, 소오스 /드레인 확장층(20) 상에 상기 그루부(G)를 완전히 매립하는 도전성 물질층을 증착하여 엔모스 및 피모스 소오스/드레인 영역을 형성한다.
도 3e에는 엔모스 및 피모스 소오스/드레인 영역(22)을 덮는 제3 마스크 패턴(30) 및 상기 피모스 영역 전체를 가리는 제4 마스크 패턴(40)을 형성하는 단계가 도시되어 있다. 본 단계부터는 이전과 달리 STI(15)를 함께 도시하였다.
도 3e를 참조하면, 먼저, 소오스/드레인 영역(22)이 형성되어 있는 결과물의 전면에 제3 마스크 패턴(30) 형성을 위한 물질막을 두껍게 증착한다. 상기 물질막은 식각 선택비를 고려하여 실리콘 질화막으로 형성할 수 있다. 그리고, 제2 마스크 패턴(16)의 상면이 노출될 때까지 상기 물질막을 평탄화하면 엔모스 및 피모스 소오스/드레인 영역(22)과 전, 후 방향으로 인접한 STI(15)를 덮는 제3 마스크 패턴(30)이 형성된다. 후속 공정인 도 3f 및 도 3g에는 제4 마스크 패턴(40)으로 피모스 영역을 가리고 엔모스 영역에 대해서만 공정을 진행한다.
계속해서 도 3e를 참조하면, 통상적인 반도체 물질막 형성 공정을 이용하여 피모스 영역 전체를 덮는 제4 마스크 패턴(40)을 형성한다. 상기 제4 마스크 패턴(40)은 포토 레지스트막으로 형성하거나, 제2 마스크 패턴(16) 및 제3 마스크 패턴(30)에 대하여 식각 선택비가 큰 물질로 형성할 수 있다. 그리고, 엔모스 영역에 형성되어 있는 제2 마스크 패턴(16)을 제거한다.
도 3f에는 엔모스 영역의 STI(15)를 식각하여 엔모스 채널 형성용 패턴(12'', 14'')의 측벽을 노출시키는 단계가 도시되어 있다. 도 3f를 참조하면, 제3 마스크 패턴(30)을 식각 마스크로 사용하여 노출된 STI(15)를 이방성 식각한다. STI(15)는 엔모스 채널 형성용 패턴(12'', 14'')의 제1 희생층 패턴(12a)이 노출될 때까지 식각한다.
도 3g에는 엔모스 영역의 희생층 패턴(12'')을 제거하는 단계가 도시되어 있다. 도 3g를 참조하면, 습식 식각이나 화학적 건식 식각과 같은 등방성 식각 공정을 사용하여 희생층 패턴(12'') 만을 선택적으로 제거한다. 그 결과, 2층 구조의 엔모스 씬-바디 채널(14'')이 형성되고, 엔모스 씬 바디 채널(14'') 사이, 그리고 최저층의 엔모스 씬-바디 채널(14'')과 반도체 기판(10) 사이에는 터널이 형성된다.
도 3h에는 엔모스 절연막 및 엔모스 금속 게이트 패턴(50)을 형성한 다음, 피모스 영역을 덮고 있는 제4 마스크 패턴(40)을 제거하고 엔모스 영역 전체를 덮는 제5 마스크 패턴(60)을 형성하는 단계가 도시되어 있다.
도 3h를 참조하면, 먼저 노출된 엔모스 씬-바디 채널(14'')을 둘러싸는 엔모스 절연막(미도시)을 형성한다. 엔모스 절연막은 후속 공정에서 형성될 금속 게이트 패턴(50)의 물질 및 이에 따른 문턱 전압값에 따라서 실리콘 산화막이나 홀 트랩 유전체막, 예컨대 HfO2막을 포함하는 물질막으로 형성할 수 있다. 후자의 경우에, 홀 트랩 유전체막을 형성하기 이전에 엔모스 인터페이스층을 더 형성할 수도 있다. 엔모스 인터페이스층 및 HfO2막을 형성하는 공정에 대해서는 본 특허 출원의 출원인과 동일한 출원인에 의하여 출원된 대한민국 특허출원 제2003-0079908호, "이종의 게이트 절연막을 가지는 반도체 소자 및 그 제조방법"에 상세하게 기재되어 있으며, 상기 특허출원 명세서는 참조에 의하여 본 명세서에 완전히 결합한다.
예를 들어, 상기 HfO2막은 CVD (chemical vapor deposition) 방법 또는 ALD (atomic layer deposition) 방법으로 형성될 수 있다. 상기 HfO2막을 CVD 방법으로 형성하는 경우, 예를 들면 HfCl4, Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP) 4, Hf(NEt2)4 또는 Hf(NMe2)4와 같은 Hf 소스 물질과, O2, O3, 또는 산소 라디칼과 같은 O 소스 물질을 사용하여 약 400 ∼ 500℃의 온도 및 약 1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행한다. 상기 HfO2막을 ALD 방법으로 형성하는 경우, Hf 소스로서 HfCl4, 또는 Hf(OtBu)4, Hf(NEtMe)4, Hf(MMP)4, Hf(NEt2)4 또는 Hf(NMe 2)4와 같은 금속 유기 전구체 (metal organic precursor)를 사용하고, O 소스로서 H2O, H2O2, -OH 라디칼을 포함하는 알콜류, O3 또는 O2 플라즈마를 사용하여 약 150 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고, 원하는 두께의 HfO2막이 얻어질 때까지 상기 증착 공정 및 퍼징(purging) 공정을 반복한다. 상기 HfO2막을 ALD 방법으로 형성하는 경우, 저온 증착이 가능하며, 우수한 스텝 커버리지(step coverage)를 얻을 수 있고, 두께 제어가 용이하다.
그리고, 필요한 경우에는 N2, NO, N2O, NH3 및 O2로 이루어지는 군에서 선택되는 어느 하나 또는 이들의 조합으로 이루어지는 가스 분위기 하에서 상기 HfO2막 을 어닐링하여 상기 HfO2막을 치밀화시킨다. 상기 어닐링시의 가스 분위기는 질소 원자를 포함하는 것이 바람직하다. 질소 원자를 포함하는 가스 분위기 하에서 상기 HfO2막을 어닐링함으로써 상기 HfO2막은 질화처리된다. 그러나, 본 발명은 이에 한정되지 않으며, 경우에 따라 상기 HfO2막을 치밀화하기 위하여 진공 분위기 하에서 어닐링할 수도 있다.
상기 HfO2막의 어닐링은 약 750 ∼ 1050℃의 온도하에서 행하는 것이 바람직하다. 상기 HfO2막을 어닐링함으로써 상기 HfO2막의 습식 세정액, 특히 불소(F)를 함유하는 세정액에 대한 식각율이 급격히 낮아지게 된다. 상기 어닐링을 750℃ 이하의 온도에서 행하면 상기 HfO2막의 식각율을 충분히 낮출 수 없으므로 바람직하지 않다. 또한, 상기 어닐링을 너무 높은 온도에서 행하면 상기 HfO2막의 결정화가 일어나 결정화된 막을 통한 누설 전류가 증가하는 현상이 발생될 수 있다. 따라서, 상기 어닐링 온도는 약 750 ∼ 1050℃의 온도 범위 내에서 행하여지는 것이 바람직하다.
그리고, 계속해서 도 3h를 참조하면, 통상의 물질막 증착 공정을 사용하여 상기 엔모스 절연막 상에 TiN 등의 금속 물질로 엔모스 금속 게이트(50)를 형성한다. 본 실시예에 의하면, 금속 게이트(50)를 형성할 때 종래와 같은 물질막 증착 및 식각 공정을 이용하는 것이 아니라 다마신 공정을 이용하기 때문에 내화성 금속의 식각에 따른 식각 프로파일의 열화를 방지할 수 있다. 다음으로, 씨모스 영역 을 덮고 있는 제4 마스크 패턴(40)을 제거한 다음, 제4 마스크 패턴(40)과 동일한 물질로 엔모스 영역 전체를 덮는 제5 마스크 패턴(60)을 형성한다.
도 3i에는 엔모스 영역의 제2 마스크 패턴(16)을 제거하고 피모스 채널 형성용 패턴(12'', 14'')을 노출시키는 단계가 도시되어 있다. 본 단계의 공정은 엔모스 영역에서의 공정과 동일하므로 자세한 설명은 생략한다.
도 3j에는 피모스 절연막 및 피모스 금속 게이트 패턴(70)을 형성한 다음, 엔모스 영역을 덮고 있는 제5 마스크 패턴(60)을 제거하는 단계가 도시되어 있다. 도 3j를 참조하면, 먼저 노출된 피모스 씬-바디 채널(14'')을 둘러싸는 피모스 절연막(미도시)을 형성한다. 피모스 절연막은 후속 공정에서 형성될 금속 게이트 패턴(70)의 물질 및 이에 따른 문턱 전압값에 따라서 실리콘 산화막이나 전자 트랩 유전체막, 예컨대 Al2O3막을 포함하는 물질막으로 형성할 수 있다. 후자의 경우에, 전자 트랩 유전체막을 형성하기 이전에 피모스 인터페이스층을 더 형성할 수도 있다. 피모스 인터페이스층 및 Al2O3막을 형성하는 공정에 대해서는 본 특허 출원의 출원인과 전술한 대한민국 특허출원 제2003-0079908호에 상세하게 기재되어 있다.
상기 Al2O3막은 CVD 또는 ALD 방법으로 형성될 수 있으나, ALD 방법으로 형성하는 것이 더 바람직하다. 상기 Al2O3막을 ALD 방법으로 형성하는 경우, 상기 Al2O3막을 형성하기 위하여 제 1 반응물로서 TMA(trimethyl aluminum)를 사용하고 제2 반응물로서 O3를 사용하여 약 200 ∼ 500℃의 온도 및 약 0.1 ∼ 5 Torr의 압력 조건 하에서 증착 공정을 행하고 원하는 두께의 Al2O3막이 얻어질 때까지 상기 증착 공정 및 퍼징 공정을 반복한다. 상기 Al2O3막 형성을 위한 제1 반응물로서 TMA 외에 AlCl3, AlH3N(CH3)3, C6H15AlO, (C 4H9)2AlH, (CH3)2AlCl, (C2H5 )3Al 또는 (C4H9)3Al 등을 사용할 수도 있다. 또한, 상기 제2 반응물로서 H2O, H2O2 또는 플라즈마 N2O, 플라즈마 O2 등과 같은 활성화된 산화제를 사용하는 것도 가능하다. 특히, 상기 제2 반응물로서 O3를 사용하는 경우에는 후속의 어닐링 단계를 생략, 또는 후속 어닐링시의 열처리량(thermal budget)을 최소화할 수 있다.
계속해서 도 3j를 참조하면, 통상의 물질막 증착 공정을 사용하여 상기 피모스 절연막 상에 TiN 등의 금속 물질로 피모스 금속 게이트(70)를 형성한다. 피모스 금속 게이트(70)는 엔모스 금속 게이트(50)와 동일한 금속 물질로 형성하거나 다른 금속 물질로 형성할 수도 있다. 본 단계에서도, 금속 게이트(70)를 형성할 때 종래와 같은 물질막 증착 및 식각 공정을 이용하는 것이 아니라 다마신 공정을 이용하기 때문에 내화성 금속의 식각에 따른 식각 프로파일의 열화를 방지할 수 있다. 다음으로, 엔모스 영역을 덮고 있는 제5 마스크 패턴(60)을 제거한다.
도 3k에는 제3 마스크 패턴(30)을 제거하는 단계가 도시되어 있다. 제3 마스크 패턴(30)이 실리콘 질화막으로 형성된 경우에, 인산 스트립과 같은 습식 식각 공정을 이용하여 용이하게 제거할 수가 있다.
이후, 통상적인 반도체 제조 공정을 실시하여 씨모스 소자를 완성한다.
본 발명에 의하면, 엔모스 및 피모스 금속 게이트 물질의 물성에 따라서 엔모스 절연막과 피모스 절연막을 각각 홀 트랩 유전체막을 포함하는 물질막 또는 전자 트랩 유전체막을 포함하는 유전체막으로 형성함으로써 고성능 씨모스 소자에 요구되는 상칭적일 뿐만이 아니라 아주 낮은 문턱 전압을 가지는 씬-바디 씨모스 소자를 용이하게 제조할 수가 있다.
뿐만 아니라, 본 발명에 의하면 금속 게이트 물질로서 사용할 수 있는 물질에 특별한 제한이 없다. 특히, 금속 게이트를 형성할 때, 다마신 공정을 이용하기 때문에 금속 게이트의 프로파일이 열화되는 것을 방지할 수 있다.

Claims (58)

  1. 실리콘 에피층으로 형성된 엔모스 씬-바디 채널;
    상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 실리콘 산화물로 형성되어 있는 엔모스 절연막; 및
    상기 엔모스 절연막 상에 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와,
    실리콘 에피층으로 형성된 피모스 씬-바디 채널;
    상기 피모스 씬-바디 채널을 둘러싸도록 상기 피모스 씬-바디 채널의 표면 상에 형성되어 있으며, 전자 트랩 유전체막을 포함하는 피모스 절연막; 및
    상기 피모스 절연막 상에 형성되어 있는 피모스 금속 게이트를 포함하는 피 모스 트랜지스터를 가지는 씨모스 소자.
  2. 제1항에 있어서, 상기 전자 트랩 유전체막은 Al2O3막을 포함하는 것을 특징으로 하는 씨모스 소자.
  3. 제2항에 있어서, 상기 피모스 절연막은 상기 피모스 씬-바디 채널의 표면과 상기 Al2O3막 상에 개재되어 있는 피모스 인터페이스층을 더 포함하는 것을 특징으로 하는 씨모스 소자.
  4. 제3항에 있어서, 상기 피모스 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 씨모스 소자.
  5. 실리콘 에피층으로 형성된 엔모스 씬-바디 채널;
    상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 형성되어 있으며, 홀 트랩 유전체막을 포함하는 엔모스 절연막; 및
    상기 엔모스 절연막 상에 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터를 포함하는 씨모스 트랜지스터와,
    실리콘 에피층으로 형성된 피모스 씬-바디 채널;
    상기 피모스 씬-바디 채널을 둘러싸도록 상기 피모스 씬-바디 채널의 표면 상에 실리콘 산화물로 형성되어 있는 피모스 절연막; 및
    상기 피모스 절연막 상에 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가지는 씨모스 소자.
  6. 제5항에 있어서, 상기 홀 트랩 유전체막은 HfO2막을 포함하는 것을 특징으로 하는 씨모스 소자.
  7. 제6항에 있어서, 상기 엔모스 절연막은 상기 엔모스 씬-바디 채널의 표면과 상기 HfO2막 상에 개재되어 있는 엔모스 인터페이스층을 더 포함하는 것을 특징으로 하는 씨모스 소자.
  8. 제7항에 있어서, 상기 엔모스 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 씨모스 소자.
  9. 제1항 또는 제5항에 있어서, 상기 엔모스 씬-바디 채널과 상기 피모스 씬-바디 채널은 불순물이 도우핑되지 않은 실리콘 에피막으로 형성된 것을 특징으로 하는 씨모스 소자.
  10. 제1항 또는 제5항에 있어서, 상기 엔모스 씬-바디 채널과 상기 피모스 씬-바디 채널은 N-도우핑된 실리콘 에피막으로 형성된 것을 특징으로 하는 씨모스 소자.
  11. 제1항 또는 제5항에 있어서, 상기 엔모스 금속 게이트 및 상기 피모스 금속 게이트는 동일한 물질로 형성되는 것을 특징으로 하는 씨모스 소자.
  12. 제11항에 있어서, 상기 엔모스 금속 게이트 및 상기 피모스 금속 게이트는 TiN으로 형성하는 것을 특징으로 하는 씨모스 소자.
  13. 실리콘 에피층으로 형성된 엔모스 씬-바디 채널;
    상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 형성되어 있으며, 홀 트랩 유전체막을 포함하는 엔모스 절연막; 및
    상기 엔모스 절연막 상에 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와,
    실리콘 에피층으로 형성된 피모스 씬-바디 채널;
    상기 피모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 형성되어 있으며, 전자 트랩 유전체막을 포함하는 피모스 절연막; 및
    상기 피모스 절연막 상에 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가지는 씨모스 소자.
  14. 제13항에 있어서, 상기 홀 트랩 유전체막은 HfO2막을 포함하고, 상기 전자 트랩 유전체막은 Al2O3막을 포함하는 것을 특징으로 하는 씨모스 소자.
  15. 반도체 기판의 일 영역 상에 형성되며, 수직 방향으로 적층되어 있는 복수 개의 엔모스 씬-바디 채널을 구비하고, 서로 인접한 상기 엔모스 씬-바디 채널 사이에는 적어도 하나의 터널이 형성되어 있는 엔모스 액티브 채널 패턴;
    상기 엔모스 씬-바디 채널의 표면을 둘러싸도록 실리콘 산화물로 형성되어 있는 엔모스 절연막; 및
    상기 터널을 매립하면서 상기 엔모스 절연막을 둘러싸도록 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와,
    상기 반도체 기판의 다른 영역 상에 형성되며, 수직 방향으로 적층되어 있는 복수 개의 피모스 씬-바디 채널을 구비하고, 서로 인접한 상기 엔모스 씬-바디 채널 사이에는 적어도 하나의 터널이 형성되어 있는 피모스 액티브 채널 패턴;
    상기 피모스 씬-바디 채널의 표면을 둘러싸도록 형성되어 있으며, 전자 트랩 유전체막을 포함하는 피모스 절연막; 및
    상기 터널을 매립하면서 상기 피모스 절연막을 둘러싸도록 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가지는 씨모스 소자.
  16. 반도체 기판의 일 영역 상에 형성되며, 수직 방향으로 적층되어 있는 복수 개의 엔모스 씬-바디 채널을 구비하고, 서로 인접한 상기 엔모스 씬-바디 채널 사이에는 적어도 하나의 터널이 형성되어 있는 엔모스 액티브 채널 패턴;
    상기 엔모스 씬-바디 채널의 표면을 둘러싸도록 형성되어 있으며, 홀 트랩 유전체막을 포함하는 엔모스 절연막; 및
    상기 터널을 매립하면서 상기 엔모스 절연막을 둘러싸도록 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와,
    상기 반도체 기판의 다른 영역 상에 형성되며, 수직 방향으로 적층되어 있는 복수 개의 피모스 씬-바디 채널을 구비하고, 서로 인접한 상기 엔모스 씬-바디 채널 사이에는 적어도 하나의 터널이 형성되어 있는 피모스 액티브 채널 패턴;
    상기 피모스 씬-바디 채널의 표면을 둘러싸도록 실리콘 산화물로 형성되어 있는 피모스 절연막; 및
    상기 터널을 매립하면서 상기 피모스 절연막을 둘러싸도록 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가지는 씨모스 소자.
  17. 반도체 기판의 일 영역 상에 형성되며, 수직 방향으로 적층되어 있는 복수 개의 엔모스 씬-바디 채널을 구비하고, 서로 인접한 상기 엔모스 씬-바디 채널 사이에는 적어도 하나의 터널이 형성되어 있는 엔모스 액티브 채널 패턴;
    상기 엔모스 씬-바디 채널의 표면을 둘러싸도록 형성되어 있으며, 홀 트랩 유전체막을 포함하는 엔모스 절연막; 및
    상기 터널을 매립하면서 상기 엔모스 절연막을 둘러싸도록 형성되어 있는 엔모스 금속 게이트를 포함하는 엔모스 트랜지스터와,
    상기 반도체 기판의 다른 영역 상에 형성되며, 수직 방향으로 적층되어 있는 복수 개의 피모스 씬-바디 채널을 구비하고, 서로 인접한 상기 엔모스 씬-바디 채널 사이에는 적어도 하나의 터널이 형성되어 있는 피모스 액티브 채널 패턴;
    상기 피모스 씬-바디 채널의 표면을 둘러싸도록 형성되어 있으며, 전자 트랩 유전체막을 포함하는 피모스 절연막; 및
    상기 터널을 매립하면서 상기 피모스 절연막을 둘러싸도록 형성되어 있는 피모스 금속 게이트를 포함하는 피모스 트랜지스터를 가지는 씨모스 소자.
  18. 제15항, 제16항 또는 제17항에 있어서, 상기 씨모스 소자는 상기 엔모스 액티브 채널 패턴 및 상기 피모스 액티브 채널 패턴의 양측에 각각 상기 복수 개의 엔모스 씬-바디 채널 및 상기 복수 개의 피모스 씬-바디 채널과 연결되도록 형성된 엔모스 소오스/드레인 영역 및 피모스 소오스/드레인 영역을 더 포함하는 것을 특징으로 하는 씨모스 소자.
  19. 제15항, 제16항 또는 제17항에 있어서, 상기 씨모스 소자는 상기 엔모스 및 피모스 씬 바디 채널과 상기 엔모스 및 피모스 소오스/드레인 영역 사이에 각각 형성된 엔모스 소오스/드레인 확장층 및 씨모스 소오스/드레인 확장층을 더 포함하는 것을 특징으로 하는 씨모스 소자.
  20. 제15항, 제16항 또는 제17항에 있어서, 상기 엔모스 씬-바디 채널과 상기 피모스 씬-바디 채널은 불순물이 도우핑되지 않은 실리콘 에피막으로 형성된 것을 특징으로 하는 씨모스 소자.
  21. 제15항, 제16항 또는 제17항에 있어서, 상기 엔모스 씬-바디 채널과 상기 피모스 씬-바디 채널은 N-도우핑된 실리콘 에피막으로 형성된 것을 특징으로 하는 씨모스 소자.
  22. 제15항, 제16항 또는 제17항에 있어서, 상기 엔모스 금속 게이트 및 상기 피모스 금속 게이트는 동일한 물질로 형성되는 것을 특징으로 하는 씨모스 소자.
  23. 제21항에 있어서, 상기 엔모스 금속 게이트 및 상기 피모스 금속 게이트는 TiN으로 형성하는 것을 특징으로 하는 씨모스 소자.
  24. 제15항 또는 제17항에 있어서, 상기 홀 트랩 유전체막은 HfO2막인 것을 특징으로 하는 씨모스 소자.
  25. 제16항 또는 제17항에 있어서, 상기 전자 트랩 유전체막은 Al2O3막인 것을 특징으로 하는 씨모스 소자.
  26. 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판의 표면 상에 희생층과 씬-바디 채널층을 포함하는 채널 형성용 예비층을 형성하는 단계;
    상기 채널 형성용 예비층을 패터닝하여 상기 엔모스 영역에는 엔모스 채널 형성용 예비 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 예비 패턴을 형성하는 단계;
    상기 반도체 기판의 표면이 노출될 때까지 상기 엔모스 및 피모스 채널 형성용 예비 패턴의 양 단부를 이방성 식각하여 그루부를 형성함으로써, 상기 엔모스 영역에는 엔모스 채널 형성용 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 패턴을 형성하는 단계;
    상기 그루브에 물질막을 매립함으로써 상기 엔모스 소오스/드레인 영역 및 상기 피모스 소오스/드레인 영역을 형성하는 단계;
    상기 엔모스 및 피모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 엔모스 씬-바디 채널 및 피모스 씬-바디 채널을 형성하는 단계;
    상기 피모스 영역을 마스크한 상태에서 상기 엔모스 씬-바디 채널을 둘러싸도록 실리콘 산화물로 엔모스 절연막을 형성하는 단계;
    상기 엔모스 절연막을 둘러싸도록 그 표면 상에 엔모스 금속 게이트 패턴을 형성하는 단계;
    상기 엔모스 영역을 마스크한 상태에서 상기 피모스 씬-바디 채널을 둘러싸 도록 그 표면 상에 전자 트랩 유전체막을 포함하는 피모스 절연막을 형성하는 단계; 및
    상기 피모스 절연막을 둘러싸도록 그 표면 상에 피모스 금속 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  27. 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판의 표면 상에 희생층과 씬-바디 채널층을 포함하는 채널 형성용 예비층을 형성하는 단계;
    상기 채널 형성용 예비층을 패터닝하여 상기 엔모스 영역에는 엔모스 채널 형성용 예비 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 예비 패턴을 형성하는 단계;
    상기 반도체 기판의 표면이 노출될 때까지 상기 엔모스 및 피모스 채널 형성용 예비 패턴의 양 단부를 이방성 식각하여 그루부를 형성함으로써, 상기 엔모스 영역에는 엔모스 채널 형성용 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 패턴을 형성하는 단계;
    상기 그루브에 물질막을 매립함으로써 상기 엔모스 소오스/드레인 영역 및 상기 피모스 소오스/드레인 영역을 형성하는 단계;
    상기 엔모스 및 피모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 엔모스 씬-바디 채널 및 피모스 씬-바디 채널을 형성하는 단계;
    상기 엔모스 영역을 마스크한 상태에서 상기 피모스 씬-바디 채널을 둘러싸도록 그 표면 상에 실리콘 산화물로 피모스 절연막을 형성하는 단계;
    상기 피모스 절연막을 둘러싸도록 그 표면 상에 피모스 금속 게이트 패턴을 형성하는 단계;
    상기 피모스 영역을 마스크한 상태에서 상기 엔모스 씬-바디 채널을 둘러싸도록 그 표면 상에 홀 트랩 유전체막을 포함하는 엔모스 절연막을 형성하는 단계; 및
    상기 엔모스 절연막을 둘러싸도록 그 표면 상에 엔모스 금속 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  28. 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판의 표면 상에 희생층과 씬-바디 채널층을 포함하는 채널 형성용 예비층을 형성하는 단계;
    상기 채널 형성용 예비층을 패터닝하여 상기 엔모스 영역에는 엔모스 채널 형성용 예비 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 예비 패턴을 형성하는 단계;
    상기 반도체 기판의 표면이 노출될 때까지 상기 엔모스 및 피모스 채널 형성용 예비 패턴의 양 단부를 이방성 식각하여 그루부를 형성함으로써, 상기 엔모스 영역에는 엔모스 채널 형성용 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 패턴을 형성하는 단계;
    상기 그루브에 물질막을 매립함으로써 상기 엔모스 소오스/드레인 영역 및 상기 피모스 소오스/드레인 영역을 형성하는 단계;
    상기 엔모스 및 피모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 엔모스 씬-바디 채널 및 피모스 씬-바디 채널을 형성하는 단계;
    상기 피모스 영역을 마스크한 상태에서 상기 엔모스 씬-바디 채널을 둘러싸도록 그 표면 상에 홀 트랩 유전체막을 포함하는 엔모스 절연막을 형성하는 단계;
    상기 엔모스 절연막을 둘러싸도록 그 표면 상에 엔모스 금속 게이트 패턴을 형성하는 단계;
    상기 엔모스 영역을 마스크한 상태에서 상기 피모스 씬-바디 채널을 둘러싸도록 그 표면 상에 전자 트랩 유전체막을 포함하는 피모스 절연막을 형성하는 단계; 및
    상기 피모스 절연막을 둘러싸도록 그 표면 상에 피모스 금속 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  29. 제26항, 제27항 또는 제28항에 있어서, 상기 엔모스 절연막 형성 단계 및 상기 엔모스 금속 게이트 패턴 형성 단계와 상기 피모스 절연막 형성 단계 및 상기 피모스 금속 게이트 패턴 형성 단계는 순서를 바꾸어서 수행할 수 있는 것을 특징으로 하는 씨모스 소자의 제조방법.
  30. 제28항, 제27항 또는 제28항에 있어서, 상기 엔모스 및 피모스 소오스/드레인 영역을 형성하는 단계 이전에 상기 엔모스 및 피모스 채널 형성용 패턴을 트리밍하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  31. 제26항, 제27항 또는 제28항에 있어서, 상기 엔모스 및 피모스 소오스/드레인영역을 형성하는 단계 이전에 상기 엔모스 및 피모스 채널 형성용 패턴의 측벽에 각각 엔모스 소오스/드레인 확장층 및 피모스 소오스/드레인 확장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  32. 제31항에 있어서, 상기 엔모스 및 피모스 소오스/드레인 확장층은 선택적 에피택셜 성장법으로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  33. 제26항, 제27항 또는 제28항에 있어서, 상기 희생층은 실리콘 저매늄으로 형성하고, 상기 씬-바디 채널층은 실리콘으로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  34. 제33항에 있어서, 상기 채널 형성용 예비층은 순차적으로 적층된 제1 희생층, 제1 실리콘층, 제2 희생층 및 제2 실리콘층을 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  35. 제33항에 있어서, 상기 채널 형성용 예비층은 불순물이 도우핑되지 않은 실리콘으로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  36. 제33항에 있어서, 상기 채널 형성용 예비층은 N-도우핑된 실리콘으로 형성하 는 것을 특징으로 하는 씨모스 소자의 제조방법.
  37. 제27항 또는 제28항에 있어서, 상기 엔모스 절연막은 HfO2막을 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  38. 제37항에 있어서, 상기 엔모스 절연막을 형성하는 단계 이전에 상기 엔모스 씬-바디 채널의 표면 상에 엔모스 인터페이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  39. 제38항에 있어서, 상기 엔모스 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 씨모스 소자의 제조방법.
  40. 제26항 또는 제28항에 있어서, 상기 피모스 절연막은 Al2O3막을 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  41. 제40항에 있어서, 상기 피모스 절연막을 형성하는 단계 이전에 상기 피모스 씬-바디 채널의 표면 상에 피모스 인터페이스층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  42. 제41항에 있어서, 상기 피모스 인터페이스층은 실리콘 산화막, 실리콘 산화질화막, 실리케이트막 또는 이들의 조합으로 이루어지는 것을 특징으로 하는 씨모스 소자의 제조방법.
  43. 제26항, 제27항 또는 제28항에 있어서, 상기 엔모스 금속 게이트 및 상기 피모스 금속 게이트는 동일한 물질로 형성되는 것을 특징으로 하는 씨모스 소자의 제조방법.
  44. 제43항에 있어서, 상기 엔모스 금속 게이트 및 상기 피모스 금속 게이트는 TiN으로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  45. 제26항, 제27항 또는 제28항에 있어서, 상기 엔모스 금속 게이트 및 상기 피모스 금속 게이트는 서로 다른 물질로 형성되는 것을 특징으로 하는 씨모스 소자의 제조방법.
  46. 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판의 표면 상에 희생층과 씬-바디 채널층을 포함하는 채널 형성용 예비층을 형성하는 단계;
    상기 채널 형성용 예비층 상에 활성 영역을 한정하는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 채널 형성용 예비층을 식각하여, 상기 엔모스 영역에는 엔모스 채널 형성용 예비 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 예비 패턴을 형성하는 단계;
    상기 엔모스 및 피모스 채널 형성용 예비 패턴 상에 상기 엔모스 및 피모스 채널 형성용 예비 패턴의 양 단부를 노출시키고 채널 영역을 한정하도록 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 엔모스 및 피모스 채널 형성용 예비 패턴을 상기 반도체 기판의 표면이 노출될 때까지 이방성 식각하여 그루부를 형성함으로써, 상기 엔모스 영역에는 엔모스 채널 형성용 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 패턴을 형성하는 단계;
    상기 그루브를 물질막으로 매립하여 엔모스 소오스/드레인 영역 및 피모스 소오스/드레인 영역을 형성하는 단계;
    상기 엔모스 및 피모스 소오스/드레인 영역을 덮고 상기 엔모스 및 피모스 채널 형성용 패턴의 상면을 노출시키는 제3 마스크 패턴을 형성하는 단계;
    상기 피모스 영역을 덮는 제4 마스크 패턴을 형성하는 단계;
    상기 엔모스 영역의 상기 제3 마스크 패턴을 마스크로 사용하여 상기 엔모스 채널 형성용 패턴의 측면을 노출시키는 단계;
    상기 엔모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 엔모스 씬-바디 채널을 형성하는 단계;
    상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 실리콘 산화물로 형성된 엔모스 절연막을 형성하는 단계;
    상기 엔모스 절연막을 둘러싸도록 상기 엔모스 절연막 상에 엔모스 금속 게이트 패턴을 형성하는 단계;
    상기 제4 마스크 패턴을 제거하는 단계;
    상기 엔모스 영역을 덮는 제5 마스크 패턴을 형성하는 단계;
    상기 피모스 영역의 상기 제3 마스크 패턴을 마스크로 사용하여 상기 피모스 채널 형성용 패턴의 측면을 노출시키는 단계;
    상기 피모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 피모스 씬-바디 채널을 형성하는 단계;
    상기 피모스 씬-바디 채널을 둘러싸도록 상기 피모스 씬-바디 채널의 표면 상에 전자 트랩 유전체막을 포함하는 피모스 절연막을 형성하는 단계;
    상기 피모스 절연막을 둘러싸도록 상기 피모스 절연막 상에 피모스 금속 게이트 패턴을 형성하는 단계; 및
    상기 제5 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  47. 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판의 표면 상에 희생층과 씬-바디 채널층을 포함하는 채널 형성용 예비층을 형성하는 단계;
    상기 채널 형성용 예비층 상에 활성 영역을 한정하는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 채널 형성용 예비층을 식각하여, 상기 엔모스 영역에는 엔모스 채널 형성용 예비 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 예비 패턴을 형성하는 단계;
    상기 엔모스 및 피모스 채널 형성용 예비 패턴 상에 상기 엔모스 및 피모스 채널 형성용 예비 패턴의 양 단부를 노출시키고 채널 영역을 한정하도록 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 엔모스 및 피모스 채널 형성용 예비 패턴을 상기 반도체 기판의 표면이 노출될 때까지 이방성 식각하여 그루부를 형성함으로써, 상기 엔모스 영역에는 엔모스 채널 형성용 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 패턴을 형성하는 단계;
    상기 그루브를 물질막으로 매립하여 엔모스 소오스/드레인 영역 및 피모스 소오스/드레인 영역을 형성하는 단계;
    상기 엔모스 및 피모스 소오스/드레인 영역을 덮고 상기 엔모스 및 피모스 채널 형성용 패턴의 상면을 노출시키는 제3 마스크 패턴을 형성하는 단계;
    상기 피모스 영역을 덮는 제4 마스크 패턴을 형성하는 단계;
    상기 엔모스 영역의 상기 제3 마스크 패턴을 마스크로 사용하여 상기 엔모스 채널 형성용 패턴의 측면을 노출시키는 단계;
    상기 엔모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 엔모스 씬-바디 채널을 형성하는 단계;
    상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 홀 트랩 유전체막을 포함하는 엔모스 절연막을 형성하는 단계;
    상기 엔모스 절연막을 둘러싸도록 상기 엔모스 절연막 상에 엔모스 금속 게이트 패턴을 형성하는 단계;
    상기 제4 마스크 패턴을 제거하는 단계;
    상기 엔모스 영역을 덮는 제5 마스크 패턴을 형성하는 단계;
    상기 피모스 영역의 상기 제3 마스크 패턴을 마스크로 사용하여 상기 피모스 채널 형성용 패턴의 측면을 노출시키는 단계;
    상기 피모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 피모스 씬-바디 채널을 형성하는 단계;
    상기 피모스 씬-바디 채널을 둘러싸도록 상기 피모스 씬-바디 채널의 표면 상에 실리콘 산화물로 형성된 피모스 절연막을 형성하는 단계;
    상기 피모스 절연막을 둘러싸도록 상기 피모스 절연막 상에 피모스 금속 게이트 패턴을 형성하는 단계; 및
    상기 제5 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  48. 엔모스 영역 및 피모스 영역이 한정되어 있는 반도체 기판의 표면 상에 희생층과 씬-바디 채널층을 포함하는 채널 형성용 예비층을 형성하는 단계;
    상기 채널 형성용 예비층 상에 활성 영역을 한정하는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 상기 채널 형성용 예비층을 식각하여, 상기 엔모스 영역에는 엔모스 채널 형성용 예비 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 예비 패턴을 형성하는 단계;
    상기 엔모스 및 피모스 채널 형성용 예비 패턴 상에 상기 엔모스 및 피모스 채널 형성용 예비 패턴의 양 단부를 노출시키고 채널 영역을 한정하도록 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 마스크로 사용하여 상기 엔모스 및 피모스 채널 형성용 예비 패턴을 상기 반도체 기판의 표면이 노출될 때까지 이방성 식각하여 그루부를 형성함으로써, 상기 엔모스 영역에는 엔모스 채널 형성용 패턴을 형성하고 상기 피모스 영역에는 피모스 채널 형성용 패턴을 형성하는 단계;
    상기 그루브를 물질막으로 매립하여 엔모스 소오스/드레인 영역 및 피모스 소오스/드레인 영역을 형성하는 단계;
    상기 엔모스 및 피모스 소오스/드레인 영역을 덮고 상기 엔모스 및 피모스 채널 형성용 패턴의 상면을 노출시키는 제3 마스크 패턴을 형성하는 단계;
    상기 피모스 영역을 덮는 제4 마스크 패턴을 형성하는 단계;
    상기 엔모스 영역의 상기 제3 마스크 패턴을 마스크로 사용하여 상기 엔모스 채널 형성용 패턴의 측면을 노출시키는 단계;
    상기 엔모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 엔모스 씬-바디 채널을 형성하는 단계;
    상기 엔모스 씬-바디 채널을 둘러싸도록 상기 엔모스 씬-바디 채널의 표면 상에 홀 트랩 유전체막을 포함하는 엔모스 절연막을 형성하는 단계;
    상기 엔모스 절연막을 둘러싸도록 상기 엔모스 절연막 상에 엔모스 금속 게이트 패턴을 형성하는 단계;
    상기 제4 마스크 패턴을 제거하는 단계;
    상기 엔모스 영역을 덮는 제5 마스크 패턴을 형성하는 단계;
    상기 피모스 영역의 상기 제3 마스크 패턴을 마스크로 사용하여 상기 피모스 채널 형성용 패턴의 측면을 노출시키는 단계;
    상기 피모스 채널 형성용 패턴의 잔류하는 희생층을 선택적으로 제거하여 피모스 씬-바디 채널을 형성하는 단계;
    상기 피모스 씬-바디 채널을 둘러싸도록 상기 피모스 씬-바디 채널의 표면 상에 전자 트랩 유전체막을 포함하는 피모스 절연막을 형성하는 단계;
    상기 피모스 절연막을 둘러싸도록 상기 피모스 절연막 상에 피모스 금속 게이트 패턴을 형성하는 단계; 및
    상기 제5 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  49. 제46항, 제47항 또는 제48항에 있어서,
    상기 엔모스 및 피모스 채널 형성용 예비 패턴을 형성하는 단계 이후에 상기 엔모스 및 피모스 채널 형성용 예비 패턴이 형성되어 있지 않은 상기 반도체 기판에 얕은 트렌치 격리막을 형성하고,
    상기 엔모스 및 피모스 채널 형성용 패턴의 측면을 노출하는 단계에서는 상기 얕은 트렌치 격리막을 식각하는 것을 특징으로 하는 시모스 소자의 제조방법.
  50. 제46항, 제47항 또는 제48항에 있어서, 상기 엔모스 및 피모스 채널 형성용 패턴을 형성하는 단계와 상기 엔모스 및 피모스 소오스/드레인 영역을 형성하는 단계 사이에, 상기 엔모스 및 피모스 채널 형성용 패턴을 트리밍하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  51. 제46항, 제47항 또는 제48항에 있어서, 상기 엔모스 및 피모스 채널 형성용 패턴의 측벽에 각각 엔모스 소오스/드레인 확장층 및 피모스 소오스/드레인 확장층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  52. 제46항, 제47항 또는 제48항에 있어서, 상기 희생층은 실리콘 저매늄으로 형성하고, 상기 씬-바디 채널층은 실리콘으로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  53. 제52항에 있어서, 상기 채널 형성용 예비층은 불순물이 도우핑되지 않은 실리콘으로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  54. 제52항에 있어서, 상기 채널 형성용 예비층은 N-도우핑된 실리콘으로 형성하 는 것을 특징으로 하는 씨모스 소자의 제조방법.
  55. 제52항에 있어서, 상기 제2 마스크 패턴은 실리콘 산화물로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  56. 제52항에 있어서, 상기 제3 마스크 패턴은 실리콘 질화물로 형성하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  57. 제47항 또는 제48항에 있어서, 상기 엔모스 절연막은 HfO2막을 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
  58. 제46항 또는 제48항에 있어서, 상기 피모스 절연막은 Al2O3막을 포함하는 것을 특징으로 하는 씨모스 소자의 제조방법.
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