JPS628536A - 電子装置とその製造方法 - Google Patents
電子装置とその製造方法Info
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- JPS628536A JPS628536A JP14652485A JP14652485A JPS628536A JP S628536 A JPS628536 A JP S628536A JP 14652485 A JP14652485 A JP 14652485A JP 14652485 A JP14652485 A JP 14652485A JP S628536 A JPS628536 A JP S628536A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置、特に半導体集積回路装置における
素子分離（アイソレーション）技術に関する。
素子分離（アイソレーション）技術に関する。
これまでに開発され、実用化された集積回路のアイソレ
ーション技術は構造によっ曵大別すれば、（１）全面（
素子の側壁と底面）をｐｎ接合で構成するもの、（２）
側壁のみ絶縁物（底面はｐｎ接合）のもの、（３１全面
を絶縁物で構成するものがある。
ーション技術は構造によっ曵大別すれば、（１）全面（
素子の側壁と底面）をｐｎ接合で構成するもの、（２）
側壁のみ絶縁物（底面はｐｎ接合）のもの、（３１全面
を絶縁物で構成するものがある。
特性的には全面絶縁物構造が望ましいが、現状では製造
工程が複雑であり、耐放射線用や高耐圧バイポーラＩＣ
に実用例が見られる程度である。
工程が複雑であり、耐放射線用や高耐圧バイポーラＩＣ
に実用例が見られる程度である。
コスト・性能の両面を考慮すると、超ＬＳＩには側壁絶
縁分離が適すると考えられる。工業調査会見ＲＫ子材料
」昭和５７年７月１日発行１９８２年７月号、 ｐｌ
１１〜１１５゜ 本出願人においては、側壁部分なｐｎ接合と溝とを併用
したアイソレーション構造を本発明前に開発している。
縁分離が適すると考えられる。工業調査会見ＲＫ子材料
」昭和５７年７月１日発行１９８２年７月号、 ｐｌ
１１〜１１５゜ 本出願人においては、側壁部分なｐｎ接合と溝とを併用
したアイソレーション構造を本発明前に開発している。
このアイソレーション構造は第７図に示すように、素子
の形成されるｎ型領域３の周囲にエツチングによる構５
を設け、溝５の下部はｐ型拡散層１２を介してｐ型基板
１に接続する。
の形成されるｎ型領域３の周囲にエツチングによる構５
を設け、溝５の下部はｐ型拡散層１２を介してｐ型基板
１に接続する。
なお、ｎ型領域下面とｐ型基板１との間はｎ型埋込層７
が介在する通常のｐｎ接合分１１ｇ１構造である。
が介在する通常のｐｎ接合分１１ｇ１構造である。
このように溝部を設けることでｐ型拡散層は浅い拡散で
すみ、また＃ＩＩｔす素子内部に延長してコレクタ取出
しのための１１型拡ｉａ鳩を浅い拡鯰で設けることがで
さる利点が得られる。
すみ、また＃ＩＩｔす素子内部に延長してコレクタ取出
しのための１１型拡ｉａ鳩を浅い拡鯰で設けることがで
さる利点が得られる。
しかし、上記分離方式では、溝の深さに限度があり、溝
の深さの不足分’Ｉｔ ｐ ／ ｎ接合分離を用い℃い
るため、基板との間の接合容量Ｃｓ ｕｂ が増大する
とともに分離面積も小さくできないという問題があるこ
とがわかった。
の深さの不足分’Ｉｔ ｐ ／ ｎ接合分離を用い℃い
るため、基板との間の接合容量Ｃｓ ｕｂ が増大する
とともに分離面積も小さくできないという問題があるこ
とがわかった。
不発明の一つの目的は基板容量を低減でき、しかも集積
度の向上が可能なアイソレーション構造を提供すること
にある。
度の向上が可能なアイソレーション構造を提供すること
にある。
本発明の他の一つの目的は、側壁部が溝及び絶縁物によ
って構成されるアイソレーション方法を提供することに
ある。
って構成されるアイソレーション方法を提供することに
ある。
本発明の前記ならびにその他の目的と新規な特徴は本明
細書の記述および添付図面より明らかになるであろう。
細書の記述および添付図面より明らかになるであろう。
本願において開示される発明−のうち代表的なものの概
要を簡単に説明すれば次のとおりである。
要を簡単に説明すれば次のとおりである。
すなわち、Ｋ４１導電型半導体基板たとえばｐ型中導体
基板の上にｎ型のエピタキシャル半導体層を形成し、こ
のｎ型中導体層をいくつかの島領域に分離するための素
子分離領域を有する半導体装置において、上記素子分離
領域側壁部は、ｎ型エピタキシャル半導体層底部に半導
体酸化膜を形成し、上記半導体層表面より上記半導体酸
化膜に達する溝部を形成したものであって、これにより
、基板との間に接合容量を低減し、しかも集積度を向上
でき、前記発明の目的を達成できる。
基板の上にｎ型のエピタキシャル半導体層を形成し、こ
のｎ型中導体層をいくつかの島領域に分離するための素
子分離領域を有する半導体装置において、上記素子分離
領域側壁部は、ｎ型エピタキシャル半導体層底部に半導
体酸化膜を形成し、上記半導体層表面より上記半導体酸
化膜に達する溝部を形成したものであって、これにより
、基板との間に接合容量を低減し、しかも集積度を向上
でき、前記発明の目的を達成できる。
〔実施例１〕
第１図乃至第３図は本発明の一実施例を示すものであっ
て、側壁部分が絶縁物と溝部とからなる素子分離構造を
形成するプロセスの工程断面図である。
て、側壁部分が絶縁物と溝部とからなる素子分離構造を
形成するプロセスの工程断面図である。
以下各工程にそって詳述する。
ｉｌｌ 高比抵抗ｐ型Ｓｉ（シリコン）基板１を用意
し、この−主面上にＣＶＤ（気相化学堆積）法等により
５ｈｏｔ（シリコン酸化物Ｘ’１μｍ程度の厚さにデポ
ジットし、ホトレジストマスクを利用したバターニング
を行って素子分離のための絶縁物（ＳｉＯｘ）側壁２を
形成する。（第１図）（２１全面にＳｉをエピタキシャ
ル成長させ、第２図に示すように上記Ｓｉｎ、側壁を埋
め込むようにエピタキシャルＳｉ層３をたとえば１．５
〜２０μｍ程度の厚さに形成する。このＳｉには低濃度
のリン等をドープしておくことにより高比抵抗ｎ“型Ｓ
ｉ層として形成される。
し、この−主面上にＣＶＤ（気相化学堆積）法等により
５ｈｏｔ（シリコン酸化物Ｘ’１μｍ程度の厚さにデポ
ジットし、ホトレジストマスクを利用したバターニング
を行って素子分離のための絶縁物（ＳｉＯｘ）側壁２を
形成する。（第１図）（２１全面にＳｉをエピタキシャ
ル成長させ、第２図に示すように上記Ｓｉｎ、側壁を埋
め込むようにエピタキシャルＳｉ層３をたとえば１．５
〜２０μｍ程度の厚さに形成する。このＳｉには低濃度
のリン等をドープしておくことにより高比抵抗ｎ“型Ｓ
ｉ層として形成される。
このＳｉエピタキシャル成長において、５ｉ０１側壁に
よってその上面および側面近傍のＳｉは結晶欠陥４をも
つＳＩ、たとえばポリＳｉ、アモルファスＳｉの状態で
成長する。
よってその上面および側面近傍のＳｉは結晶欠陥４をも
つＳＩ、たとえばポリＳｉ、アモルファスＳｉの状態で
成長する。
１：３１ Ｓ ｉ ０２側壁２上のアモルファス状Ｓ
ｉ４をエッチすることにより、第３図に示すように溝５
を形成する。このＳｉのエッチにあたっては、あらかじ
めホトレジストを利用したマスク６を表面に形成し、こ
のマスクによりてアモルファス状Ｓｉ４をエッチするこ
とができる。
ｉ４をエッチすることにより、第３図に示すように溝５
を形成する。このＳｉのエッチにあたっては、あらかじ
めホトレジストを利用したマスク６を表面に形成し、こ
のマスクによりてアモルファス状Ｓｉ４をエッチするこ
とができる。
通常のＨＦ系エッチ液でエッチする場合、結晶欠陥部で
あるアモルファス状ＳｉやボＩＪ Ｓ ｉ ＆！通常の
単結晶Ｓｉに比してエツチング速度が大ざいことを利用
し、必しもマスク６″４Ｉ：用いないで自己整合的にＳ
ｉｎ、土壁の上に溝５な形成することができる。
あるアモルファス状ＳｉやボＩＪ Ｓ ｉ ＆！通常の
単結晶Ｓｉに比してエツチング速度が大ざいことを利用
し、必しもマスク６″４Ｉ：用いないで自己整合的にＳ
ｉｎ、土壁の上に溝５な形成することができる。
第４図は上述した方法による素子分離用側壁部を利用し
た半導体集積回路装置の一例を示す一部断面図である。
た半導体集積回路装置の一例を示す一部断面図である。
同図において、１はｐ型８ｉ基板、２はＳｉｎ。
からなる側壁部、５は側壁上部の溝である。
３はエピタキシャルｎ型Ｓｉ層からなる島頌域でこのｎ
型Ｓ１層３とｐ型基板１との間にｎ型埋込層７が埋め込
まれ℃いる。このｎ型Ｓ１層島頒域にハｎ ｐ ｎ ）
ランジスタ素子が形成され、このうち、８はベースとな
るｐ型拡散層、９はエミッタとなるｎ型拡散層、１０は
コレクタ取出し部となるｎ型拡散層である。
型Ｓ１層３とｐ型基板１との間にｎ型埋込層７が埋め込
まれ℃いる。このｎ型Ｓ１層島頒域にハｎ ｐ ｎ ）
ランジスタ素子が形成され、このうち、８はベースとな
るｐ型拡散層、９はエミッタとなるｎ型拡散層、１０は
コレクタ取出し部となるｎ型拡散層である。
このｎｐｎ）ランジスタ素子は側壁部分で絶縁物２と溝
５とにより分離され、下側はｎ型埋込層を用いたｐｎ接
合により分離された構造な有することになる。
５とにより分離され、下側はｎ型埋込層を用いたｐｎ接
合により分離された構造な有することになる。
以上実施例１で述べた本発明によれば下記のように効果
が得られる。
が得られる。
（１） 素子分離構造として得られる効果：１）側壁
部分でｐｎ接合分離に代つ℃絶縁物を用いることにより
、基板容量Ｃ５ｕｂを低減することができ、動作周波数
特性が向上する。
部分でｐｎ接合分離に代つ℃絶縁物を用いることにより
、基板容量Ｃ５ｕｂを低減することができ、動作周波数
特性が向上する。
２）側壁部分を絶縁物と溝とにより構成することにより
、ペース・側壁部（アイソレージ薔ン）間の耐圧を向上
でき、又、寄生トランジスタの発生を防止でざる。
、ペース・側壁部（アイソレージ薔ン）間の耐圧を向上
でき、又、寄生トランジスタの発生を防止でざる。
３）接合分離に比して集積度の向上に有利である。
（２１Ｈ造方法として得られる効果：
１）エピタキシャル成長により発生した５ｉｆｔ上の欠
陥部分はＳｉをエツチングすることにより取り除かれる
。
陥部分はＳｉをエツチングすることにより取り除かれる
。
２）結晶欠陥を利用して自己整合的に溝部をエツチング
することができ、製造が容易である。
することができ、製造が容易である。
〔実施例２〕
第５図乃至第６図は本発明の他の一実施例を示すもので
あって、側壁部分が絶縁物、接合及び溝部からなる素子
分離構造を形成するプロセスの一部工程断面図である。
あって、側壁部分が絶縁物、接合及び溝部からなる素子
分離構造を形成するプロセスの一部工程断面図である。
（１１実施例１の工程ｉｌ＋ 、 ＋２１ 、 ＋３１
を径て第５図に示すようにエピタキシャルｎ型Ｓｉ層に
埋め込まれた５ｉ０１上壁部の上をエツチングして溝部
５を形成する。この例では、ｎ型Ｓｉ層３の厚さに比し
て、溝部５のエツチング深さを小さくすることにより、
溝部５とＳｉＯ＊ｌｌＯ壁部２との間にｎｍ８４層１１
の一部が残る。
を径て第５図に示すようにエピタキシャルｎ型Ｓｉ層に
埋め込まれた５ｉ０１上壁部の上をエツチングして溝部
５を形成する。この例では、ｎ型Ｓｉ層３の厚さに比し
て、溝部５のエツチング深さを小さくすることにより、
溝部５とＳｉＯ＊ｌｌＯ壁部２との間にｎｍ８４層１１
の一部が残る。
（２１上記工程１υの溝部エツチングに用いたマスク６
をそのまま利用し℃アクセプタ不純物、たとえばＢ（ボ
ロン）を溝内のＳｉＮにイオン打込み、拡散することに
より、第６図に示すようにアイソレーシッン側壁の一部
としてｐ型拡散層１２を得る。
をそのまま利用し℃アクセプタ不純物、たとえばＢ（ボ
ロン）を溝内のＳｉＮにイオン打込み、拡散することに
より、第６図に示すようにアイソレーシッン側壁の一部
としてｐ型拡散層１２を得る。
実施例２で述べた本発明によれば、既に実施例１で述べ
た効果の他に下記の効果が得られる。
た効果の他に下記の効果が得られる。
１１１ 素子分離構造として得られる効果：側壁部分
では一部ｐｎ接合分離となるが、接合の面積が小さく、
全部が接合分離の場合に比してＣ５ｕｂ低減の効果があ
る。
では一部ｐｎ接合分離となるが、接合の面積が小さく、
全部が接合分離の場合に比してＣ５ｕｂ低減の効果があ
る。
１２１ Ａｌｌｌｌ決方法て得られる効果：エピタキ
シャル層の溝部エッチで用いたマスクをそのまま用いて
不純物導入を行うことにより、マスク工程を加えること
なく、拡散工程を簡易化でざる。拡散される部分は欠陥
部でもあるため、拡散効果も太きい。
シャル層の溝部エッチで用いたマスクをそのまま用いて
不純物導入を行うことにより、マスク工程を加えること
なく、拡散工程を簡易化でざる。拡散される部分は欠陥
部でもあるため、拡散効果も太きい。
以上本発明者によってなされた発明な実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能である。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である電子装置技術に適用
した場合について説明したが、それに限定されるもので
はない。
をその背景となった利用分野である電子装置技術に適用
した場合について説明したが、それに限定されるもので
はない。
第１図乃至第３図は本発明の一実施例を示す素子分離構
造の形成プロセスの工程断面図である。 第４図は本発明による素子分離構造を有する半導体装置
の一例を示す断面図である。 第５図乃至第６図は本発明の他の一実施例を示す素子分
離構造の形成プロセスの工程断面図である。 第７図はこれまでの素子分離構造をもつ半導体装置の一
例を示す断面図である。 １・・・ｐ型Ｓ！基板、２・・・Ｓ１０．側壁部、３・
・・工ピタキシャルｎ型８４層、４・・・結晶欠陥部、
５・・・湾部、６・・・マスク、７・・・ｎ型埋込層、
８・・・ペースｐ型層、９・・・エミッタｎ型層、１０
・・コレクタ取出しｎ型層、１１・・・８１層、１２・
・・アイソレーションｐ型拡散層。 代理人 弁理士 小 川 勝 男 と 第 １ 図 第 ３ 図 第 ４ 図 第 ７ 図 第 ５ 図 第 ６ 図
造の形成プロセスの工程断面図である。 第４図は本発明による素子分離構造を有する半導体装置
の一例を示す断面図である。 第５図乃至第６図は本発明の他の一実施例を示す素子分
離構造の形成プロセスの工程断面図である。 第７図はこれまでの素子分離構造をもつ半導体装置の一
例を示す断面図である。 １・・・ｐ型Ｓ！基板、２・・・Ｓ１０．側壁部、３・
・・工ピタキシャルｎ型８４層、４・・・結晶欠陥部、
５・・・湾部、６・・・マスク、７・・・ｎ型埋込層、
８・・・ペースｐ型層、９・・・エミッタｎ型層、１０
・・コレクタ取出しｎ型層、１１・・・８１層、１２・
・・アイソレーションｐ型拡散層。 代理人 弁理士 小 川 勝 男 と 第 １ 図 第 ３ 図 第 ４ 図 第 ７ 図 第 ５ 図 第 ６ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型半導体基板の一主面上に形成された第２
導電型エピタキシャル半導体層をいくつかの島領域に分
離するための素子分離領域を有する電子装置であって、
上記素子分離領域は第２導電型エピタキシャル半導体層
底部に位置し前記基板に接する半導体酸化物膜と、この
酸化物膜上部に設けられた溝部とからなることを特徴と
する電子装置。 ２、上記溝部と酸化物膜との間に第１導電型層が介在す
る特許請求の範囲第１項に記載の電子装置。 ３、第１導電型半導体基板の一主面上に半導体酸化物を
選択的に形成し、この半導体酸化物を埋め込むように第
２導電型半導体層を全面にエピタキシャル成長させ、上
記半導体酸化物によってその上面近傍に生じた半導体の
結晶欠陥を利用して上記半導体酸化物上部の半導体層を
選択的に除去し溝を形成し、前記溝部と上記半導体酸化
物からなる素子分離領域を形成することを特徴とする電
子装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14652485A JPS628536A (ja) | 1985-07-05 | 1985-07-05 | 電子装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14652485A JPS628536A (ja) | 1985-07-05 | 1985-07-05 | 電子装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS628536A true JPS628536A (ja) | 1987-01-16 |
Family
ID=15409597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14652485A Pending JPS628536A (ja) | 1985-07-05 | 1985-07-05 | 電子装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS628536A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134861A (ja) * | 2009-12-24 | 2011-07-07 | Toyota Motor Corp | 半導体装置及びその製造方法 |
-
1985
- 1985-07-05 JP JP14652485A patent/JPS628536A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011134861A (ja) * | 2009-12-24 | 2011-07-07 | Toyota Motor Corp | 半導体装置及びその製造方法 |
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