WO2006095383A1 - Pチャネル不純物領域を有する半導体装置及びその製造方法 - Google Patents

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Yoshiki Ebiko
Kunihiro Suzuki
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    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate

Definitions

  • the present invention relates to the technical field of semiconductor devices, and more particularly to a semiconductor device having a P-channel impurity region and a method for manufacturing the same.
  • a source region and a drain region of a semiconductor device are formed by introducing impurities into the region at a high concentration. More specifically, an N-type source Z drain region is formed by introducing a Group 5 impurity into a silicon layer or silicon substrate, and a P-type source is introduced by introducing a Group 3 impurity therein. A Z drain region is formed.
  • the P-type source Z drain region is generally formed by introducing boron (B) and performing heat treatment at a high temperature of about 1000 ° C. By performing such heat treatment, the resistance (sheet resistance) in that region becomes very low. This heat treatment step is called activation.
  • Patent Document 1 discloses a technique for performing high-temperature activation while suppressing boron channeling.
  • Patent Document 1 JP-A-9-199719
  • the gate length is shortened, and the depth of the junction layer of the source Z drain region tends to be shallow.
  • impurities may diffuse into the channel region beyond the source Z drain region, and short channel resistance may be degraded. That is, there is a problem in that the concentration distribution of impurities (particularly the concentration distribution in the depth direction) deviates from the intended range force due to the activity caused by the high-temperature heat treatment.
  • the activation by high-temperature heat treatment may cause an inconvenience (to an undesired threshold value) to fluctuate the threshold that should be strictly controlled by impurity pocket implantation or the like.
  • the heat treatment process temperature can be lowered by lengthening the heat treatment process time. Force that can be considered Longer process time is not desirable from the viewpoint of throughput.
  • the glass substrate has a low melting point (generally about 600 ° C), as described above. It is difficult to perform heat treatment at high temperature (that is, activation treatment at high temperature). The ability to lower the resistance of the source Z drain region to some extent by prolonging the process time of the heat treatment. Such an active layer treatment can reduce the throughput and reduce the characteristics of miniaturized devices. It will adversely affect.
  • the resistance R of the transistor is equal to the resistance R of the channel region and the source.
  • the resistance R of the ch Z drain region increases with the gate length.
  • the resistance R of the source Z drain region depends on the gate length.
  • the dimensions used in current thin film transistors (for example, a gate length of about 3 ⁇ m) have a resistance R force source in the channel region.
  • the resistance of the SD Z drain region is ignored, there is no particular problem.
  • thin-film transistors are expected to be miniaturized in the same way as current silicon transistors. With such miniaturized dimensions (for example, gate length of 1 ⁇ m or less), the resistance R of the source Z drain region is equal to the resistance R of the channel region.
  • An object of the present invention is to provide a semiconductor device that does not require a high-temperature process for activation of a high-concentration impurity region, and a method for manufacturing the same.
  • the P-channel impurity region constituting both or one of the source region and the drain region of the transistor is included in a Group 3 element force different from boron (B) at a predetermined impurity concentration. ! / Speaking semiconductor devices are used.
  • the P channel impurity region (P channel region) is a region having P-type conductivity formed in a semiconductor.
  • FIG. 1 is a diagram showing main manufacturing steps of a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 shows the concentration distribution of gallium (Ga) in the silicon substrate in the depth direction.
  • FIG. 4 is a diagram showing one of the steps in manufacturing a thin film transistor.
  • FIG. 5 A diagram showing the experimental results of examining the relationship between the heating time (seconds) and the sheet resistance ( ⁇ / cm 2 ) when activating an In-introduced region at various temperatures. It is.
  • FIG. 6 Shows the experimental results of examining the relationship between the heating time (seconds) and sheet resistance ( ⁇ / cm 2 ) when activating the area where A1 was introduced at various temperatures!
  • FIG. 6 Shows the experimental results of examining the relationship between the heating time (seconds) and sheet resistance ( ⁇ / cm 2 ) when activating the area where A1 was introduced at various temperatures!
  • a Group 3 element different from boron (B) is added to a predetermined region in the impurity region of the P-channel that forms both or one of the source region and the drain region of the transistor. Impurity concentration is included.
  • P channel impurity region P channel (Region) is a region having P-type conductivity formed in a semiconductor.
  • a Group 3 element different from boron (B) is contained in the impurity region of the P channel of the semiconductor device at a predetermined impurity concentration.
  • the Group 3 element different from boron (B) may be aluminum (A1), gallium (Ga), indium (In), or the like.
  • the Group 3 element different from boron is aluminum (A1). Since Group 3 elements heavier than boron (B) are used for impurities, it is possible to prevent impurities from diffusing undesirably during the activation process. Since inconvenient diffusion is suppressed, the present invention is also advantageous for a device structure having a shallow junction.
  • both or one of the source region and the drain region of the P-channel impurity region force transistor is configured.
  • the source Z drain region of the transistor can be activated by a low temperature process.
  • the source region and / or the drain region of the P-channel impurity region force thin film transistor are configured.
  • TFT the low temperature of the manufacturing process is particularly desired, so the present invention is particularly advantageous for product applications such as TFT.
  • a dopant composed of a Group 3 element different from boron is introduced into a predetermined region, and the predetermined region is activated by a low-temperature process of 600 ° C or lower.
  • a semiconductor device having a P-channel impurity region is manufactured.
  • elements other than boron (B) such as gallium (Ga) and indium (In) can be used as impurities.
  • the dopant is introduced by ion implantation or ion dose method.
  • the low temperature process is performed within a time period in which the concentration distribution of the dopant (impurities) before the activation is substantially unchanged.
  • the low temperature process is performed in an annealing furnace. This makes it possible to activate the impurity region with simpler equipment than equipment that performs RTA. it can.
  • FIG. 1 shows a process particularly related to the present invention, among the processes for manufacturing a semiconductor device according to an embodiment of the present invention.
  • a source region 104 and a drain region 106 are defined in the silicon substrate 102.
  • a gate electrode 110 is provided on the silicon substrate 102 between the source and drain regions 104 and 106 via a gate insulating film 108.
  • the force of forming a transistor on the silicon substrate 102 may be formed on an S OI substrate.
  • the source region 104 and the drain region 106 are made to be P-type conductive regions (P channel regions), and the process proceeds in the subsequent processes.
  • the gate insulating layer 108 is made of, for example, silicon dioxide silicon (SiO 2).
  • the electrode 110 is made of polysilicon, for example.
  • the illustrated structure can be created by a technique well known in the art. For example, element isolation is performed by the LOCOS method, impurities are introduced into the well, and a diffusion region that becomes a source Z drain region is formed by heat treatment at about 800 ° C.
  • the gate insulating film 108 is formed of a thermal oxide film having a thickness of 3 nm, for example. Instead of the thermal oxide film, a high dielectric layer such as hafnium oxide (HfO) or aluminum oxide (Al 2 O 3) may be used.
  • HfO and Al 2 O can be created by film deposition techniques such as MOCVD.
  • a polysilicon layer having a thickness of about lOOnm is provided thereon, and the gate electrode 110 is formed by appropriately patterning and etching the polysilicon layer.
  • gallium (Ga) is introduced into the source region 104 and the drain region 106 as an impurity.
  • the gate electrode 110 may be covered with a protective layer (not shown).
  • the amount of impurities to be implanted is, for example, 1 ⁇ 10 14 Zcm 2 .
  • the impurity is introduced by an ion implantation method using an acceleration voltage of 20 keV.
  • other methods may be used in other embodiments, such as an ion dose method.
  • the impurity concentration in the source region 104 and the drain region 106 becomes high, for example, 5 ⁇ 10 18 pieces Zcm 3 .
  • the source Z drain region is activated by performing heat treatment at a low temperature of about 500 ° C. for about 15 minutes.
  • This heat treatment is performed by rapid thermal annealing (RTA). It may be done in a single sheet format. Alternatively, multiple wafers can be processed simultaneously using an annealing furnace.
  • Ga introduced into the silicon substrate in the step of FIG. 1B makes the silicon substrate amorphous.
  • low-temperature heat treatment is performed, so that amorphous silicon (a-Si) force single crystallization (c-Si) occurs, and this reaction proceeds in the direction opposite to the depth direction of the silicon substrate.
  • a-Si amorphous silicon
  • c-Si single crystallization
  • solid layer growth occurs so that the interface between a-Si and c-Si moves gradually to a shallower position in the substrate.
  • This heat treatment is performed for an appropriate time, solid layer growth is completed, and the source Z drain region is polycrystallized, so that low resistance of the region can be achieved.
  • a silicon transistor is created by performing a well-known process following FIG. 1 (C).
  • the interlayer insulating film 112 is formed on the entire surface, contacts to the source / drain regions and the gate electrode are formed, and the conductive layers 112, 114, and 116 are formed to form the structure shown in the figure.
  • FIG. 2 shows the heating time (seconds) and sheet resistance value (in FIG. 1C) (activation step) and sheet resistance (
  • the sheet resistance value initially larger than tens of thousands of ohms Zcm 2 decreases rapidly with the heat treatment time, and then gradually increases as the heating time increases.
  • the sheet resistance value When heated at 500 ° C, as shown in the graph plotted with white triangles ( ⁇ ), the sheet resistance value suddenly decreases around 10 3 seconds (approximately 17 minutes) and several hundred ⁇ / cm. After reaching 2 , it is gradually increasing.
  • the sheet resistance decreases rapidly around 10 4 seconds (approximately 2.8 hours), and several hundred After reaching ⁇ / cm 2 , it gradually increases.
  • Figure 3 shows the depth distribution of gallium (Ga) in the silicon substrate.
  • the depth direction is a direction in which the surface is directed inward from the surface of the substrate.
  • the graph plotted with white circles ( ⁇ ) indicates the concentration distribution of Ga as-implant.
  • the concentration of Ga is the highest in the vicinity of a depth of about 20 nm, and the concentration gradually decreases as the surface force increases.
  • the outline of the graph is Gaussian.
  • the graph plotted with black circles ( ⁇ ) shows the concentration distribution after heating at a temperature of 500 ° C for 15 minutes (900 seconds). This graph is substantially the same as the initial concentration distribution of Ga.
  • the graph plotted with white triangles ( ⁇ ) shows the concentration distribution after heating at a temperature of 500 ° C. for 4260 minutes (2.6 ⁇ 10 5 seconds).
  • the concentration distribution after heating also changes the concentration distribution force before heating.
  • the concentration distribution at a depth of about 10 to 40 nm, where the concentration distribution is high changes greatly.
  • the decrease in concentration is due to the evaporation of Ga by heating.
  • the sheet resistance value decreases greatly ( having about hundred Q Zcm 2), the concentration distribution can be seen that substantially unchanged.
  • concentration distribution does not change substantially means that the concentration distribution force before heat treatment of impurities such as Gaussian distribution is maintained in the same way after heat treatment. .
  • the sheet resistance value greatly decreases because the Ga-introduced region changes from an amorphous structure to a crystalline structure.
  • the reason that the Ga concentration distribution does not substantially change is that crystallization is progressing by Ga being captured by the nearest site.
  • the heating time is about 10 5 seconds.
  • the sheet resistance value increases (about 5000 Q Zcm 2 ), and the concentration distribution changes greatly.
  • the Ga trapped at the most recent site is diffused again by thermal energy, so that the concentration distribution deviates from the original one. Therefore, the heating time of the active layer should be shortened so that the impurity (Ga) concentration distribution does not deviate significantly from the initial one.
  • the present invention is applied to a transistor formed on a silicon substrate.
  • the low-temperature activation according to the present invention is performed on a thin film transistor (TFT) formed on a glass substrate.
  • TFT thin film transistor
  • FIG. 4 shows one of the steps in manufacturing a thin film transistor.
  • silicon dioxide SiO 2
  • SiO 2 is deposited on a glass substrate 402 to a thickness of about 200 nm.
  • a silicon layer 406 is formed by depositing silicon to a thickness of about lOOnm and crystallizing amorphous silicon.
  • Amorphous silicon can be crystallized by irradiating an excimer laser or CW laser. Thereafter, the element structure can be formed in the same manner as described with reference to FIG. In this embodiment, the surface of the silicon layer 406 is cleaned with hydrogen fluoride (HF) [MSOfficel] 2 and an insulating film made of SiO 108.
  • HF hydrogen fluoride
  • An insulating film having a high dielectric constant such as 2 or Al 2 O may be used for the gate insulating film 108.
  • a conductive layer made of molybdenum (Mo) is formed on the insulating film 108 to a thickness of about 300 nm, and the gate electrode 110 is formed by appropriately patterning and etching the conductive layer.
  • gallium (Ga) is introduced as an impurity into the source region 104 and the drain region 106.
  • the dose amount to be implanted is, for example, 1 ⁇ 10 14 Zcm 2 .
  • the impurity is introduced by ion implantation using an acceleration voltage of 20 keV. By this impurity implantation, the impurity concentration of the source region 104 and the drain region 106 becomes a high concentration such as 5 ⁇ 10 18 Zcm 3 , for example.
  • the source Z drain region is activated by performing heat treatment at a low temperature of about 500 ° C. for about 15 minutes.
  • This heat treatment may be performed in a sheet format by rapid thermal annealing (RTA).
  • RTA rapid thermal annealing
  • a plurality of wafers may be processed simultaneously using an annealing furnace.
  • Ga introduced into the silicon layer 406 makes the region amorphous.
  • the amorphous silicon (a-Si) force is monocrystallized (c-Si) by low-temperature heat treatment, and the interface between a-Si and cSi gradually increases to a shallow position in the substrate. Solid phase growth occurs as it moves. This heat treatment is performed for an appropriate time, solid layer growth is completed, and the source Z drain region is polycrystallized, so that low resistance of the region can be achieved.
  • the impurity introduced into the high concentration impurity region was gallium (Ga).
  • the present invention is not limited to that element, and a Group 3 element different from boron (B) can be used, and not only Ga but also Al, In, and the like can be used.
  • FIG. 5 shows the results of measuring the sheet resistance ( ⁇ / cm 2 ) when indium (In) is ion-implanted into a silicon substrate and heated at various temperatures. As in FIG. 2, ion implantation is performed at an acceleration voltage of 20 keV with a dose of 1 ⁇ 10 15 Zcm 2 .
  • the white plot points ( ⁇ , ⁇ , ⁇ ) indicate the graphs of sheet resistance values when heat treatment is performed at low temperatures such as 500 ° C, 600 ° C, and 700 ° C, respectively.
  • the black plot points ( ⁇ , ⁇ , ⁇ ) show graphs of sheet resistance values when heat treatment is performed at high temperatures such as 800 ° C, 900 ° C, and 1000 ° C, respectively.
  • the sheet resistance When heated at 600 ° C, the sheet resistance is about 90 ⁇ / cm 2 around 4 x 10 4 seconds (about 11 hours) as shown in the graph plotted with white squares (mouth). After reaching, gradually increasing.
  • White when heated at 700 ° C As shown in the graph plotted by a circle ( ⁇ ), sheet resistance value in the vicinity 8 X 10 4 seconds (about 22 hours) has reached about 20 ⁇ « ⁇ 2.
  • the black plot point graph in Fig. 4 when heat treatment is performed at a high temperature of about 1000 ° C, the sheet resistance value increases to about several tens of thousands ⁇ / cm 2 , and this can be reduced. Have difficulty.
  • Fig. 6 shows the results of measurement of sheet resistance (Q Zcm 2 ) when A1 is used as a Group 3 element different from B, and A1 is ion-implanted into a silicon substrate and heated at various temperatures. Indicates. Similar to the case of FIG. 2, ion implantation is performed at an acceleration voltage of 20 keV with a dose of 1 ⁇ 10 15 Zcm 2 .
  • the white plot points ( ⁇ , ⁇ , ⁇ ) indicate the graphs of sheet resistance values when heat treatment is performed at low temperatures such as 415 ° C, 450 ° C, and 500 ° C, respectively.
  • the black plot points ( ⁇ , ⁇ , ⁇ ) are graphs of sheet resistance values when heat treatment is performed at high temperatures such as 600 ° C, 900 ° C, and 1000 ° C, respectively.
  • 500 ° C After reaching a sheet resistance value of about 1000 ⁇ / cm 2 in the vicinity of 10 3 seconds (about 17 minutes), as shown in the graph plotted with white triangles ( ⁇ ) It is gradually increasing.
  • the sheet resistance When heated at 450 ° C, the sheet resistance is about 800 ⁇ ⁇ « ⁇ 2 near 7 X 10 3 seconds (about 2 hours), as shown in the graph plotted with white squares (mouth) After reaching, gradually increasing.
  • the sheet resistance When heated at 415 ° C, the sheet resistance is 1000 ⁇ around 2 x 10 5 seconds (approximately 2.3 days) as shown in the graph plotted with a white circle ( ⁇ ). After reaching / cm 2 , it gradually increases. As shown in the black plot point graph in Fig. 4, it is difficult to reduce the sheet resistance appropriately when heat treatment is performed at a high temperature of about 1000 ° C.

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Abstract

　本発明は、高濃度不純物領域の活性化に高温プロセスを要しない半導体装置及びその製造方法を提供することを目的とする。本発明では、ホウ素とは異なる第３族元素（Ａｌ，Ｇａ，Ｉｎ）より成るドーパントが所定の領域に導入され、所定の領域が６００°C以下の低温プロセスで活性化されることで、Ｐチャネルの不純物領域を有する半導体装置が製造される。ホウ素（Ｂ）より重い第３族元素が不純物に使用されるので、活性化工程中に不純物が不都合に拡散することを抑制できる。低温でアニールすることで、Ｇａ，ＩｎのようなＢ以外の元素を不純物に使用することが可能になる。

Description

明 細 書
Pチャネル不純物領域を有する半導体装置及びその製造方法
技術分野
[0001] 本発明は、半導体装置の技術分野に関し、特に Pチャネル不純物領域を有する半 導体装置及びその製造方法に関する。
背景技術
[0002] 半導体装置のソース領域やドレイン領域は、その領域に不純物が高濃度に導入さ れること〖こよって形成される。より具体的には、シリコン層又はシリコン基板に第 5族不 純物を導入することにより N型のソース Zドレイン領域が形成され、第 3族不純物をそ こに導入することにより P型のソース Zドレイン領域が形成される。特に、 P型のソース Zドレイン領域は、一般的には、ホウ素（B)を導入し、 1000°C程度の高温での熱処 理を行うことによって形成される。このような熱処理を行うことにより、その領域の抵抗 ( シート抵抗）は非常に低くなる。この熱処理工程は活性化と呼ばれる。
[0003] 例えば特許文献 1には、ホウ素のチャネリングを抑制しながら高温の活性ィ匕を行う 技術が開示されている。
特許文献 1 :特開平 9— 199719号公報
発明の開示
発明が解決しょうとする課題
[0004] この種の技術分野では、素子の微細化が進んでおり、ゲート長は短縮ィ匕し、ソース Zドレイン領域の接合層の深さも浅くなる傾向にある。この場合に上記のような高温 の活性ィ匕を行うと、不純物がソース Zドレイン領域を超えてチャネル領域にも拡散し、 ショートチャネル耐性が劣化してしまうことが懸念される。すなわち、上記の高温の熱 処理による活性ィ匕によって、不純物の濃度分布 (特に、深さ方向の濃度分布）が、意 図する範囲力も逸脱してしまうという問題がある。また、高温の熱処理による活性化は 、不純物のポケット注入等により厳密に制御されるべき閾値を、不都合に（望んでい な ヽ値に)変動させてしまうことも懸念される。ソース Zドレイン領域の低抵抗化を行う 際に、熱処理のプロセス時間を長くすることにより、熱処理のプロセス温度を下げるこ とも考えられる力 プロセス時間を長くすることはスループット等の観点から望ましくな い。
[0005] 更に、ガラス基板上に素子領域が形成される薄膜トランジスタ (TFT)のような製品 用途では、ガラス基板の融点（一般に、 600°C程度）が低いことに起因して、上記のよ うな高温での熱処理 (即ち高温での活性化処理)を行うことは困難である。熱処理の プロセス時間を長期化することで、ソース Zドレイン領域の低抵抗化をある程度は達 成できる力 そのような活性ィ匕処理は、スループットの悪化にカ卩えて、微細化された 素子の特性に悪影響を与えてしまう。
[0006] 一般に、トランジスタの抵抗 Rは、チャネル領域の抵抗 R とソース
ch Zドレイン領域の 抵抗 R とに大別できる。チャネル領域の抵抗 R は、ゲート長の長短によって大きく
SD ch
変化する。それに対して、ソース Zドレイン領域の抵抗 R はゲート長の長短によって
SD
、チャネル領域の抵抗ほど変化しない。現在の薄膜トランジスタに採用されている寸 法 (例えば、ゲート長が 3 μ m程度)では、チャネル領域の抵抗 R 力ソース
ch Zドレイン 領域の抵抗 R よりも格段に大きぐソース
SD Zドレイン領域の抵抗は無視しても特に問 題は生じない。し力しながら、将来的には、現在のシリコントランジスタと同様に、薄膜 トランジスタも微細化することが予想される。そのような微細化された寸法 (例えば、ゲ ート長が 1 μ m以下）では、ソース Zドレイン領域の抵抗 R はチャネル領域の抵抗 R
SD
に匹敵するようになり、無視できなくなる。従って、現在のシリコントランジスタにおけ ch
る活性ィ匕に関する上記の問題は、薄膜トランジスタにとっても無関係ではない。
[0007] 本発明の目的は、高濃度不純物領域の活性ィ匕に高温プロセスを要しない半導体 装置及びその製造方法を提供することである。
課題を解決するための手段
[0008] 本発明では、トランジスタのソース領域及びドレイン領域の双方又は一方を構成す る Pチャネルの不純物領域に、ホウ素（B)とは異なる第 3族元素力 所定の不純物濃 度で含まれて!/ヽる半導体装置が使用される。 Pチャネルの不純物領域 (Pチャネル領 域)は、半導体に形成された P型導電性を有する領域である。
発明の効果
[0009] 本発明によれば、高濃度不純物領域の活性ィ匕に高温プロセスを要しな!/ヽ (低温プ O
ロセスでよ 、） t 、う効果が得られる。
1—
〇
図面の簡単な説明
[0010] [図 1]本発明の一実施例による半導体装置の主要な製造工程を示す図である。
[図 2]Gaの導入された領域を活性ィ匕する際の加熱時間 (秒)及びシート抵抗値 ( Ω / cm2)の関係を、様々な温度につ!、て調べた実験結果を示す図である。
[図 3]シリコン基板内のガリウム (Ga)の深さ方向の濃度分布を示す。
[図 4]薄膜トランジスタを製造する際の工程の 1つを示す図である。
[図 5]Inの導入された領域を活性ィ匕する際の加熱時間 (秒)及びシート抵抗値 ( Ω /c m2)の関係を、様々な温度にっ 、て調べた実験結果を示す図である。
[図 6]A1の導入された領域を活性ィ匕する際の加熱時間 (秒)及びシート抵抗値 ( Ω / cm2)の関係を、様々な温度につ!、て調べた実験結果を示す図である。
符号の説明
シリコン基板
104 ソース領域
106 ドレイン領域
108 ゲート絶縁膜
110 導電層
112 層間絶縁膜
114 ソース電極
116 ドレイン電極
120 ゲート電極
402 ガラス基板
404 二酸化シリコン層
406 シリコン層
発明を実施するための最良の形態
[0012] 本発明の一態様による半導体装置では、トランジスタのソース領域及びドレイン領 域の双方又は一方を構成する Pチャネルの不純物領域に、ホウ素（B)とは異なる第 3 族元素が、所定の不純物濃度で含まれている。 Pチャネルの不純物領域 (Pチャネル 領域)は、半導体に形成された P型導電性を有する領域である。
[0013] 本発明の一態様によれば、ホウ素 (B)とは異なる第 3族元素が、所定の不純物濃度 で、半導体装置の Pチャネルの不純物領域に含まれている。ホウ素（B)とは異なる第 3族元素は、アルミニウム (A1)、ガリウム (Ga)、インジウム (In)等でもよい。本発明の 一態様では、ホウ素とは異なる第 3族元素がアルミニウム (A1)である。ホウ素（B)より 重い第 3族元素が不純物に使用されるので、活性化工程中に不純物が不都合に拡 散するのを抑制できる。不都合な拡散が抑制されるので、本発明は、接合部の浅い 素子構造にも有利である。
[0014] 本発明の一態様によれば、前記 Pチャネルの不純物領域力 トランジスタのソース 領域及びドレイン領域の双方又は一方を構成する。これにより、トランジスタのソース Zドレイン領域を低温プロセスで活性ィ匕することができる。
[0015] 本発明の一態様によれば、前記 Pチャネルの不純物領域力 薄膜トランジスタ (TF T)のソース領域及びドレイン領域の双方又は一方を構成する。 TFTでは、製造工程 の低温ィ匕が特に望まれるので、本発明は TFTのような製品用途に特に有利である。
[0016] 本発明の一態様によれば、ホウ素とは異なる第 3族元素より成るドーパントが所定の 領域に導入され、前記所定の領域が 600°C以下の低温プロセスで活性化されること で、 Pチャネルの不純物領域を有する半導体装置が製造される。低温でァニールす ることで、ガリウム (Ga)、インジウム (In)のようなホウ素 (B)以外の元素を不純物に使 用することが可能になる。
[0017] 本発明の一態様によれば、前記ドーパントの導入が、イオン注入又イオンドーズ法 で導入される。
[0018] 本発明の一態様によれば、低温プロセスは、活性ィ匕前のドーパント (不純物）の濃 度分布が実質的に変化しない時間内で行われる。これにより、低抵抗化された領域 力 再び高抵抗ィ匕しないようにすることができる。そうでなければ、当初は低抵抗化に 寄与した不純物が、基板又は層内を拡散したりクラスタを形成するようになり、高抵抗 化を促してしまう。
[0019] 本発明の一次態様によれば、前記低温プロセスが、ァニール炉の中で行われる。こ れにより、 RTAを行うような設備よりも簡易な設備で不純物領域の活性ィ匕を行うことが できる。
実施例 1
[0020] 図 1は、本発明の一実施例による半導体装置の製造工程のうち、本発明に特に関 連する工程を示す。図 1 (A)に示される工程では、シリコン基板 102に、ソース領域 1 04及びドレイン領域 106が規定される。ソース及びドレイン領域 104, 106の間のシ リコン基板 102上には、ゲート絶縁膜 108を介してゲート電極 110が設けられる。
[0021] 本実施例では、シリコン基板 102にトランジスタが形成される力 別の実施例では S OI基板にトランジスタが形成されてもよい。本実施例では、ソース領域 104及びドレイ ン領域 106は P型の導電性領域 (Pチャネル領域）となるよう〖こ、以後のプロセスで処 理が進められる。ゲート絶縁層 108は例えば二酸ィ匕シリコン (SiO )より成る。ゲート
2
電極 110は例えばポリシリコンより成る。
[0022] 図示の構造は、当該技術分野で周知の手法により作成することができる。例えば、 LOCOS法により素子分離が行われ、ゥエルに不純物が導入され、約 800°Cの熱処 理によってソース Zドレイン領域となる拡散領域が形成される。ゲート絶縁膜 108は、 例えば 3nmの厚さの熱酸化膜によって形成される。熱酸化膜の代わりに、酸化ハフ -ゥム (HfO )や酸ィ匕アルミニウム (Al O )のような高誘電体層が使用されてもよい。
2 2 3
HfOや Al Oは、 MOCVD法等の成膜技術によって作成できる。ゲート絶縁膜 108
2 2 3
上に lOOnm程度の厚さのポリシリコン層が設けられ、それを適切にパターユング及 びエッチングすることでゲート電極 110が形成される。
[0023] 図 1 (B)に示される工程では、ガリウム（Ga)がソース領域 104及びドレイン領域 10 6に不純物として導入される。必要に応じて、ゲート電極 110が保護層（図示せず)で 被覆されてもよい。注入される不純物の量（ドーズ量）は、例えば 1 X 1014個 Zcm2で ある。本実施例では、不純物の導入は、 20keVの加速電圧を用いたイオン注入法に より行われる。しかしながら、他の実施例ではイオンドーズ法のような別の方法が使用 されてもよい。この不純物の注入により、ソース領域 104及びドレイン領域 106の不純 物濃度は、例えば 5 X 1018個 Zcm3のような高濃度になる。
[0024] 図 1 (C)に示される工程では、約 500°Cの低温で約 15分間の熱処理を行うことで、 ソース Zドレイン領域が活性ィ匕される。この熱処理は、急速熱ァニール (RTA)により 枚様式に行われてもよい。或いは、ァニール炉を用いて複数のウェハが同時に処理 されてちょい。
[0025] ガリウム（Ga)は、ホウ素（B)よりも原子量が大きいので (重いので）、図 1 (B)の工程 でシリコン基板に導入された Gaは、シリコン基板をアモルファス化する。その後、低温 の熱処理が行われることで、アモルファスシリコン（a— Si)力 単結晶化（c— Si)し、こ の反応はシリコン基板の深さ方向とは逆向きに進行する。言い換えれば、 a—Siと c—S iの界面が、基板内の深い位置力 徐々に浅い位置に移動するように、固層成長が 起こる。この熱処理が適切な時間行われ、固層成長が完了し、ソース Zドレイン領域 が多結晶化することで、その領域の低抵抗ィ匕を図ることができる。
[0026] 図 1 (D)に示されるように、図 1 (C)に続 、て、周知の工程を行うことで、シリコントラ ンジスタが作成される。例えば、全面に層間絶縁膜 112が成膜され、ソースドレイン 領域及びゲート電極へのコンタクトが形成され、導電層 112, 114, 116が成膜され ることで、図示の構造が形成される。
[0027] 図 2は、図 1 (C)の工程 (活性化工程）に関する加熱時間 (秒)及びシート抵抗値（
Q Zcm2)の関係を、様々な温度について調べた実験結果を示す。実験では、ゲー ト電極 110のような構造は設けられておらず、ガリウム (Ga)力 シリコン基板に I X 10 15個 Zcm2の濃度で 20keVの加速電圧で注入された。図中、白いプロット点（〇，□ ,△)は、 415°C、 450°C及び 500°Cのような低温で熱処理を行った場合のシート抵 抗値のグラフをそれぞれ示す。黒いプロット点（參，■，▲)は、 600°C、 900°C及び 1 000°Cのような高温で熱処理を行った場合のシート抵抗値のグラフをそれぞれ示す。
[0028] 概して、低温で熱処理を行った場合は、当初は数万 Ω Zcm2以上に大きいシート 抵抗値が、熱処理時間と共に急激に減少し、その後加熱時間が増えるにつれて徐 々に増えていることが分かる。 500°Cで加熱した場合は、白い三角印（△)でプロット されたグラフに示されるように、 103秒 (約 17分)近辺でシート抵抗値が急激に減少し 、数百 Ω /cm2に達した後、徐々に増加している。 450°Cで加熱した場合は、白い四 角印（口）でプロットされたグラフに示されるように、 104秒 (約 2. 8時間）近辺でシート 抵抗値が急激に減少し、数百 Ω /cm2に達した後、徐々に増加している。 415°Cで 加熱した場合は、白い丸印（〇）でプロットされたグラフに示されるように、 103秒乃至 106秒 (約 17分乃至約 11日）にかけてシート抵抗値が大きく減少し、約千 Q Zcm2に 達した後、徐々に増加している。これに対して、高温で熱処理を行った場合は、シー ト抵抗値のそのような急激な減少は示されて！/ヽな ヽ。低温で熱処理を行った場合に シート抵抗値が減少するのは、上述したように、ガリウム (Ga)の導入によりァモルファ ス化したシリコン力 熱処理により結晶化することに起因する。いったん大幅に減少し たシート抵抗値力 加熱時間と共に再び増加するのは、熱処理によりガリウム (Ga)に 過剰なエネルギが与えられ、 Gaがソース Zドレイン領域内で拡散し、クラスタを形成 したり基板から蒸発することで、その領域内の構造を乱してしまうことに起因する。 図 3は、シリコン基板内のガリウム (Ga)の深さ方向の濃度分布を示す。深さ方向と は、基板の表面から内側に向力う方向である。図中、白丸印（〇）でプロットされたグ ラフは、 Gaの注入当初 (as implant)の濃度分布を示す。図示されているように、約 20nmの深さの付近で Gaの濃度が最も大きくなつており、表面力 遠ざかるにつれて 濃度は徐々に低くなつている。グラフの概形はガウス分布になっている。図中、黒丸 印（參）でプロットされたグラフは、 500°Cの温度で 15分間（900秒)加熱した後の濃 度分布を示す。このグラフは、 Gaの注入当初の濃度分布と実質的に同じである。図 中、白三角印（△)でプロットされたグラフは、 500°Cの温度で 4260分（2. 6 X 105秒 )間加熱した後の濃度分布を示す。図示されるように、加熱後の濃度分布は、加熱前 の濃度分布力も変化していることが分かる。特に、濃度分布の高い 10乃至 40nm程 度の深さの濃度分布が大きく変化している。濃度が少なくなつているのは、加熱によ り Gaが蒸発していることに起因する。図 2の測定結果（500°Cの加熱時間に関する△ 印でプロットされたグラフ)及び図 3の測定結果を参照すると、加熱時間が 900秒程 度であれば、シート抵抗値が大きく減少し (数百 Q Zcm2程度)、濃度分布は実質的 に変化していないことが分かる。ここで使用されているように、「濃度分布が実質的に 変化しない」とは、ガウス分布のような不純物の加熱処理前の濃度分布力 加熱処理 後も同様に維持されていることを意味する。上述したように、シート抵抗値が大きく減 少するのは、 Gaの導入された領域が、非晶質構造から結晶構造へ変質するためで ある。この場合に Gaの濃度分布が実質的に変動しないのは、 Gaが直近のサイトに捕 捉されることで、結晶化が進行しているためである。また、加熱時間が 105秒程度にな ると、シート抵抗値は大きくなり（5000 Q Zcm2程度）、濃度分布は大きく変化してい ることが分かる。この場合は、直近のサイトに捕捉されていた Gaが、熱エネルギにより 再び拡散することで、濃度分布が当初のものから逸脱するようになるためである。従 つて、活性ィ匕の加熱時間は、不純物（Ga)の濃度分布がその導入当初のものから大 きく逸脱しない程度に短くすべきである。
[0030] 図 2の黒四角印（國）及び黒三角印（▲)に示されるように、 1000°C程度の高温で 熱処理が行われる場合には、シート抵抗値を 2000 Ω Zcm2程度よりも低くすることは 困難である。このため、従来は、ガリウム (Ga)のような第 3族元素は、ソース Zドレイン 領域の不純物としては採用されておらず、ホウ素（B)を不純物に使用するのが一般 的であった。熱処理の温度が高温の場合には、非晶質構造から結晶構造への固層 成長が非常に短時間の間に完了し、不純物 (Ga)の拡散及びクラスタ化が急激に進 行しているものと考えられる。低温で加熱することによって、ホウ素以外の第 3族元素 を Pチャネル領域の不純物に使用したのは、本発明が初めてである。
実施例 2
[0031] 図 1に示される例では、シリコン基板に形成されるトランジスタに本発明を適用する 様子が説明された。本発明の第 2実施例では、ガラス基板上に形成される薄膜トラン ジスタ (TFT)に、本発明による低温の活性ィ匕が行われる。
[0032] 図 4は、薄膜トランジスタを製造する際の工程の 1つを示す。この構造では、ガラス 基板 402上に、二酸化シリコン（SiO )が 200nm程度の厚さに堆積され、ァモルファ
2
スシリコンが lOOnm程度の厚さに堆積され、アモルファスシリコンを結晶化することで 、シリコン層 406が形成される。アモルファスシリコンの結晶化は、エキシマレーザや CWレーザを照射することによって行うことができる。以後は、図 1に関して説明済み のものと同様な手法で素子構造を形成することができる。本実施例では、シリコン層 4 06の表面がフッ化水素（HF) [MSOfficel]二より洗浄され、 SiOより成る絶縁膜 108
2
力 ¾CR— CVDや PCVD等の方法によって、 30nm程度の膜厚に堆積される。 HfO
2 や Al Oのような高誘電率の絶縁膜がゲート絶縁膜 108に使用されてもよい。ゲート
2 3
絶縁膜 108上にモリブデン (Mo)より成る導電層が 300nm程度の膜厚で成膜され、 それを適切にパターユング及びエッチングすることで、ゲート電極 110が形成される。 [0033] 図 1 (B) , (C)に関して説明されたのと同様に、ガリウム（Ga)がソース領域 104及び ドレイン領域 106に不純物として導入される。注入されるドーズ量は、例えば 1 X 1014 個 Zcm2である。本実施例では、不純物の導入は、 20keVの加速電圧を用いたィォ ン注入法により行われる。この不純物の注入により、ソース領域 104及びドレイン領域 106の不純物濃度は、例えば 5 X 1018個 Zcm3のような高濃度になる。
[0034] 以後、約 500°Cの低温で約 15分間の熱処理を行うことで、ソース Zドレイン領域が 活性化される。この熱処理は、急速熱ァニール (RTA)により枚様式に行われてもよ い。或いは、ァニール炉を用いて複数のウェハが同時に処理されてもよい。
[0035] シリコン層 406に導入された Gaは、その領域をアモルファス化する。その後、低温 の熱処理が行われることで、アモルファスシリコン（a— Si)力 単結晶化（c— Si)し、 a- Siと c Siの界面が、基板内の深い位置力 徐々に浅い位置に移動するように、固層 成長が起こる。この熱処理が適切な時間行われ、固層成長が完了し、ソース Zドレイ ン領域が多結晶化することで、その領域の低抵抗ィ匕を図ることができる。
実施例 3
[0036] 上記の実施例 1, 2では、高濃度不純物領域に導入される不純物は、ガリウム (Ga) であった。し力しながら、本発明はその元素に限定されず、ホウ素（B)とは異なる第 3 族元素を使用することもでき、 Gaだけでなく Al, In等も使用できる。図 5は、シリコン 基板にインジウム (In)をイオン注入し、様々な温度で加熱した場合のシート抵抗値 ( Ω /cm2)を測定した結果を示す。図 2の場合と同様に、イオン注入は、 1 X 1015個 Zcm2のドーズ量で 20keVの加速電圧で行われている。
[0037] 図中、白いプロット点（〇，□,△)は、 500°C、 600°C及び 700°Cのような低温で熱 処理を行った場合のシート抵抗値のグラフをそれぞれ示す。黒いプロット点（參，■， ▲)は、 800°C、 900°C及び 1000°Cのような高温で熱処理を行った場合のシート抵 抗値のグラフをそれぞれ示す。 500°Cで加熱した場合は、白い三角印（△)でプロット されたグラフに示されるように、 600秒 (約 10分)近辺でシート抵抗値力 2000 Ω /c m2に達した後、徐々に増加している。 600°Cで加熱した場合は、白い四角印（口）で プロットされたグラフに示されるように、 4 X 104秒 (約 11時間）近辺でシート抵抗値が 、約 90 Ω /cm2に達した後、徐々に増加している。 700°Cで加熱した場合は、白い 丸印（〇）でプロットされたグラフに示されるように、 8 X 104秒 (約 22時間）近辺でシー ト抵抗値が、約 20ΩΖ«η2に達している。図 4の黒いプロット点のグラフに示されるよ うに、 1000°C程度の高温で熱処理が行われる場合には、シート抵抗値は数万 Ω /c m2程度に高くなり、これを低減することは困難である。
[0038] このように、不純物をインジウム (In)にすると、極めて大幅な低抵抗化を図ることが できる。
実施例 4
[0039] 図 6は、 Bとは異なる第 3族元素として A1を採用し、シリコン基板に A1をイオン注入し 、様々な温度で加熱した場合のシート抵抗値（Q Zcm2)を測定した結果を示す。図 2の場合と同様に、イオン注入は、 1 X 1015個 Zcm2のドーズ量で 20keVの加速電 圧で行われている。
[0040] 図中、白いプロット点（〇，□,△)は、 415°C、450°C及び 500°Cのような低温で熱 処理を行った場合のシート抵抗値のグラフをそれぞれ示す。黒いプロット点（參， ■， ▲)は、 600°C、 900°C及び 1000°Cのような高温で熱処理を行った場合のシート抵 抗値のグラフをそれぞれ示す。 500°Cで加熱した場合は、白い三角印（△)でプロット されたグラフに示されるように、 103秒 (約 17分)近辺でシート抵抗値力 約 1000 Ω /cm2に達した後、徐々に増加している。 450°Cで加熱した場合は、白い四角印（口 )でプロットされたグラフに示されるように、 7 X 103秒 (約 2時間）近辺でシート抵抗値 力 約 800 Ω Ζ«η2に達した後、徐々に増加している。 415°Cで加熱した場合は、白 い〇印（〇）でプロットされたグラフに示されるように、 2 X 105秒 (約 2. 3日）近辺でシ ート抵抗値が、 1000 Ω /cm2に達した後、徐々に増加している。図 4の黒いプロット 点のグラフに示されるように、 1000°C程度の高温で熱処理が行われる場合には、シ ート抵抗値を適切に低減することは困難である。
[0041] このように、不純物にアルミニウム (A1)を使用しても、低抵抗ィ匕を図ることができる。
[0042] 以上、本発明の好ましい実施例を説明したが、本発明はこれに限定されるわけでは なぐ本発明の要旨の範囲内で種々の変形及び変更が可能である。

Claims

請求の範囲
[1] トランジスタのソース領域及びドレイン領域の双方又は一方を構成する Pチャネルの 不純物領域に、ホウ素（B)とは異なる第 3族元素力 所定の不純物濃度で含まれて いる
ことを特徴とする半導体装置。
[2] 前記ホウ素（B)とは異なる第 3族元素は、アルミニウム (A1)、ガリウム (Ga)及びイン ジゥム（In)のうちのいずれか 1つである
ことを特徴とする請求項 1記載の半導体装置。
[3] 前記ホウ素（B)とは異なる第 3族元素が、アルミニウム (A1)である
ことを特徴とする請求項 1記載の半導体装置。
[4] 前記トランジスタは、薄膜トランジスタである
ことを特徴とする請求項 1記載の半導体装置。
[5] トランジスタのソース領域及びドレイン領域の双方又は一方を構成する所定の領域 に、ホウ素とは異なる第 3族元素より成るドーパントを導入し、
次 、で、前記所定の領域を 600°C以下で活性ィ匕する
ことを特徴とする Pチャネルの不純物領域を有する半導体装置を製造する方法。
[6] 前記ホウ素（B)とは異なる第 3族元素は、アルミニウム (A1)、ガリウム (Ga)及びイン ジゥム（In)のうちのいずれか 1つである
ことを特徴とする請求項 4記載の方法。
[7] 前記ホウ素（B)とは異なる第 3族元素が、アルミニウム (A1)である
ことを特徴とする請求 6記載の方法。
[8] 前記ドーパントの導入が、イオン注入又はイオンドーズ法で導入される
ことを特徴とする請求項 6記載の方法。
[9] 前記低温プロセスは、活性ィ匕前のドーパントの濃度分布が実質的に変化しない時 間内で行われる
ことを特徴とする請求項 6記載の方法。
[10] 前記低温プロセス力 ァニール炉の中で行われる
ことを特徴とする請求項 6記載の方法。
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