KR20090102107A - 단채널 효과를 방지하는 유기 박막 트랜지스터, 그것의제조방법 및 이를 포함하는 박막 트랜지스터 어레이 기판 - Google Patents
단채널 효과를 방지하는 유기 박막 트랜지스터, 그것의제조방법 및 이를 포함하는 박막 트랜지스터 어레이 기판Info
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Abstract
본 발명은 서로 분리되어 있는 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극에 각각 접하며, 상기 소스 전극과 상기 드레인 전극 사이의 채널을 형성하는 유기 반도체층; 상기 소스 전극, 드레인 전극 및 유기 반도체층과 절연된 게이트 전극; 및 상기 게이트 전극을 상기 소스 전극, 드레인 전극 및 유기 반도체층으로부터 절연시키는 게이트 절연막;을 포함하는 유기 박막 트랜지스터로서, 상기 유기 반도체층의 채널에는, 채널 표면 측의 전류 흐름을 방지하기 위하여, 채널의 길이 방향에 대하여 수직하고 유기 반도체층의 높이보다 작은 높이를 갖는 전류 차단부가 형성되어 있는 유기 박막 트랜지스터를 제공한다.
본 발명에 따른 유기 박막 트랜지스터는 유기 반도체 층의 채널에 전류 차단부가 형성되어 있어서 유기 반도체 표면 또는 내부 전류를 효과적으로 억제할 수 있다. 따라서, 고집적화를 위해 채널의 길이를 축소하더라도 단채널 효과를 방지할 수 있고, 전류 점멸비를 향상시킬 수 있는 바, 소자의 스위칭 기능 및 빠른 응답 속도를 담보함으로써 우수한 전기적 특성을 발휘할 수 있고, 고집적화가 가능하다는 장점이 있다.
Description
본 발명은 단채널 효과를 방지하는 유기 박막 트랜지스터, 그것의 제조방법 및 이를 포함하는 박막 트랜지스터 어레이 기판에 관한 기술로서, 더욱 상세하게는, 서로 분리되어 있는 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극에 각각 접하며, 상기 소스 전극과 상기 드레인 전극 사이의 채널(channel)을 형성하는 유기 반도체층; 상기 소스 전극, 드레인 전극 및 유기 반도체층과 절연된 게이트 전극; 및 상기 게이트 전극을 상기 소스 전극, 드레인 전극 및 유기 반도체층으로부터 절연시키는 게이트 절연막;을 포함하는 유기 박막 트랜지스터(OTFT)로서, 상기 유기 반도체층의 채널에는, 채널 표면 측의 전류 흐름을 방지하기 위하여, 채널의 길이 방향에 대하여 수직하고 유기 반도체층의 높이보다 작은 높이를 갖는 전류 차단부가 형성되어 있는 것을 특징으로 하는 유기 박막 트랜지스터에 관한 것이다.
반도체 산업 등에서 가장 기본적이고도 광범위하게 사용되고 있는 TFT(thin-film field-effect transistor)에 유기물질을 도입하려는 노력은 이미 1980년대부터 시작되었고, 향후 관련 기술의 발전에 따라 유기 박막 트랜지스터(OTFT)를 채용한 집적회로(integrated circuit)가 전자 태그(electronic price tag), 우표, RFID(radio frequency identification) 태그, 스마트 카드 뿐 아니라 전자종이 등 디스플레이 소자에까지도 활용 범위가 확대되고 있다.
최근, 유기 반도체를 사용한 전자 소자는 유기막의 유연성과 저온 증착 가능성 등의 이유로 많은 관심과 연구가 집중되어 있다. 그 중에서 유기 박막 트랜지스터(OTFT)는 기존의 무기 박막 트랜지스터를 대체하여 플라스틱 기판을 사용한 디스플레이 소자의 구동 회로 및 집적회로로의 응용범위를 확대할 것으로 기대된다.
유기 박막 트랜지스터는, 유리 또는 플라스틱 기판 위에 금, 알루미늄과 같은 금속을 진공증착 또는 스퍼트링하거나 ITO (IndiumTin Oxide)를 광리소그라피를 이용하여 패터닝하는 방법에 의하여 게이트 전극(gate electrode)을 형성하고, 그 위에 게이트 절연막을 진공증착이나 스핀코팅의 방법으로 형성한 다음, 새도우 마스크를 이용하여 소스 전극과 드레인 전극을 진공 증착하고 소스 전극(source electrode)과 드레인 전극(drain electrode) 사이에 형성된 채널 위에 유기 반도체를 진공 증착이나 스핀 코팅으로 성막함으로서 제조하고 있다.
이러한 유기 박막 트랜지스터의 성능에 큰 영향을 미치는 변수 중의 하나가 채널 길이(L)로 정의되는 소스 전극과 드레인 전극 사이의 길이이다. 즉, 유기 박막 트랜지스터의 응답 속도를 빠르게 하고 구동 전압을 낮추는 등 기본 특성을 향상시키기 위해서는 채널 길이를 작게 만드는 것이 필요하다. 또한, 소자의 소형화 추세에 따라 유기 박막 트랜지스터의 고집적화를 위해서는 채널의 길이를 줄이는 것이 중요한 문제이다.
그러나, 채널 길이가 줄어들게 되면 단채널 효과(Short Channel Effect; SCE)가 나타난다. 상기 단채널 효과는, 트랜지스터의 소스와 드레인이 너무 근접함에 따라 소자특성이 나빠지는 현상을 의미한다 (Song et al., 2002). 단채널 효과에 의해 게이트 전극이 더 이상 소스와 드레인 간의 운반자의 이동, 즉 전류를 제어할 수 없게 되어 스위칭 기능을 상실하게 된다.
Joshua et al .의 보고에 따르면, 채널 길이 10 ㎛이하를 갖는 유기 박막 트랜지스터는 출력 특성에서 전류의 포화 특성이 점차 약해지게 되고 채널 길이가 1 ㎛에 이르게 되면 출력 전류의 포화 특성은 완전히 상실되어 다이오드와 같은 특성 곡선을 나타낸다고 알려져 있다(Organic Electronics, Vol. 7, p.45, 2006). 이와 같은 단채널 효과는 도 1에 나타난 바와 같이, 게이트 전압에 의해 핀치 오프 영역에서 제어되지 못하고 유기 반도체의 표면(surface) 또는 내부(bulk)를 통해 흐르는 전류에 기인한 것이다.
단채널 효과는 또한, 소스/드레인 전극과 유기 반도체 사이의 접촉 저항 특성에도 영향을 받는 것으로 알려져 있으며, 특히 동일 채널 길이에서도 접촉 저항이 낮아질 경우 소자의 OFF 동작 시 유기 반도체의 표면 또는 내부를 통해 흐르는 전류(Ioff)의 증가로 전류 점멸비 특성이 악화된다는 문제가 있다.
특히, 반도체가 나노크기로 들어서면서 단채널 효과가 더욱 심각하게 나타나므로 유용한 전류-전압특성을 얻기 위해서는 소자의 구조가 복잡해지는 문제를 감수할 수밖에 없어 실질적으로 수 nm~ 수 ㎛ 이내의 채널 길이를 갖는 고집적 유기 박막 트랜지스터의 제조가 불가한 상황이다.
또한, 게이트 전극의 길이를 짧게 만들면, 누설전류가 증가하거나 on/off를 조절하는 전압에 비선형 특성들이 나타나 회로설계에 문제가 된다. 특히, 게이트 전극의 길이가 5 nm 이하로 내려가면 하이젠베르크의 불확정성 원리에 의해 터널링 효과(tunneling effect)가 일어난다. 상기 터널링 효과는 전자들이 전압을 가하지 않아도 제 마음대로 채널을 통해 지나가는 현상을 의미한다(Razavy, 2003). 그 이유는 게이트 길이가 너무 작아 소스와 드레인이 극단적으로 밀접해 있기 때문에 전자의 제어가 불가능해 정확한 신호전달이 불가능해지기 때문이다. 이러한 터널링 현상이 일어나는 시점에 도달하면 불확정성 원리가 작동하여 전자의 위치가 정확이 어디에 있는지 예측하기가 불가능하기 때문에, 트랜지스터는 기본 데이터의 소스로서의 신뢰성을 상실하게 된다 (Griffiths, 2004).
따라서, 종래의 보고들에 따르면 단채널 효과 및 터널링 효과 등에 의해 유기 박막 트랜지스터에서 채널 길이를 축소에 한계가 있으며, 소스/드레인 전극과 유기 반도체 사이의 접촉 저항 특성을 개선하고자 하는 기술에도 제약이 따르므로 유기 박막 트랜지스터에서 단채널 효과를 극복할 수 있는 기술은 현재까지 보고된 바 없다.
본 발명은 상기와 같은 종래기술의 문제점과 과거로부터 요청되어온 기술적 과제를 해결하는 것을 목적으로 한다.
본 출원의 발명자들은 심도 있는 연구와 다양한 실험을 거듭한 끝에, 유기 반도체층의 채널 부위에 소정의 전류 차단부를 형성하는 경우 소자의 OFF 상태에서 소스 전극과 드레인 전극 사이에 흐르는 표면 전류 및 내부 전류의 흐름을 차단할 수 있고, 그에 따라 접촉 저항의 고려 없이도 단채널 효과를 방지할 수 있어서, 이를 포함하는 소자는 고집적성 및 높은 응답 속도를 발휘할 수 있음을 발견하고, 본 발명을 완성하기에 이르렀다.
따라서, 본 발명은 서로 분리되어 있는 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극에 각각 접하며, 상기 소스 전극과 상기 드레인 전극 사이의 채널(channel)을 형성하는 유기 반도체층; 상기 소스 전극, 드레인 전극 및 유기 반도체층과 절연된 게이트 전극; 및 상기 게이트 전극을 상기 소스 전극, 드레인 전극 및 유기 반도체층으로부터 절연시키는 게이트 절연막;을 포함하는 유기 박막 트랜지스터(OTFT)로서, 상기 유기 반도체층의 채널에는, 채널 표면 측의 전류 흐름을 방지하기 위하여, 채널의 길이 방향에 대하여 수직하고 유기 반도체층의 높이보다 작은 높이를 갖는 전류 차단부가 형성되어 있는 것을 특징으로 하는 유기 박막 트랜지스터를 제공한다.
앞서 살펴본 바와 같이, 채널 길이가 축소되는 경우에는 접촉 저항과 소자의 전기적 특성의 상관성이 커지게 되므로 단채널 효과를 방지하기 위해서는 접촉 저항 특성에 대한 최적화 과정이 부수적으로 요구되었다. 그러나, 본 발명에 따른 유기 박막 트랜지스터는 상기 전류 차단부에 의해 채널 길이와 접촉 저항 특성과 무관하게 유기 반도체 표면 또는 내부 전류를 효과적으로 억제할 수 있어서 단채널 효과 및 터널링 효과를 용이하고 효과적으로 방지할 수 있고, 전류 점멸비를 향상시킬 수 있다는 장점이 있다.
따라서, 소자의 스위칭 기능 및 빠른 응답 속도를 담보함으로써 우수한 전기적 특성을 발휘할 수 있고, 고집적화가 가능하다는 장점이 있다.
상기 전류 차단부는 상기 유기 반도체층의 채널 중 상기 소스 전극과 드레인 전극 사이에 해당하는 부위에 형성되어 있을 수 있다.
하나의 바람직한 예에서, 상기 전류 차단부는 유기 반도체층의 높이 방향으로 형성된 슬릿의 형태일 수 있다 (이하, 경우에 따라 제 1 실시예로 약칭함). 상기 슬릿은 수평 단면상으로 직선 또는 곡선일 수 있고, 패턴화되어 있을 수 있다. 상기 슬릿에는 경우에 따라 절연성 물질이 삽입되어 있을 수 있다 (이하, 경우에 따라 제 2 실시예로 약칭함).
또 다른 바람직한 예에서, 상기 전류 차단부는 절연성 막이 유기 반도체층에 삽입된 형태 (이하, 경우에 따라 제 3 실시예로 약칭함)이거나, 절연성 이온 주입막의 형태 (이하, 경우에 따라 제 4 실시예로 약칭함)일 수 있다.
상기 전류 차단부의 높이는 유기 반도체층 채널의 높이(H)에 대하여 40 내지 95%일 수 있고, 전류 차단부의 하단과 유기 반도체층의 하단 사이의 높이는 10 nm 이상인 것이 바람직하다.
상기 전류 차단부 폭(w)의 총합은 채널의 총 길이(L)에 대하여 3 내지 40%일 수 있다.
하나의 바람직한 예에서, 상기 전류 차단부는 채널 길이보다 짧은 범위 내에서 1 nm ~ 6 ㎛의 폭과, 유기 반도체층의 높이보다 짧은 범위 내에서 3 nm ~ 1 ㎛ 의 높이를 갖고, 1 내지 10 개 형성되어 있을 수 있다.
상기 소스 전극과 드레인 전극 사이의 채널 길이는 20 nm 내지 10 ㎛인 것이 바람직하다.
본 발명은 또한, 상기 전류 차단부가 형성되어 있는 유기 박막 트랜지스터를 포함하는 유기 박막 트랜지스터 어레이 기판을 제공한다.
본 발명에 따른 유기 박막 트랜지스터 어레이 기판은 전류 차단부에 의해 단채널 효과가 방지될 수 있어서 유기 박막 트랜지의 채널 길이를 매우 작게 구성할 수 있는 바, 빠른 응답 속도를 갖고 고집적이 가능하므로 이를 포함하는 소자는 전기적 특성이 매우 우수하다.
또한, 본 발명은 유기 반도체층의 채널에, 채널 표면 측의 전류 흐름을 방지하기 위하여, 채널의 길이 방향에 대하여 수직하고 유기 반도체층의 높이보다 작은 높이를 갖는 전류 차단부가 형성되어 있는 유기 박막 트랜지스터의 제조방법으로서,
(1) 소스 전극 및 드레인 전극을 형성하는 단계;
(2) 소스 전극 및 드레인 전극과 접촉되어 채널을 형성하는 유기 반도체층을 형성하는 단계;
(3) 유기 반도체층 상에 전류 차단부를 형성하는 단계; 및
(4) 게이트 전극 및, 상기 게이트 전극을 다른 구성요소로부터 절연시키는 게이트 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법을 제공한다.
경우에 따라, 상기 단계(2)의 유기 반도체층의 형성 과정은 상기 단계(1)의 소스 전극 및 드레인 전극을 형성하는 단계 이전 또는 이후에 수행될 수 있다.
상기 전류 차단부는 바람직하게는 AFM (atomic force microscopy) 리소그라피 등의 방법을 사용하여 유기 반도체 층의 일부를 제거하여 형성될 수 있다.
또 다른 예에서, 상기 전류 차단부는 채널부의 유기 반도체층의 일부를 제거한 후 절연성 물질을 삽입하여 제 2 실시예에 따른 전류 차단부를 형성할 수 있다. 또한, 절연성 박막을 채널부의 유기 반도체층에 삽입하여 제 3 실시예에 따른 전류 차단부를 형성할 수도 있다.
그 밖에도, 채널부의 유기 반도체층의 상부에서 이온 도핑함으로써 제 4 실시예에 따른 전류 차단부를 형성할 수도 있다.
도 1은 종래 기술에 따른 유기 박막 트랜지스터로서 하부 게이트 중에서 top-contact 구조의 유기 박막 트랜지스터의 단면도이다;
도 2a는 유기 박막 트랜지스터로서 하부 게이트 중에서 bottom-contact 구조의 유기 박막 트랜지스터의 단면도이다;
도 2b는 유기 박막 트랜지스터로서 상부 게이트 중에서 top-contact 구조의 유기 박막 트랜지스터의 단면도이다;
도 2c는 유기 박막 트랜지스터로서 상부 게이트 중에서 bottom-contact 구조의 유기 박막 트랜지스터의 단면도이다;
도 3은 본 발명의 제 1 실시예에 따른 유기 박막 트랜지스터로서 하부 게이트 중에서 top-contact 구조의 유기 박막 트랜지스터의 단면도이다;
도 4는 본 발명에 따른 유기 박막 트랜지스터에서, 전류 차단부의 패턴을 모식적으로 나타내는 상면도이다;
도 5는 본 발명의 제 2 실시예에 따른 유기 박막 트랜지스터의 단면도이다;
도 6는 본 발명의 제 3 실시예에 따른 유기 박막 트랜지스터의 제조 과정의 모식도이다.
<도면의 주요부분에 대한 부호의 설명>
100: 기판 200: 게이트 전극
300: 게이트 절연막 400: 유기 반도체층
500: 소스 전극 600: 드레인 전극
700, 710, 720: 전류 차단부
이하에서는, 본 발명의 실시예에 따른 도면을 참조하여 설명하지만, 이는 본 발명의 더욱 용이한 이해를 위한 것으로, 본 발명의 범주가 그것에 의해 한정되는 것은 아니다.
도 3에는 본 발명의 하나의 실시예에 따른 하부 게이트 구조의 유기 박막 트랜지스터가 모식적으로 도시되어 있다.
도 3을 참조하면, 기판(100) 상에 게이트 전극(200)이 형성되어 있고, 상기 게이트 전극(200)이 형성된 기판 상에 절연막(300)이 형성되며, 상기 절연막(300) 상에 유기 반도체층(400)이 형성되고 그 상부에 소스전극(500) 및 드레인 전극(600)이 형성되어 있다.
소스 전극(500) 및 드레인 전극(600) 사이에서 유기 반도체층(400)이 노출된 부위에는 채널(channel; 410)이 형성되어 있으며, 상기 채널(410) 상에 전류 차단부(700)가 형성되어 있다. 본 도면에서는 채널(410) 부위가 소스 전극(500) 및 드레인 전극(600) 사이 길이에 대응하는 것으로 표현하였으나, 경우에 따라서는, 채널(410)이 소스 전극(500) 및 드레인 전극(600) 사이 길이 보다 길게 형성될 수도 있다.
이러한 구조의 유기 박막 트랜지스터에서, 게이트 전극(200)에 인가된 전기적 신호에 따라, 소스 전극(500)과 드레인 전극(600) 사이에서 채널을 형성하여 전기적 신호가 소통되는 바, 전류는 채널을 따라 흐르게 된다. 종래의 유기 박막 트랜지스터에서는 OFF 상태에서도 소스 전극(500)과 드레인 전극(600) 사이의 낮은 전류가 흐르고, 채널(410)의 길이가 감소할수록 전류 흐름이 증가되어 단채널 효과가 발생하는 문제가 있었다 (도 1 참조). 이하, 본 명세서에서는 게이트 전극으로부터 전기적 신호가 인가되지 않은 상태에서, 소스 전극과 드레인 전극 사이의 유기 반도체 표면 또는 내부에 흐르는 전류를 누설 전류 또는 OFF 상태의 전류로 칭하기도 한다.
그러나, 본 발명에 따른 유기 박막 트랜지스터에서는 전류 차단부(700)가 전류의 방향인 채널의 길이(L) 방향에 대하여 수직한 방향으로 형성되어 있어서, 이러한 OFF 상태의 전류 흐름을 차단할 수 있다.
이는, 누설 전류의 흐름이 전류 차단부에 의해 방해를 받아 전류 차단부의 표면을 따라 흐르게 되므로 전류의 이동 길이가 실질적으로 확장되어 채널의 길이가 길어진 것과 같은 효과를 발휘하게 되기 때문인 것으로 추측된다.
따라서, 게이트에 의해 제어되지 못하는 누설 전류가, 게이트에 의해 제어 가능한 전도성 채널 전류로 흐를 수 있게 되므로 접촉 저항 특성에 상관없이 단채널 효과를 효과적으로 방지할 수 있고, 전류 점멸비를 향상시킬 수 있다.
이러한 전류 차단부(700)는 소자의 ON 상태에서 소스 전극(500)으로부터 드레인 전극(600)으로의 전도성 채널 전류의 흐름을 방해하지 않는 정도로 형성되어야 하는 바, 유기 반도체층(400)과 게이트 절연막(300)의 계면에 접하지 않도록 유기 반도체층(400)의 높이(H)보다 작은 높이(h)를 갖는다.
이 때, 바람직하게는 상기 유기 반도체층(400)의 높이(H)와 전류 차단부의 높이(h)의 차(H-h), 즉, 상기 전류 차단부의 하단과 유기 반도체층의 상단 사이의 높이가 적어도 10 nm 가 되도록 형성할 수 있다.
다만, 상기 전류 차단부의 높이(h)가 너무 작으면 하부에서 누설전류가 흐르게 되므로 소망하는 누설 전류 차단 효과를 발휘할 수 없으므로, 상기 전류 차단부의 높이(h)는 적어도 소스 전극(500)과 드레인 전극(600) 사이에서 채널(410)의 표면 및 내부 전류가 발생되는 높이까지 형성되어 있는 것이 바람직하다. 이러한 점을 고려할 때, 상기 전류 차단부의 높이(h)는 유기 반도체층의 전체 높이(H)에 대하여 바람직하게는 10 내지 98%, 더욱 바람직하게는 30 내지 95%일 수 있다.
또한, 상기 전류 차단부 폭(w)은 전류 흐름을 차단할 수 있는 정도여야 하고, 채널 길이보다 짧은 범위 내에서 수 nm 내지 수 ㎛일 수 있다. 다만, 전류 차단부의 폭(w)이 너무 작으면 소스 전극과 드레인 전극 사이에서 punch through 또는 breakdown 현상을 방지하지 못하므로 누설전류의 통전을 방해하지 못하게 된다. 이를 고려하여, 상기 전류 차단부 폭(w), 전류 차단부가 복수 개인 경우 그것의 총합은 채널의 총 길이(L)에 대하여 3 내지 40%인 것이 바람직하고, sub-micron, 즉, 1 ㎛ 이하의 범위를 갖는 것이 바람직하다.
한편, 상기 소스 전극(500) 및 드레인 전극(600) 사이의 채널 길이(L)가 짧을수록 소신호 출력 저항과 전압 이득이 감소하는 한편, 전달 전도도를 이용한 전계 효과 이동도는 채널 길이(L)가 길수록 크게 나타나는 경향을 보이는 바, 이를 고려하여 소자의 특성 및 목적에 따라 적절히 채널 길이(L)를 조절할 수 있다.
종래에는 단채널 효과 때문에 채널 길이를 10 ㎛ 이하로 설정하는 것이 실질적으로 매우 어려웠으나, 본 발명에서는 상기 전류 차단부(700)에 의해 접촉 저항과 무관하게 단채널 효과를 방지할 수 있으므로, 1 nm 내지 10 ㎛ 정도의 작은 채널 길이를 갖는 트랜지스터를 구성할 수 있다. 따라서, 고집적, 빠른 응답 속도의 소자를 구현할 수 있다.
상기 전류 차단부(700)의 형태는 채널의 길이 방향으로의 전류 흐름을 차단할 수 있도록 그것에 수직한 방향으로 형성되어 있는 것이라면 특별히 제한되지 않으며, 다양한 구조 및 형태가 가능하다.
도 3에서는, 전류 차단부(700)가 채널의 길이 방향에 수직하게 유기 반도체층의 높이 방향으로 형성된 슬릿의 형태로 이루어져 있다. 여기서, 슬릿은 폭이 매우 얇고 길이가 긴 형태를 의미한다. 경우에 따라, 도 5에 도시된 바와 같이, 슬릿의 내부가 절연성 물질(710)로 채워져 있는 구조로 이루어질 수도 있다. 또한, 전류 차단부는 도 6에 도시된 바와 같이 절연성 물질의 박막(720)을 채널의 상부 측에서 유기 반도체층(400)에 삽입하여 형성될 수도 있다. 그 밖에도 절연성 물질을 이온 주입하여 형성될 수도 있다.
상기 전류 차단부의 형상은 수평 단면상 점선, 직선 또는 곡선의 형태일 수 있고, 개수는 1 개 이상의 복수 개로 형성될 수 있으며, 바람직하게는 3 ~ 10개 형성될 수 있다. 또한, 전류 차단부는 다양한 형태로 패턴화되어 있을 수 있다.
슬릿의 패턴화는 도 4에 도시되어 있는 바와 같이 다양할 수 있으며, 특별히 제한되지 않는다. 도 4는 본 발명에 따른 유기 박막 트랜지스터의 상단면의 모식도로서, 소스/드레인 전극에 수평 방향 패턴(a), 소스/드레인 전극 사이의 사선 패턴(b), 소스/드레인 전극 사이 임의의 곡선 패턴(c), 소스/드레인 전극 사이 격자 무늬 패턴(d), 소스/드레인 전극 사이 파형 패턴(e) 등이 예시적으로 도시되어 있다.
상기 기판(100)은 후공정의 처리 온도에 견딜 수 있는 소재라면 특별히 제한되지 않으며, 예를 들어 석영, 실리콘(silicon), 바륨 붕규산 유리 또는 알루미늄의 붕규산 유리 등의 유리 기판, 금속 기판 또는 스테인리스(stainless) 기판의 표면에 절연막을 형성한 기판을 이용할 수 있다. 또한, 폴리이미드, 폴리카보네이트, 폴리에틸렌테르프탈레이트, 폴리에테르설폰, 폴리에틸렌나프탈렌과 같은 고분자로 제조된 플라스틱(plastics) 기판을 이용해도 좋다.
상기 게이트 전극(200)은 단일층 또는 이중층 구조일 수 있으며, 기판(100)과의 밀착성, 게이트 전극(200) 상부에 형성되는 박막들의 평탄성, 패턴화를 위한 가공성, 및 후속 공정시 사용되는 화학 물질에 대한 내성 등을 고려하여 적절한 물질을 선택할 수 있다. 예를 들어, 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 알루미늄(Al), 알루미늄크롬(Al/Cr), 알루미늄네오듐(AlNd) 등의 도전성 금속이 사용될 수 있다. 또한, 도전성 폴리아닐린(polyaniline), 도전성 폴리피롤(poly pirrole), 도전성 폴리티오펜(polythiopjene), 폴리에틸렌 디옥시티오펜(polyethylene dioxythiophene:PEDOT)과 폴리스티렌 술폰산(PSS) 등의 다양한 도전성 고분자가 사용될 수도 있다.
상기 게이트 절연막(300)은 단일층일 수도 있고, 2층 이상의 다층 구조일 수도 있으며, 경우에 따라 요철 등이 형성된 구조일 수 있다. 소재로는 절연 특성을 갖는 것이라면 특별히 제한되지 않으며, 유전율이 우수하고 기판과 열팽창률이 같거나 비슷한 재료로 선택되는 것이 바람직하다. 또한, 상기 게이트 절연막(300)은 유기물로 이루어진 유기 절연층, 무기물로 이루어진 무기 절연층, 또는 유기물과 무기물이 혼합 또는 복합된 형태의 유-무기 절연층일 수 있다.
상기 유기물은 예를 들어, PMMA(poly methylmethacrylate), 폴리스티렌(polystyrene), 페놀계 고분자, 아크릴계 고분자, 폴리이미드(polyimide) 등의 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계 고분자, p-자일리렌계 고분자, 비닐알콜계 고분자, 파릴렌(parylene), 또는 이들의 하나 이상을 포함하는 화합물, 공중합체, 복합체 등의 고분자 재료를 들 수 있다.
상기 무기물은 예를 들어, 산화 규소(SiO2), 질화 규소(SiNx), 산화 질화 규소, 알루미늄옥사이드(Al2O3), 티타늄 옥사이드(TiO2), Ta2O5, AlN, AlON, La2O5, BaZrTiO3, PbZrTiO3, BST, PZT 또는 이들의 유도체, 복합체 등을 들 수 있으나, 이에 한정되는 것은 아니다.
하나의 바람직한 예에서, 절연성 고분자에 높은 유전상수의 무기 입자가 고르게 분산되어 있는 구조, 또는 고분자 층 상에 높은 유전상수의 무기 막이 형성되어 있는 구조로 이루어져 있어서, 상기 고분자의 낮은 유전 특성을 보상하는 유-무기 혼합 절연체를 사용할 수도 있다.
상기 유기 반도체층(400)은 p형 또는 n형 반도체일 수 있고, 예를 들어, 펜타센(pentacene), 테트라센(tetracene), 안트라센(anthracene), 나프탈렌(naphthalene), 알파-6-티오펜, 알파-4-티오펜, 페릴렌(perylene) 및 그 유도체, 루브렌(rubrene) 및 그 유도체, 코로넨(coronene) 및 그 유도체, 페릴렌 테트라카르복실릭 디이미드(perylenetetracarboxylic diimide) 및 그 유도체, 페릴렌 테트라카르복실릭 디안하이드라이드(perylene tetracarboxylicdianhydride) 및 그 유도체, 나프탈렌의 올리고아센 및 이들의 유도체, 알파-5-티오펜의 올리고티오펜 및 이들의 유도체, 금속을 함유하거나 함유하지 않은 프탈로시아닌(phthalocyanine) 및 이들의 유도체, 나프탈렌 테트라카르복실릭 디이미드(naphthalene tetracarboxylic diimide) 및 그 유도체, 나프탈렌 테트라카르복실릭 디안하이드라이드(naphthalenetetracarboxylic dianhydride) 및 그 유도체, 파이로멜리틱 디안하이드라이드 및 그 유도체, 파이로멜리틱 디이미드 및 이들의 유도체, 티오펜을 포함하는 공액계 고분자 및 그 유도체, 및 플루오렌을 포함하는 고분자 및 그 유도체 등이 사용될 수 있다.
상기 소스/드레인 전극(500, 600)으로는 유기 반도체층(400)과의 사이에서 오믹 콘택(Ohmic contact)이 가능하도록 일 함수가 높은 금속, 예를 들어, 금(Au), 백금 (Pt), 은 (Ag), 구리(Cu), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 팔라듐(Pd), 알루미늄, 인듐, 주석, 인듐-주석 합금 등이 사용될 수 있다.
상기 유기 반도체층(400)의 높이(두께)는 20 nm ~ 10 ㎛, 바람직하게는 20 ~ 500 nm 일 수 있고, 상기 소스 전극(500)과 드레인 전극(600)의 높이는 5 ~ 10 ㎛, 바람직하게는 15 ~ 300 nm 일 수 있다.
한편, 전술한 실시예들에서는 게이트 전극이 소스 전극 및 드레인 전극보다 하부에 배치된 하부 게이트(bottom gate)형으로서, Top contact 구조의 유기 박막 트랜지스터를 기준으로 설명하였다. 그러나, 본 발명은 소스/드레인 전극이 유기 반도체 층 형성 후에 증착되는 top contact 구조 뿐만 아니라, 유기 반도체 층에 대하여 소스/드레인 전극이 먼저 형성되는 bottom contact 구조의 유기 박막 트랜지스터에도 포괄적으로 적용 가능한 기술이다.
예를 들어, 유기 박막 트랜지스터는 도 2a에 도시된 바와 같이 하부 게이트형으로서, 소스/드레인 전극이 먼저 형성되어, 유기 반도체 층이 상부에 위치하는 구조인 bottom contact 구조일 수 있다.
또한, 도 2b 및 2c에 도시된 바와 같이, 게이트 전극(200)이 소스 전극(500) 및 드레인전극(600)의 상부에 배치된 상부 게이트(top gate)형 유기 박막 트랜지스터에도 본 발명이 적용될 수도 있다. 여기서, 도 2b는 bottom contact 구조를 나타내고, 도 2c는 top contact 구조를 나타낸다.
본 발명은 또한, 상기 유기 박막 트랜지스터를 포함하는, 박막 트랜지스터 어레이 기판 및 이를 포함하는 유기 전계 발광 디스플레이 장치에 관한 것이다. 상기 박막 트랜지스터 어레이 기판 및 유기 전계 발광 디스플레이 장치의 구성 및 제조방법은 당업계에 널리 공지되어 있는 바, 이에 대한 자세한 설명은 본 명세서에서 생략한다. 본 발명에 따른 유기 박막 트랜지스터 어레이 기판은 유기 전계 발광 디스플레이 장치 이외에도 액정 디스플레이 장치에도 적용 가능하며, 평판 디스플레이 장치 이외에도 화상이 구현되지 않는 드라이버 회로에도 장착 가능한 등, 다양한 변형 예를 고려할 수도 있다.
또한, 본 발명은 유기 반도체층의 채널에, 채널 표면 측의 전류 흐름을 방지하기 위하여, 채널의 길이 방향에 대하여 수직하고 유기 반도체층의 높이보다 작은 높이를 갖는 전류 차단부가 형성되어 있는 유기 박막 트랜지스터의 제조방법으로서, 하기 단계(1) 내지 (4)를 포함하는 것을 특징으로 하는 제조방법을 제공한다.
(1) 소스 전극(500) 및 드레인 전극(600)을 형성하는 단계;
(2) 소스 전극(500) 및 드레인 전극(600)과 접촉되어 채널(410)을 형성하는 유기 반도체층(400)을 형성하는 단계;
(3) 유기 반도체층(400) 상에 전류 차단부(700)를 형성하는 단계; 및
(4) 게이트 전극(200) 및, 상기 게이트 전극(200)을 다른 구성요소로부터 절연시키는 게이트 절연막(300)을 형성하는 단계;
본 발명에 따른 제조방법은, 상기 단계(3)의 유기 반도체층(400) 상에 전류 차단부(700)를 형성하는 점에 특징이 있다. 전류 차단부(700)를 형성 방법은 유기 반도체층(400)의 채널(410) 길이 방향에 대하여 수직 방향으로 전류 차단부(700)가 형성되도록 하는 것이라면 특별히 제한되지 않는다.
하나의 바람직한 예에서, 상기 전류 차단부(700)는 유기 반도체 층의 일부를 제거하여 형성될 수 있다. 여기서, 상기 유기 반도체층(400)의 일부를 제거하는 방법으로는, 예를 들어, AFM(atomic force microscopy) 리소그라피, 레이저, 프레스용 도장 나노임프린팅, 실리콘 에칭 등을 들 수 있으며, 바람직하게는 AFM 리소그라피를 들 수 있다.
상기 AFM 리소그라피는 AFM 팁에 가하는 힘을 유기 반도체층(400)의 소재 및 두께에 따라 적절히 조절함으로써 소망하는 전류 차단부(700)의 높이 및 폭을 용이하게 제어할 수 있으므로, 공정이 매우 정밀하면서도 간단하고 저렴하다. 또한, 다양한 유기 재료에 폭넓게 활용될 수 있다는 장점이 있다.
그 밖에, 광리소그라피(photolithography), 전자선 리소그라피(e-beamlithography)의 방법을 고려할 수도 있으나, 이러한 방법들은 무기물을 위한 공정으로 개발되었기 때문에 유기 박막 트랜지스터에 사용되는 유기물에는 적합하지 않다. 또한, 고가의 장비와 기술과 많은 시간을 필요로 하기 때문에 공정 효율성이 낮다는 단점이 있다.
상기 레이저에 의해 전류 차단부(700)를 형성하는 경우, 레이저광은 연속 발진 또는 펄스(pulse) 발진형일 수 있으며 특별히 제한되지 않는다. 레이저는, 기체 레이저 혹은 고체 레이저를 이용할 수 있다. 상기 기체 레이저로는, 엑시머레이저(excimer laser), Ar 레이저, Kr 레이저 등이 있고, 고체 레이저로서, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저(ruby laser), 알렉산더 라이드 레이저(ride laser), Ti: 사파이어 레이저, Y2O3 레이저 등을 들 수 있다. 상기 고체 레이저로서는, Cr,Nd,Er,Ho,Ce,Co,Ti,Yb 또는 Tm이 도핑(doping) 되는 YAG, YVO4, YLF, YAlO3 등의 결정을 사용한 레이저가 적용된다.
경우에 따라, 상기 유기 반도체층(400)의 일부를 제거하여 형성된 전류 차단부(700)에 절연성 물질을 삽입할 수도 있다. 상기 절연성 물질로는 다양한 전기적 절연성의 유기물 또는 무기물이 사용될 수 있고, 예를 들어, 게이트 절연막(300)에 사용된 물질과 동일한 물질일 수 있으며, 특별히 제한되지 않는다.
또 다른 바람직한 예에서, 상기 단계(3)에서, 전류 차단부(700)는 절연성 박막을 채널(410)부의 유기 반도체층(400)에 삽입하여 형성될 수도 있다. 상기 절연성 박막은 예를 들어, 별도의 공정을 통해 형성한 후 소정의 크기로 절취하여 제조될 수 있다. 예를 들어, 소정의 기계적 강도를 갖는 산화막(SiO2), 질화막(Si3N4막), Al2O3막 등의 무기물 절연성 막일 수 있다.
또 하나의 예에서, 상기 전류 차단부(700)는 채널(410)부의 유기 반도체층(400)의 상부에서 이온 도핑함으로써 형성될 수도 있다. 이온 도핑 방법은 특별히 제한되지 않으며, 스퍼터링법 등의 공지의 방법에 의해 수행될 수 있다.
한편, 상기 단계(1), (2) 및 (4)의 전극 및 반도체층의 형성 방법은 특별히 제한되지 않으며, 다양한 공지의 방법 및 조건을 적용하여 수행될 수 있다. 예를 들어, 진공 증착, 스핀코팅, 스퍼터링(무기물인 경우), 잉크젯 프린팅, 딥핑, 레이저 식각법(LAT; laser ablation technique) 등을 들 수 있으나, 이들만으로 한정되는 것은 아니다.
본 발명에서, 상기 단계(1) 내지 (4)는 순차적으로 이루어질 수도 있으나, 유기 박막 트랜지스터의 구조에 따라 순서를 달리하여 적용될 수도 있다.
예를 들어, Top contact 구조의 경우에는 상기 단계(2)의 유기 반도체층(400)의 형성은 상기 단계(1)의 소스 전극(500) 및 드레인 전극(600)을 형성하는 단계 이전에 수행될 수 있고, Bottom contact 구조의 경우에는 상기 단계(2)의 유기 반도체층(400)의 형성은 상기 단계(1)의 소스 전극(500) 및 드레인 전극(600)을 형성하는 단계 이후에 수행될 수 있다.
또한, 상기 단계(3)의 유기 반도체층(400) 상에 전류 차단부(700)를 형성하는 과정은 유기 반도체층(400)을 형성하는 단계(2) 이후에 수행되는 것을 전제로 하지만, 반드시 단계(1)의 소스 전극(500) 및 드레인 전극(600)의 형성 이후에 수행될 필요는 없으며, 단계(3)을 수행한 후에 단계(1)을 수행할 수도 있다.
본 발명의 하나의 바람직한 예에서, 하부 게이트 구조로서, Bottom contact 구조의 유기 박막 트랜지스터를 제조하는 경우에는, 순차적으로
① 게이트 전극(200) 및, 게이트 절연막(300)을 형성하는 단계;
② 소스 전극(500) 및 드레인 전극(600)을 형성하는 단계;
③ 유기 반도체층(400)을 형성하는 단계; 및
④ 유기 반도체층(400)의 채널(410)에 전류 차단부(700)를 형성하는 단계;로 이루어질 수 있다.
또 하나의 예에서, 하부 게이트 구조로서, Top contact 구조의 유기 박막 트랜지스터를 제조하는 경우에는, 순차적으로
① 게이트 전극(200) 및, 상기 게이트 절연막(300)을 형성하는 단계;
② 유기 반도체층(400)을 형성하는 단계;
③ 소스 전극(500) 및 드레인 전극(600)을 형성하는 단계;
④ 유기 반도체층(400)의 채널(410)에 전류 차단부(700)를 형성하는 단계;로 이루어질 수 있다.
여기서, 상기 단계④의 전류 차단부(700) 형성은 단계②의 유기 반도체층(400)의 형성 후 단계③의 소스/드레인 전극(600)의 형성 전에 수행될 수도 있다.
본 발명의 또 다른 바람직한 예에서, 상부 게이트 구조로서, Bottom contact 구조의 유기 박막 트랜지스터를 제조하는 경우에는, 순차적으로
① 소스 전극(500) 및 드레인 전극(600)을 형성하는 단계;
② 유기 반도체층(400)을 형성하는 단계;
③ 유기 반도체층(400)의 채널(410)에 전류 차단부(700)를 형성하는 단계;
④ 게이트 절연막(300) 및 게이트 전극(200)을 형성하는 단계; 로 이루어질 수 있다.
또 하나의 예에서, 상부 게이트 구조로서, Top contact 구조의 유기 박막 트랜지스터를 제조하는 경우에는, 순차적으로
① 유기 반도체층(400)을 형성하는 단계;
② 소스 전극(500) 및 드레인 전극(600)을 형성하는 단계;
③ 유기 반도체층(400)의 채널(410)에 전류 차단부(700)를 형성하는 단계;
④ 게이트 절연막(300) 및 게이트 전극(200)을 형성하는 단계; 로 이루어질 수 있다. 여기서, 상기 단계③의 전류 차단부(700) 형성은 단계①의 유기 반도체층(400)의 형성 후 단계②의 소스/드레인 전극(600)의 형성 전에 수행될 수도 있다.
이상 본 발명의 실시예에 따른 도면을 참조하여 설명하였지만, 본 발명이 속한 분야에서 통상의 지식을 가진 자라면 상기 내용을 바탕으로 본 발명의 범주내에서 다양한 응용 및 변형을 행하는 것이 가능할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 유기 박막 트랜지스터는 유기 반도체 층의 채널에 전류 차단부가 형성되어 있어서, 유기 반도체 표면 또는 내부 전류를 억제할 수 있다. 따라서, 채널 길이와 접촉 저항 특성에 무관하게 단채널 효과를 효과적으로 방지할 수 있고, 전류 점멸비를 향상시킬 수 있는 바, 소자의 스위칭 기능 및 빠른 응답 속도를 담보함으로써 우수한 전기적 특성을 발휘할 수 있으며, 고집적화가 가능하다는 장점이 있다.
Claims (21)
- 서로 분리되어 있는 소스 전극 및 드레인 전극; 상기 소스 전극과 드레인 전극에 각각 접하며, 상기 소스 전극과 상기 드레인 전극 사이의 채널(channel)을 형성하는 유기 반도체층; 상기 소스 전극, 드레인 전극 및 유기 반도체층과 절연된 게이트 전극; 및 상기 게이트 전극을 상기 소스 전극, 드레인 전극 및 유기 반도체층으로부터 절연시키는 게이트 절연막;을 포함하는 유기 박막 트랜지스터(OTFT)로서,상기 유기 반도체층의 채널에는, 채널 표면 측의 전류 흐름을 방지하기 위하여, 채널의 길이 방향에 대하여 수직하고 유기 반도체층의 높이보다 작은 높이를 갖는 전류 차단부가 형성되어 있는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부는 상기 유기 반도체층의 채널 중 상기 소스 전극과 드레인 전극 사이에 해당하는 부위에 형성되어 있는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부는 유기 반도체층의 높이 방향으로 형성된 슬릿의 형태인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 3 항에 있어서, 상기 슬릿은 수평 단면상으로 직선 또는 곡선인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부는 패턴화되어 있는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 3 항에 있어서, 상기 슬릿에는 절연성 물질이 삽입되어 있는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부는 절연성 막이 유기 반도체층에 삽입된 형태인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부는 절연성 이온 주입막의 형태인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부의 높이는 유기 반도체층 채널의 높이(H)에 대하여 30 내지 95%인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부의 하단과 유기 반도체층의 상단 사이의 높이는 10 nm 이상인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부는 채널 길이보다 짧은 범위 내에서 1 nm ~ 6 ㎛의 폭과, 유기 반도체층의 높이보다 짧은 범위 내에서 3 nm ~ 1 ㎛ 의 높이를 갖고, 1 내지 10 개 형성되어 있는 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 전류 차단부 폭(w)의 총합은 채널의 총 길이(L)에 대하여 3 내지 40%인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항에 있어서, 상기 소스 전극과 드레인 전극 사이의 채널 길이는 20 nm 내지 10 ㎛인 것을 특징으로 하는 유기 박막 트랜지스터.
- 제 1 항 내지 제 13 항 중 어느 하나에 따른 유기 박막 트랜지스터를 포함하는 유기 박막 트랜지스터 어레이 기판.
- 유기 반도체층의 채널에, 채널 표면 측의 전류 흐름을 방지하기 위하여, 채널의 길이 방향에 대하여 수직하고 유기 반도체층의 높이보다 작은 높이를 갖는 전류 차단부가 형성되어 있는 유기 박막 트랜지스터의 제조방법으로서,(1) 소스 전극 및 드레인 전극을 형성하는 단계;(2) 소스 전극 및 드레인 전극과 접촉되어 채널을 형성하는 유기 반도체층을 형성하는 단계;(3) 유기 반도체층 상에 전류 차단부를 형성하는 단계; 및(4) 게이트 전극 및, 상기 게이트 전극을 다른 구성요소로부터 절연시키는 게이트 절연막을 형성하는 단계;를 포함하는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 단계(2)의 유기 반도체층의 형성은 상기 단계(1)의 소스 전극 및 드레인 전극을 형성하는 단계 이전 또는 이후에 수행되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 전류 차단부는 유기 반도체 층의 일부를 제거하여 형성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 17 항에 있어서, 상기 전류 차단부는 AFM (atomic force microscopy) 리소그라피로 유기 반도체층의 일부를 제거하여 형성하는 것을 특징으로 하는 제조방법.
- 제 15 항에 있어서, 상기 전류 차단부는 채널부의 유기 반도체층의 일부를 제거한 후 절연성 물질을 삽입하여 형성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 전류 차단부는 절연성 박막을 채널부의 유기 반도체층에 삽입하여 형성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
- 제 15 항에 있어서, 상기 전류 차단부는 채널부의 유기 반도체층의 상부에서 이온 도핑함으로써 형성되는 것을 특징으로 하는 유기 박막 트랜지스터의 제조방법.
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