CN102034822B - 一种具有台阶状沟槽栅和改进的源体接触性能的沟槽mosfet及其制造方法 - Google Patents

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Abstract

本发明公开了一种具有台阶状沟槽栅和改进的源体接触性能的沟槽MOSFET与其制造方法，与现有技术中的沟槽MOSFET相比，根据本发明的沟槽MOSFET，由于源体接触沟槽与体接触区之间的接触面积增大，因而具有较小的接触电阻和更好的接触性能。同时，台阶状沟槽栅的应用使得栅电容和导通电阻过大的问题得以解决。

Description

一种具有台阶状沟槽栅和改进的源体接触性能的沟槽MOSFET及其制造方法
技术领域
本发明涉及一种半导体功率器件的单元结构、器件构造及工艺制造。特别涉及一种新颖的具有台阶状沟槽栅和改进的源体接触特性的沟槽MOSFET(金属氧化物半导体场效应晶体管)的单元结构和工艺方法。 
背景技术
为了解决传统沟槽MOSFET的沟槽栅结构所引起的诸如具有较高的栅电容和较大的导通电阻等问题，现有技术(美国专利，申请号：20080890357)揭示了一种具有台阶状沟槽栅(terrace gate)结构的沟槽MOSFET，其剖面图如图1所示。其中，沟槽栅110和110’为填充以导电区域的台阶状沟槽栅，其导电区域的上表面高于外延层102的上表面。同时，沟槽式源体接触区116穿过绝缘层118并正好穿过源区114。此外，体区112中，体接触区106位于所述沟槽式源体接触区116的底部以减小接触电阻。 
不可否认，现有技术中的这种结构确实对于解决由传统的沟槽栅结构所引起的上述问题是非常有效的，但是，这种结构同时也存在以下缺点： 
首先，如图1所示，沟槽式源体接触区116几乎是正好穿过源区114，所以p+体接触区106与沟槽式源体接触区的接触面积非常小(只在沟槽式源体接触区的底部有接触)，从而导致接触电阻非常高，而这对于器件的雪崩特性(avalanche capability)来说，是非常不利的。同时，在P型体区112中位于N+源区114下方的区域，由于没有p+区域的存在，使得从沟道区到p+体接触区106之间的电阻Rp非常大。众所周知，当Iav*Rp＞0.7V时(Iav是源自沟槽栅底部的雪崩电流)， 器件中寄生的N+/P/N双极性晶体管很容易被开启，从而进一步影响器件的雪崩特性。 
现有技术中存在的另一个不足之处是，在工艺生产的过程中，尤其在接触沟槽刻蚀的过程中，由于允许存在一定的误差(通常是±10％)，导致沟槽式源体接触区116有非常大的几率无法穿过源区114而到达体区112。这会导致寄生的双极性晶体管的开启从而使器件失效。 
发明内容
本发明克服了现有技术中存在的一些缺点，提供了一种具有台阶状沟槽栅和改进的源体接触性能的沟槽MOSFET，从而保证器件具有良好的雪崩击穿特性和较低的接触电阻。 
根据本发明的实施例，提供了一种沟槽MOSFET器件，包括： 
(a)第一导电类型的衬底； 
(b)衬底上的第一导电类型的外延层，该外延层的多数载流子浓度低于衬底； 
(c)在所述外延层中的多个沟槽； 
(d)第一绝缘层，例如氧化物层，衬于所述多个沟槽中； 
(e)导电区域，例如掺杂的多晶硅区域，位于所述多个沟槽中，且靠近所述第一绝缘层，所述导电区域的上表面高于所述外延层的上表面，即具有台阶状结构； 
(f)第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反； 
(g)第一导电类型的源区，位于所述体区的上部分，该源区的多数载流子浓度高于所述外延层； 
(h)第二绝缘层，例如氧化层，覆盖所述外延层的上表面，并且覆盖所述导电区域高于外延层上表面部分的外表面； 
(i)源体接触沟槽，穿过所述第二绝缘层和所述源区，延伸入所述体区，该源体接触沟槽的侧壁位于所述第二绝缘层和所述源区的部分与外延层上表面之间的夹角(θ3、θ4，如图2所示)为90±3度，位于所述体区的部分与外延层上 表面之间的夹角(θ1、θ2，如图2所示)小于90度； 
(j)第二导电类型的体接触区，包围所述源体接触沟槽的底部和位于所述体区的侧壁，且所述体接触区多数载流子浓度高于所述体区。 
在一些优选的实施例中，所述源体接触沟槽的侧壁位于所述第二绝缘层上部分的宽度大于位于所述第二绝缘层下部分的宽度。 
在一些优选的实施例中，所述源体接触沟槽的侧壁位于体区的部分与外延层之间的夹角(θ1、θ2)小于85度。 
在一些优选的实施例中，所述第二绝缘层为SRO(Silicon RichOxide)层或SRO和PSG(Phosphorus Silicon Glass)的混合层或BPSG(Boron Phosphorus Silicon Glass)层。 
在一些优选的实施例中，还包括源金属，更优选地，源金属为Al合金或Cu。更优选地，在所述源金属下表面衬有一层降阻层，该降阻层优选地为Ti或Ti/TiN。 
在一些优选的实施例中，所述源体接触沟槽内填充以W插塞，形成沟槽式源体接触区。更优选地，还包括一层势垒层，该势垒层位于所述W插塞和所述源体接触沟槽内表面之间。更优选地，该势垒层为Ti/TiN或Co/TiN或Ta/TiN。 
在一些优选的实施例中，所述源体接触沟槽内直接填充以源金属。更优选地，还包括一层势垒层，该势垒层位于所述源金属与所述源体接触沟槽内表面以及所述第二绝缘层的上表面之间。更优选地，该势垒层为Ti/TiN或Co/TiN或Ta/TiN。 
在一些优选的实施例中，所述沟槽MOSFET还包括漏金属，该漏金属位于所述衬底的下表面。 
根据本发明的另一个方面，提供了一种沟槽MOSFET器件的制造方法，用来制造具有台阶状沟槽栅和改进的源体接触性能的沟槽MOSFET，该方法具有以下工序： 
(a)在所述外延层上先后形成氧化层-1、SiN层和氧化层-2的工序； 
(b)在所述氧化层-2上提供掩模板并先后刻蚀所述氧化层-2、 SiN层、氧化层-1和所述外延层，形成外延层中多个沟槽的工序； 
(c)在所述多个沟槽内表面形成第一绝缘层并淀积导电区域的工序； 
(d)移除所述氧化层-2和SiN层使所述导电区域的上表面高于所述外延层上表面的工序； 
(e)形成所述体区和所述源区的工序； 
(f)淀积所述第二绝缘层形成U型凹槽的工序； 
(g)形成所述源体接触沟槽的工序，包括刻蚀所述第二绝缘层、所述源区和所述体区形成所述源体接触沟槽，使得所述源体接触沟槽的侧壁位于所述第二绝缘层和所述源区的部分与外延层上表面之间的夹角(θ3、θ4，如图2所示)为90±3度，位于所述体区的部分与外延层上表面之间的夹角(θ1、θ2，如图2所示)小于90度； 
(h)进行离子注入形成所述体接触区，使得所述体接触区包围所述源体接触沟槽的底部和位于所述体区中的侧壁的工序。 
在一些优选的实施例中，在所述沟槽MOSFET的制造方法中，在形成所述源体接触沟槽的工序中，还包括： 
在所述第二绝缘层上提供接触沟槽掩模板的工序，并且该掩模板的临界尺寸Dm(如图4C所示)大于所述U型凹槽的宽度(Dw，如图4C所示)，并小于所述导电区域相邻两个侧壁之间的宽度； 
根据临界尺寸为Dm的掩模板刻蚀第二绝缘层时，刻蚀的深度没有达到U型凹槽的底部的工序； 
沿所述U型凹槽的侧壁刻蚀所述第二绝缘层的下部分和所述源区的工序；和 
刻蚀所述体区，使所述源体接触沟槽的侧壁在所述体区中的部分与外延层之间的夹角(θ1、θ2，如图2所示)小于90度的工序。 
在一些优选的实施例中，在所述制造沟槽MOSFET的方法中，还包括： 
在所述源体接触沟槽内表面淀积一层势垒层的工序； 
在所述势垒层上淀积W金属并进行回刻或CMP形成W金属插塞的工序； 
在所述第二绝缘层和所述W金属插塞的上表面淀积一层降阻层并在该降阻层上淀积源金属层的工序。 
在一些优选的实施例中，在所述制造沟槽MOSFET的方法中，还包括： 
在所述源体接触沟槽内表面和所述第二绝缘层的上表面淀积一层势垒层的工序； 
在所述势垒层上淀积源金属的工序。 
本发明的一个优点是，所述源体接触沟槽的侧壁位于所述体区的部分与所述外延层上表面之间的夹角(θ1、θ2，如图2所示)小于90度，更优选地为小于85度。这种结构增加了源体接触沟槽内的金属插塞和所述体接触区之间的接触面积，从而降低了接触电阻。另一方面，采用这种结构时，在所述源区下方，源体接触沟槽和沟道区之间有部分体接触区存在，由于体接触区的掺杂浓度大于所述体区的掺杂浓度，因而降低了源体接触沟槽和沟道区之间的电阻。 
本发明的另一个优点是，在一些优选的实施例中，为了进一步提高源体接触性能，在所述的第二绝缘层上方，采用了临界尺寸Dm大于U型凹槽宽度Dw的接触沟槽掩模板刻蚀源体接触沟槽，使得源体接触沟槽的宽度在所述第二绝缘层上部分的宽度大于位于第二绝缘层下部分的宽度，这种结构可以增加源体接触沟槽内的金属插塞和所连接的金属层的接触面积，从而提高接触性能。 
本发明的另一个优点势，在一些优选的实施例中，在所述源体接触沟槽内部直接淀积源金属，进一步提高了源体接触性能。 
本发明的另一个优点是，采用了具有台阶状结构的沟槽栅，在一些优选的实施例中，采用这种结构可以得到自对准的源体接触结构，如图2所示。由于在淀积所述第二绝缘层时，沟槽栅的上表面高于所述外延层的上表面，使得所淀积的第二绝缘层在相邻的两个沟槽栅之间形成U型凹槽，且宽度为Dw(如图4C所示)。由于U型凹槽的位置是固定的，因而当沿U型凹槽的两侧壁刻蚀源体接触沟槽时，所形成的源体接触沟槽的位置也是固定的，即所谓的自对准结构。
本发明的这些和其他实施方式的优点将通过下面结合附图的详细说明和所附权利要求书，使得本领域的普通技术人员明了。 
附图说明
图1示出了现有技术中具有台阶状沟槽栅的沟槽MOSFET器件单元的剖视图； 
图2示出了根据本发明的一个实施例的沟槽MOSFET结构的剖视图； 
图3示出了根据本发明的另一个实施例的沟槽MOSFET的剖视图； 
图4A～4D示出了图2中的沟槽MOSFET结构的制造方法的剖视图； 
图5示出了图3中的沟槽MOSFET器件单元制造方法中部分工艺步骤的剖视图。 
具体实施方式
下面参照附图更详细地说明本发明，其中示出了本发明的优选实施例。本发明可以，但是以不同的方式体现，但是不应该局限于在此所述的实施例。例如，这里的说明更多地引用N沟道的沟槽MOSFET，但是很明显其他器件也是可能的。 
参照图2示出的本发明的一个优选实施例，N型外延层202形成于N+衬底200之上，形成在所述外延层中的沟槽内表面衬有第一绝缘层208作为栅极氧化物并且填充了掺杂的多晶硅210，该掺杂的多晶硅210的上表面高于所述外延层202的上表面，形成台阶状的沟槽栅。P型体区212形成于所述外延层中，并位于每两个相邻的台阶状沟槽栅之间。在所述体区212上方，有N+源区214。源体接触沟槽穿过第二绝缘层218、所述源区214并且延伸入所述体区212。特别的，所述源体接触沟槽的侧壁位于所述第二绝缘层和所述源区的部分与所述外延层上表面之间的夹角(θ3和θ4)为90±3度，位于所述 体区的部分与所述外延层上表面之间的夹角(θ1和θ2)小于85度。更特别的，所述源体接触沟槽的侧壁位于所述第二绝缘层上部分的宽度大于位于所述第二绝缘层下部分的宽度。同时，p+体接触区206包围所述源体接触沟槽底部和位于体区部分的侧壁。 
所述源体接触沟槽的内表面衬有一层势垒层Ti/TiN或Co/TiN或Ta/TiN，并且填充以W插塞216，用于将所述体区和所述源区连接至源金属220。并且该源金属下方衬有一层降阻层224。 
参照图3示出的本发明的另外一个优选实施例，与图2所示结构主要的不同之处在于，在所述源体接触沟槽中，不是填充以W插塞，而是在所述势垒层上直接淀积金属Al合金或Cu，形成源金属层320和插塞316，进一步提高源体接触性能。 
图4A～4D示出了制造图2中所示沟槽MOSFET的工艺步骤。在图4A中，首先在N+衬底200上生长N型外延层202，然后在该外延层上先后生长一层氧化层232(厚度约为100～500 
Figure DEST_PATH_GSB00000584655000021
)、一层SiN 234(厚度约为1000～2000 
Figure DEST_PATH_GSB00000584655000022
)、另一层氧化层236(厚度约为4000～8000 
Figure DEST_PATH_GSB00000584655000023
)。然后，在所述氧化层236上提供掩模板(未示出)并刻蚀氧化层236、SiN层234、氧化层232和外延层202形成沟槽210a并刻蚀沟槽底部使之形成圆弧形沟槽底部。接着，生长一层牺牲氧化层并通过去除该牺牲氧化层来消除刻蚀过程中造成的硅缺陷。之后，在所述沟槽210a内表面淀积一层栅极氧化层208。 
在图4B中，淀积导电区域210，例如掺杂的多晶硅，以填充所述沟槽210a，并通过CMP(Chemical Mechanical Polishing)或回刻(etch back)移除多余的部分，使所述导电区域210的上表面到达氧化层236的上表面。之后，通过湿法氧化物刻蚀去除氧化层236，并移除SiN层234，得到台阶状的沟槽栅，其导电区域210的上表面高于所述外延层202的上表面。接着，分别进行体区和源区的离子注入和扩散，形成体区212和源区214。 
在图4C中，首先，在所述外延层202的上表面和所述沟槽栅导电区域210高出外延层上表面部分的外表面淀积第二绝缘层218，所述第二绝缘层在位于相邻两个沟槽栅中间具有U型凹槽，该U型凹陷的宽度为Dw。之后，提供接触沟槽掩模板(未示出)，且该掩模板的临界尺寸Dm，如图4C所示，且Dm大于Dw。随后，沿所述掩模板刻蚀所述第二绝缘层，且刻蚀的深度没有达到所述U型凹槽的下底面。随后，沿所述U型凹槽的侧壁向下垂直刻蚀所述第二绝缘层的下部分和所述源区，使得所形成的源体接触沟槽216a的侧壁在第二绝缘层和所述源区的部分与所述外延层的上表面之间的夹角(θ 3、θ4)为90±3度。之后，刻蚀所述体区，使得源体接触沟槽的侧壁位于体区的部分与外延层上表面之间的夹角(θ3、θ4)小于85度。之后，进行BF2的离子注入，用来形成p+体接触区206，该体接触区包围源体接触沟槽的底部和位于体区的侧壁。接着，进行RTA(Rapid Therml Annealing)来激活注入的BF2离子。 
在图4D中，先在所述源体接触沟槽216a的内表面淀积一层Ti/TiN或Co/TiN或Ta/TiN作为势垒层，之后淀积金属W并通过去除多余的部分形成W插塞216。接着，在所述第二绝缘层218的上表面和所述W插塞216上淀积一层降阻层Ti或Ti/TiN，并在该降阻层上淀积Al合金或Cu用以形成源金属220。之后，研磨衬底200的下表面并淀积金属Ti/Ni/Ag形成漏金属222。 
图5所示为制造图3中所示的本发明的一个实施例的工艺步骤，其前面的工序与图4A～4C中所示相同。当源体接触沟槽形成之后，势垒层324被淀积在所述源体接触沟槽的内表面和所述第二绝缘层的上表面，之后，在所述势垒层324上直接淀积Al合金或Cu，形成金属插塞316，并通过金属掩模板形成源金属320。随后，研磨衬底的下表面并淀积金属Ti/Ni/Ag形成漏金属322。 
尽管在此说明了各种实施例，可以理解，在不脱离本发明的精神和范围的所附权利要求书的范围内，通过上述的指导，可以对本发明作出各种修改。例如，可以用本发明的方法形成其导电类型与文中所描述的相反的导电类型的各种半导体区域的结构。 

Claims (21)

1.一种具有台阶状沟槽栅和改进的源体接触性能的沟槽MOSFET，包括：
第一导电类型的衬底；
第一导电类型的外延层，该外延层位于所述衬底之上，并且该外延层的多数载流子浓度低于所述衬底；
在所述外延层中的多个沟槽；
第一绝缘层，衬于所述多个沟槽中；
导电区域，位于所述多个沟槽中，靠近所述第一绝缘层，所述导电区域的上表面高于所述外延层的上表面，即具有台阶状结构；
第二导电类型的体区，该体区位于所述外延层的上部分，且所述第二导电类型与所述第一导电类型相反；
第一导电类型的源区，位于有源区，且位于所述体区的上部分，所述源区的多数载流子浓度高于所述外延层；
第二绝缘层，覆盖所述外延层的上表面，并且覆盖所述导电区域高于所述外延层上表面部分的外表面；
源体接触沟槽，穿过所述第二绝缘层和所述源区，延伸入所述体区，该源体接触沟槽的侧壁位于所述第二绝缘层和所述源区的部分与所述外延层上表面之间的夹角(θ3、θ4)为90±3度，位于所述体区的部分与外延层上表面之间的夹角(θ1、θ2)小于90度；
第二导电类型的体接触区，包围所述源体接触沟槽的底部和位于所述体区的侧壁，且所述体接触区多数载流子浓度高于所述体区。
2.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽的侧壁位于所述第二绝缘层上部分的宽度大于位于所述第二绝缘层下部分的宽度。
3.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽的侧壁位于体区的部分与外延层上表面之间的夹角(θ1、θ2)小于85度。
4.根据权利要求1所述沟槽MOSFET，其中所述第二绝缘层为SRO层或SRO和PSG的混合层或BPSG层。
5.根据权利要求1所述沟槽MOSFET，还包括源金属层。
6.根据权利要求5所述沟槽MOSFET，其中所述源金属层为Al合金或Cu。
7.根据权利要求1所述沟槽MOSFET，其中所述源体接触沟槽内填充以W插塞，形成沟槽式源体接触区。
8.根据权利要求7所述沟槽MOSFET，还包括一层势垒层，该势垒层位于所述W插塞和所述源体接触沟槽内表面之间。
9.根据权利要求8所述沟槽MOSFET，其中所述势垒层为Ti/TiN或Co/TiN或Ta/TiN。
10.根据权利要求5或7所述沟槽MOSFET，还包括降阻层，该降阻层覆盖所述第二绝缘层和所述沟槽式源体接触区的上表面，且所述源金属层位于所述降阻层之上。
11.根据权利要求10所述沟槽MOSFET，其中所述降阻层为Ti或Ti/TiN。
12.根据权利要求5所述沟槽MOSFET，其中所述源体接触沟槽内填充以源金属。
13.根据权利要求12所述沟槽MOSFET，还包括一层势垒层，该势垒层衬于所述源体接触沟槽的内表面和所述第二绝缘层的上表面，所述源金属位于所述势垒层之上。
14.根据权利要求1所述沟槽MOSFET，还包括漏金属，该漏金属位于所述衬底的下表面。
15.根据权利要求1所述沟槽MOSFET，其中所述导电区域为掺杂的多晶硅区域。
16.一种沟槽MOSFET的制造方法，包括：
制造权利要求1中所述具有台阶状沟槽栅和改进的源体接触性能的沟槽MOSFET具有以下工序：
在所述外延层上先后分别形成氧化层-1、SiN层和氧化层-2的工序；
在所述氧化层-2上提供掩模板并先后刻蚀所述氧化层-2、SiN层、氧化层-1和所述外延层，形成外延层中多个沟槽的工序；
在所述多个沟槽内表面形成第一绝缘层并淀积导电区域的工序；
移除所述氧化层-2和SiN层使所述导电区域的上表面高于所述外延层上表面的工序；
形成所述体区和所述源区的工序；
淀积所述第二绝缘层形成U型凹槽的工序；
形成所述源体接触沟槽的工序，包括刻蚀所述第二绝缘层、所述源区和所述体区形成所述源体接触沟槽，使得所述源体接触沟槽的侧壁位于所述第二绝缘层和所述源区的部分与外延层上表面之间的夹角(θ3、θ4)为90±3度，位于所述体区的部分与外延层上表面之间的夹角(θ1、θ2)小于90度；和
进行离子注入形成所述体接触区，使得所述体接触区包围所述源体接触沟槽的底部和位于所述体区中的侧壁的工序。
17.根据权利要求16所述的沟槽MOSFET的制造方法，其中
在形成所述源体接触沟槽的工序中，还包括：
在所述第二绝缘层上提供接触沟槽掩模板的工序，并且该掩模板的临界尺寸(Dm)大于所述U型凹槽的宽度(Dw)，并小于所述导电区域相邻两个侧壁之间的宽度；
沿所述接触沟槽掩模板刻蚀所述第二绝缘层，且刻蚀的深度没有达到所述U型凹槽的底部的工序；
沿所述U型凹槽的侧壁刻蚀所述第二绝缘层的下部分和所述源区的工序；和
刻蚀所述体区，使所述源体接触沟槽的侧壁在所述体区中的部分与外延层上表面之间的夹角(θ1、θ2)小于90度的工序。
18.根据权利要求16或17所述的沟槽MOSFET的制造方法，其中
在形成所述源体接触沟槽的工序中，包括刻蚀所述体区使得所形成的源体接触沟槽的侧壁在所述体区中的部分与外延层上表面之间的夹角(θ1、θ2)小于85度的工序。
19.根据权利要求16所述的沟槽MOSFET的制造方法，还包括：
在所述源体接触沟槽内表面淀积一层势垒层的工序；
在所述势垒层上淀积W金属并进行回刻或CMP形成沟槽式源体接触区的工序；和
在所述第二绝缘层和所述沟槽式源体接触区的上表面淀积一层降阻层并在降阻层上淀积源金属层的工序。
20.根据权利要求16所述的沟槽MOSFET的制造方法，还包括：
在所述源体接触沟槽内表面和所述第二绝缘层的上表面淀积一层势垒层的工序；和
在所述势垒层上淀积源金属的工序。
21.根据权利要求16所述的沟槽MOSFET的制造方法，还包括：
将所述衬底的下表面进行研磨并淀积漏金属层的工序。
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