CN110036490B - 用于制造晶体管的方法 - Google Patents

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Abstract

本发明说明了一种用于制造晶体管、尤其是基于高电子迁移率的氮化镓晶体管的方法。在第一栅极区域中借助暂时形成的经结构化的第一光刻胶层形成经结构化的金属层，沉积中间层(ZS)并且沉积第二绝缘层(IS2)，随后使第二光刻胶层(FL2)结构化，以便暴露第二栅极区域(GB2)，其中，随后第一场板(FP1)和第二场板(FP2)在第二栅极区域的各自的侧上形成为埋入的场板。

Description

用于制造晶体管的方法
技术领域
本发明涉及一种用于制造晶体管、尤其是基于高电子迁移率的氮化镓晶体管的方法。
背景技术
基于GaN的HEMT构件(HEMT＝High Electron Mobility Transistor，高电子迁移率晶体管)基于其高电子迁移率和击穿电压尤其是多样式地用于功率电子器件和高频应用，并且也确保在将来实现进一步的改进。为此，例如提出场板，其提供电场在栅极-漏极区域中的再分配，由此可以实现击穿电压的进一步的提高。该提高由通过场板产生的更好的场均匀分布和与之相关联的局部场峰值减小导致。基于与场板相关联的寄生电容(其伴随着功率减小出现)，研发了不同的场板几何形状。一个可能性是，将场板布置在栅电极上方，并且将场板与源极接触部连接。
针对基于GaN的HEMT的示例在US 2013/0234153 A1中示出。在该文献中描述了一种GaN-HEMT结构元件，其中，具有源极接触部的电势的场板同时利用漏极和源极接头的接触金属形成。场板包围栅极接头上方的区域，并且朝漏极接头的方向延伸。
在US 7,550,783 B2中描述了HEMT结构组，其在基底上具有多个有源半导体层。源电极、漏电极和栅极与大量有源层连接。间隔层或绝缘层在大量有源层的表面的一部分上形成，从而覆盖栅极。场板在间隔层上形成，并且与源电极电连接。场板减小在HEMT结构组运行期间电场中的峰值。
在该文献中描述的场板布置相应于典型的接触源极的场板，其在栅极接触部和漏极接触部之间实现，并且通过间隔层与栅极分离。
在US 2012/0132959 A1中示出了一种晶体管，该晶体管具有有源半导体层和与有源层电连接的金属的源极和漏极接触部。栅极接触部在源极接触部与漏极接触部之间形成，以便影响有源层内的电场。间隔层通过有源层形成，其中，导电的场板构造在间隔层上方，间隔层在栅极接触部的棱边的预设的长度上朝漏极接触部的方向延伸。场板与栅极接触部电连接，并且在运行期间导致电场的减小。在此可以形成另外的间隔层，其具有在第一场板上方的第二场板。
在WO 2010/120 423 A2中示出了一种场效应晶体管，其具有与栅电极连接的第一场板，第一场板基本上相对源电极和漏电极等距地布置。此外，第二场板可以与第一场板直接间隔开地设置，其中，第二场板又相对源电极和漏电极等距地构造。与第一和第二场板间隔开地可以布置另外的同样叠置的场板。
在EP 2 485 262 A1中示出了具有多个场板的高电压GaN晶体管。第一和第二间距保持体通过栅电极与漏电极或源电极之间的有源区域形成。第一场板在第一间隔层上形成，并且与栅极连接。第二场板设置在第二间距保持体层上，并且同样与栅极连接。第三间距保持体层布置在第一间距保持体层、第二间距保持体层、第一场板、栅极和第二场板上，其中，第三场板在第三间距保持体层上形成，并且与源电极连接。
在US 2012/0175631 A1中描述了一种GaN构件，其具有自调节地构造的栅极间距保持体、栅极金属层和栅极组成部分。在此同样使用在栅极上方的场板。
形成场板的另外的可能性在文章“Field plate structural optimization forenhancing the power gain of GaN-based HEMTs(用于提高GaN基HEMT功率增益的场板结构优化)”中国物理B、第22册、编号9(2013)097303-1-097303-5中描述。在此示出一种场板，其中，一个部分与栅极接头连接，并且第二部分与源极接头连接。场板的实施方案的两个部分布置在构造为氮化硅层的绝缘层上。
发明内容
从该现有技术出发，发明人现在提出如下任务，即说明一种用于制造更好的基于GaN的晶体管的方法，其方法是进一步提高可实现的击穿电压或者通过高场的均匀化确保长时间稳定性。
该任务通过权利要求1的特征解决。本发明的另外的有利的设计方案分别是从属权利要求的主题。这些设计方案可以以在技术上有意义的方式相互组合。尤其是结合附图的描述附加地表征和详细说明本发明。
根据本发明提供一种用于制造晶体管、尤其是基于高电子迁移率的氮化镓晶体管的方法，在其中，实施下列的步骤：提供在承载材料上具有多个有源层的基底，在有源层上方构造有用于漏极接触部和源极接触部的接触区域，其中，在源极接触部与漏极接触部之间的区域覆盖有第一绝缘层；在第一栅极区域中优选借助暂时形成的经结构化的第一光刻胶层形成经结构化的金属层；沉积中间层；沉积第二绝缘层；使第二光刻胶层结构化，以便暴露第二栅极区域，第二栅极区域的侧向延伸小于第一栅极区域的侧向延伸；在第二栅极区域中借助第二光刻胶层去除第一中间层、第二绝缘层和金属层，从而在第二栅极区域的两侧形成第一场板和第二场板；去除第二光刻胶层；在第二栅极区域中形成朝基底表面向彼此延伸的侧向的间距保持体；并且在部分去除第一绝缘层之后形成栅电极，该栅电极具有在间距保持体之间的栅极支脚和部分遮盖金属层和第一绝缘层的栅极头部。
因此创建了一种用于制造晶体管的方法，在其中，第一和第二场板作为埋入的场板在第一绝缘层与第二绝缘层之间形成。与构造在栅电极上方的场板的迄今为止已知的配置不同地，这种布置是不太容易受到干扰的，这是因为不必遮盖复杂的形貌。此外，与迄今为止已知的配置相比，通过根据本发明的布置的场板被引导得更靠近其电场应当被影响的晶体管区域。此外，在源极侧的寄生电容明显更小，这是因为场板没有遮盖源极区域。以如下方式描述根据本发明的方法，即，在栅电极的两侧构造有场板，其中，第一场板朝漏极接触部的方向指向，而第二场板朝源极接触部的方向指向。第二场板在此可以无电势地布置，而第一场板与源极接触部连接。基于该方法，可以有针对性地影响因此形成的晶体管的特性，从而例如实现提高击穿电压，而在此与由现有技术已知的晶体管相比不会增大另外的参数，例如输入电容。设置用于第一和第二场板的金属层在此借助经结构化的第一光刻胶层限定，其中，经结构化的金属层在剥离流程中形成。因此可能的是，利用另外的光掩膜限定相应的第一栅极区域，其确定两个场板的尺寸。
根据本发明的实施方式，通过沉积另外的绝缘层形成向彼此延伸的间距保持体，其中，在将中间层用于结束点识别的情况下对另外的绝缘层进行蚀刻。
形成向彼此延伸的间距保持体能够实现的是，提供如下的栅电极，该栅电极具有小于在光刻式结构化中的设施的最小分辨率的栅极长度。因此，在将中间层用于结束点识别的情况下可以借助光学式发射光谱法在过程技术上良好地监控间距保持体的构造。这尤其是对于在制造不同的半导体晶片或一系列半导体晶片时的可重复性来说是重要的，以便可以得到具有相同或近似相同的特性的构件。
根据本发明的另外的实施方式，在去除第一绝缘层之前实行向彼此延伸的间距保持体的形成步骤。
根据本发明的方法的该变型方案允许在基底的有源层还被第一绝缘层覆盖的期间形成间距保持体。因此，在去除另外的绝缘层的情况下使用附加的蚀刻时间，以便暴露栅电极的在栅极支脚的下端部处的区域。在此，在隐藏的场板被分开后停止蚀刻过程。
该过程控制同样确保了高的可重复性，只要用于位于上方的第二绝缘层和被划分的场板的所从属的蚀刻过步骤也使用光学式发射光谱法。为了在此实现足够高的能够可重复地评估的发射信号，掩膜布局相应必须以如下方式选择，使得每次被蚀刻的和暴露的面积处于有利的比例中。这首先涉及在晶体管领域以外的领域。设计方案在此依赖于MMIC应用或功率晶体管应用是否存在。在第一种情况下，要有无源结构元件的大面积，而在高密度的功率晶体管中，锯切生产线的区域可以用于分割。在此考虑到很小的断开与面式的断开中可能的蚀刻速度区别。通过该实施方案，第一绝缘层与间距保持体之间的边界面在关键的栅极区域中也不再被集成过程影响，而是以绝缘层的第一沉积存在。在首先描述的实施方式中，在栅极支脚区域中的对于电气特性来说重要的边界面通过沉积间距保持体层确定，并且在表面上，事先通过蚀刻过程影响栅极支脚。
根据本发明的另外的实施方式，在第二栅极区域中去除第一绝缘层之后实行向彼此延伸的间距保持体的形成步骤。
另一变型方案是，借助在第二栅极区域中的经结构化的第二光刻胶层去除第一绝缘层，并且随后形成间距保持体。如果为此使用的蚀刻过程可以足够好地受控制，那么也可以以高的可重复性使用该方法。
根据本发明的另外的实施方式，在第二栅极区域中使中间层和第二绝缘层结构化时，将金属层用作有选择的蚀刻停止层。
在金属层上方断开第二栅极区域以简单的方式通过使用蚀刻过程实现，该蚀刻过程可以相对金属层有选择地实施。
根据本发明的另外的实施方式，借助经结构化的第二光刻胶层或借助经结构化的中间层和第二绝缘层，在第二栅极区域中使金属层结构化。
如果为了断开第二栅极区域已经去除了第二光刻胶层，那么备选地也可以借助经结构化的中间层和经结构化的第二绝缘层作为蚀刻掩膜对金属层进行蚀刻。在此要注意的是，中间层只能在一定程度上变薄，从而使其在限定间距保持体时还具有足够的厚度，使得其可以提供适当的发射信号。备选地，新的中间层可以在间距保持体层之前全面施加在第一和第二绝缘层上，并且以自身适当的形式用于对蚀刻过程进行受控的监控。
根据本发明的另外的实施方式，在第二栅极区域中相对第一绝缘层有选择地蚀刻金属层。
相对第一绝缘层有选择地去除金属层能够实现的是，还保持由第一绝缘层覆盖之后形成的栅电极下方的沟道区域，从而现在可以在第一绝缘层上实现间距保持体。
根据本发明的另外的实施方式，中间层由氧化硅形成。
在光学式发射光谱法中，在各向异性的蚀刻的情况下，暴露氧化层导致等离子体中的改变，该改变可以以高精确度探测到。这导致在形成间距保持体时的可靠的结束点识别。当第一绝缘层、第二绝缘层和用于形成间距保持体的另外的绝缘层由氮化硅形成时，这首先是适用的。
在GaN晶体管中，即使在形成栅电极之后，间距保持体或绝缘层也主要作为氮化硅层保留在晶体管上，并且因此也对于晶体管的特性来说是重要的。根据该方法，尤其是短沟道GaN晶体管的制造是可扩展的，其中，基于在栅极长度的区域中形成间距保持体可以低于曝光设备的最小的结构大小。
根据本发明的另外的实施方式，第一栅极区域和第二栅极区域以如下方式布置，即形成朝漏极接触部的方向指向的通常具有大约300nm至500nm的规格的第一场板。
场板的尺寸确定在此以如下方式选择，即，考虑到输入电容和与栅电极的耦合。关于场板的侧向延伸的所选择的尺寸在此通常借助模拟来优化。
根据本发明的另外的实施方式，第一栅极区域和第二栅极区域以如下方式布置，即形成朝源极接触部的方向指向的具有最小的规格的第二场板。
试验和模拟确定的是，第二场板的最小的规格在同时无电接触的情况下提供对如此制造的晶体管的期望的改进。
根据本发明的另外的实施方式，形成具有大约20nm至50nm的厚度的第一绝缘层。
因为随着相对基底的间距的增大第一或第二场板凸起而越来越靠近栅电极的栅极金属化部，所以电容耦合得到提高。因此，随着在基底上方的场板的高度的增加，输入电容增大，其中，由于所选择的尺寸仍并没有明显升高。
附图说明
随后，实施例借助附图详细阐述。其中：
图1A至1F以示意图在横截面图中示出根据本发明的用于制造晶体管的方法的步骤，
图2A至2D以示意图在横截面中图示出根据本发明的用于制造晶体管的方法的第一延续方案的步骤，
图3A至3D以示意图在横截面图中示出根据本发明的用于制造晶体管的方法的第二延续方案的步骤，
在所有图中，相同的或在功能上相同作用的构件设有相同的附图标记。
具体实施方式
参考图1A至1F，随后详细介绍根据本发明的方法的第一部分。该方法的出发点是可以以在专业上常见的方式构造的基底SU。从蓝宝石或碳化硅基础材料出发，基底SU通常包括构造为氮化镓层的沟道层。在该氮化镓层内形成二维的电子气，其中，在氮化镓层上方还布置有通常可以由氮化铝镓制成的肖特基势垒层。在肖特基势垒层上方可以构造有另外的氮化镓层。总之，布置在基底SU上侧的层作为有源层AS在图1A中示出。因为基底的结构或有源层AS的精密布置不是本发明的主题，所以放弃详细的描述。
此外，在基底SU上方已经布置有源极接触部SK，并且与之间隔开地布置有漏极接触部DK。在源极接触部SK与漏极接触部DK之间布置有第一绝缘层IS1，其为了保护有源层AS根据实施方案在形成源极接触部SK和漏极接触部DK之前已经沉积。在图1A中描述的实施方案是针对进一步的过程步骤的开始点。
如在图1B中示出的那样，现在施加第一光刻胶层FL1，随后在第一栅极区域GB1中借助光刻法的结构化部暴露该第一光刻胶层。随后沉积金属层MS，其不仅位于经结构化的第一光刻胶层FL1的表面上，而且也位于暴露的第一栅极区域GB1中。
随后，如在图1C中示出的那样进行剥离流程，从而去除第一光刻胶层FL1和金属层MS的位于第一光刻胶层FL1上的组成部分。随后沉积第二绝缘层IS2和薄的中间层ZS。
第一绝缘层IS1和第二绝缘层IS2在此形成为氮化硅层。中间层ZS形成为氧化硅层。
随后施加第二光刻胶层FL2，其在布置在第一栅极区域GB1之内的第二栅极区域GB2中通过光刻法的结构化部被断开。暴露的第二栅极区域GB2现在可以考虑作为用于中间层ZS和第二绝缘层IS2的蚀刻掩膜。蚀刻在此相对金属层MS有选择地进行。
如在图1E中示出的那样，随后，在第二栅极区域GB2中可以借助蚀刻过程相对第一绝缘层IS1有选择地去除金属层MS。在此，经结构化的第二光刻胶层FL2又可以考虑作为蚀刻掩膜，或者如果其已经被去除，那么就在经结构化的中间层ZS和经结构化的第二绝缘层IS2用作蚀刻掩膜的情况下执行蚀刻。在此，中间层ZS不允许完全耗尽。在去除第二栅极区域GB2中的金属层MS之后，金属层分割为朝漏极接触部的方向指向的第一场板FP1和朝源极接触部SK的方向指向的第二场板FP2。因此可能的是，通过选择第二栅极区域GB2的位置产生具有期望的尺寸的第一场板FP1和第二场板FP2。因此，现在创建了两个埋入的场板，它们在第一绝缘层IS1与第二绝缘层IS2之间以期望的侧向延伸形成。
可选地，现在如在图1F中示出的那样，可以在第二栅极区域GB2中去除第一绝缘层IS1。
从如在图1F中示出的过程控制出发，现在参考图2A至2D进行另外的过程步骤。
为此，如在图2A中示出的那样，首先去除第二光刻胶层FL2。随后，通过在表面上的适当的沉积形成另外的绝缘层，其随后被称为第三绝缘层IS3。另外的绝缘层IS3随后在各向异性的等离子体蚀刻过程中被去除，如在图2C中示出的那样。在此，中间层ZS用作结束点控制，其方法是：通过光学式发射光谱法探测中间层的侵蚀。在各向异性的蚀刻方法中，在此保留了朝基底的方向向彼此延伸的间距保持体AH，它们在有源层AS上形成，并且间距保持体在侧向被第一绝缘层IS1、第一或第二场板FP1和FP2以及第二绝缘层IS2限界。
如在图2D中示出的那样，随后可以形成栅电极GE，其中，栅极支脚GF位于间距保持体AH之间，并且栅极头部GK遮盖第一场板FP1或第二场板FP2上方的区域。
另外的变型方案参考图3A至3D示出。在此，过程控制不是紧随第二栅极区域GB2中的已经断开的第一绝缘层IS1，而是在如在图1E中示出的那样的方法时间点开始。在下一步骤中又去除第二光刻法层。
参考图3B，随后形成第三绝缘层IS3。随后又去除第三绝缘层IS3，用于形成间距保持体AH，其中，中间层ZS又用作蚀刻停止识别。然而，在此调设有一定的延迟时间，以便同样去除在间距保持体AH以外的区域中的第一绝缘层IS1，如在图3C中示出的那样。
随后，如在图3D中示出的那样，形成具有栅极支脚GF和栅极头部GK的栅电极。
有利地，之前并且在权利要求中说明的以及可从附图提取的特征可以单独地实现，并且可以以不同的组合实现。本发明并且不局限于所描述的实施例，而是在本领域的能力的范围内可以以各种方式修改。

Claims (11)

1.用于制造晶体管的方法，其中，实施下列步骤：
- 提供在承载材料上具有多个有源层的基底，在所述有源层上方构造有用于漏极接触部和源极接触部的接触区域，其中，在所述源极接触部与所述漏极接触部之间的区域覆盖有第一绝缘层，
- 在第一栅极区域中借助暂时形成的经结构化的第一光刻胶层形成经结构化的金属层，
- 沉积第二绝缘层，
- 沉积中间层，
- 使第二光刻胶层结构化，以便暴露第二栅极区域，所述第二栅极区域的侧向延伸小于所述第一栅极区域的侧向延伸，
- 在所述第二栅极区域中借助第二光刻胶层去除所述中间层、所述第二绝缘层和所述金属层，从而所述金属层分割为第一场板和第二场板，其中，在所述第二栅极区域的两侧形成所述第一场板和所述第二场板，所述第一场板朝所述漏极接触部的方向指向，而所述第二场板朝所述源极接触部的方向指向，
- 去除所述第二光刻胶层，
- 通过沉积另外的绝缘层在所述第二栅极区域中形成朝基底表面向彼此延伸的侧向的间距保持体，其中，在将所述中间层用于结束点识别的情况下对所述另外的绝缘层进行蚀刻，并且
- 在部分去除所述第一绝缘层之后形成栅电极，所述栅电极具有在所述间距保持体之间的栅极支脚和部分遮盖所述金属层和所述第一绝缘层的栅极头部。
2.根据权利要求1所述的方法，其中，在去除所述第一绝缘层之前实行向彼此延伸的间距保持体的形成步骤。
3.根据权利要求1所述的方法，其中，在所述第二栅极区域中去除所述第一绝缘层之后实行向彼此延伸的间距保持体的形成步骤。
4.根据权利要求1所述的方法，其中，在所述第二栅极区域中去除所述中间层和所述第二绝缘层时，将所述金属层用作有选择的蚀刻停止层。
5.根据权利要求4所述的方法，其中，借助经结构化的第二光刻胶层或借助经结构化的中间层和第二绝缘层，在所述第二栅极区域中使所述金属层结构化。
6.根据权利要求4所述的方法，其中，在所述第二栅极区域中相对所述第一绝缘层有选择地蚀刻所述金属层。
7.根据权利要求1至6中任一项所述的方法，其中，所述中间层由氧化硅形成。
8.根据权利要求1至6中任一项所述的方法，其中，所述第一绝缘层、所述第二绝缘层和所述另外的绝缘层由氮化硅形成。
9.根据权利要求1至6中任一项所述的方法，其中，所述第一栅极区域和所述第二栅极区域布置成形成朝所述漏极接触部的方向指向的具有300nm至500nm的规格的第一场板。
10.根据权利要求1至6中任一项所述的方法，其中，所述第一栅极区域和所述第二栅极区域布置成形成朝所述源极接触部的方向指向的具有最小的规格的第二场板。
11.根据权利要求1至6中任一项所述的方法，其中，形成具有20nm至50nm的厚度的所述第一绝缘层。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230361198A1 (en) * 2022-05-03 2023-11-09 Nxp Usa, Inc. Transistor with dielectric spacers and method of fabrication therefor
US20240222443A1 (en) * 2022-12-28 2024-07-04 Nxp Usa, Inc. Semiconductor device with a field plate having a recessed region and an overhanging portion and method of fabrication therefor
US20240222442A1 (en) * 2022-12-29 2024-07-04 Nxp Usa, Inc. Semiconductor device with a recessed field plate and method of fabrication therefor

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19622415A1 (de) 1996-06-04 1997-12-11 Siemens Ag CMOS-Halbleiterstruktur und Verfahren zur Herstellung derselben
US6939781B2 (en) * 2003-06-27 2005-09-06 Freescale Semiconductor, Inc. Method of manufacturing a semiconductor component that includes self-aligning a gate electrode to a field plate
US7501669B2 (en) 2003-09-09 2009-03-10 Cree, Inc. Wide bandgap transistor devices with field plates
US7550783B2 (en) 2004-05-11 2009-06-23 Cree, Inc. Wide bandgap HEMTs with source connected field plates
US7692263B2 (en) 2006-11-21 2010-04-06 Cree, Inc. High voltage GaN transistors
US7800132B2 (en) * 2007-10-25 2010-09-21 Northrop Grumman Systems Corporation High electron mobility transistor semiconductor device having field mitigating plate and fabrication method thereof
DE112010001555B4 (de) 2009-04-08 2021-10-07 Efficient Power Conversion Corporation GaN-HEMT vom Anreicherungstyp und Verfahren zu seiner Herstellung
US8823012B2 (en) 2009-04-08 2014-09-02 Efficient Power Conversion Corporation Enhancement mode GaN HEMT device with gate spacer and method for fabricating the same
US8754496B2 (en) 2009-04-14 2014-06-17 Triquint Semiconductor, Inc. Field effect transistor having a plurality of field plates
KR101923959B1 (ko) * 2012-12-11 2018-12-03 한국전자통신연구원 트랜지스터 및 그 제조 방법
US9129889B2 (en) 2013-03-15 2015-09-08 Semiconductor Components Industries, Llc High electron mobility semiconductor device and method therefor
TWI615977B (zh) * 2013-07-30 2018-02-21 高效電源轉換公司 具有匹配臨界電壓之積體電路及其製造方法
US9728630B2 (en) * 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate

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