KR20160119330A - 반도체 소자 및 이의 제조 방법 - Google Patents
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Abstract
고주파 특성에 악영향을 주는 게이트-드레인 캐패시턴스의 증가를 최대한 억제하면서 항복전압을 향상시키고, 소자의 고주파 특성 열화를 최소화한 반도체 소자 및 이의 제조 방법이 개시된다. 이를 위해, 본 발명의 실시 예에 따른 반도체 소자는 기판, 상기 기판의 상부에 형성되는 소스 전극, 기판의 상부에, 소스 전극에 이격하여 형성되는 드레인 전극, 기판, 소스 전극 및 드레인 전극의 상부에, 소스 전극 및 드레인 전극의 상부의 적어도 일부가 노출되도록 형성되며, 소정 부분에 있어서 제1 지점의 수직두께가 제2 지점의 수직두께와 상이하게 형성되는 유전막, 및 일측이 기판에 접촉하며, 타측이 유전막의 소정 부분의 상부로 연장되어 형성되는 게이트 전극을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 보다 구체적으로 본 발명은 고주파 특성에 악영향을 주는 게이트-드레인 캐패시턴스의 증가를 최대한 억제하면서 항복전압을 향상시키고, 소자의 고주파 특성 열화를 최소화한 반도체 소자 및 이의 제조방법에 관한 것이다.
AlGaN/GaN 이종접합구조에 기반한 고 전자 이동도 트랜지스터 (HEMT)는 높은 파괴 전계와 높은 이차원 전자가스(2DEG) 농도, 높은 이동도, 높은 포화속도, 그리고 우수한 열특성을 가지기 때문에 레이더나 무선통신 분야처럼 고주파, 고전압, 고 전력을 필요로 하는 분야에서 많이 사용되고 있다. 동작전압이 높아지면 소자의 항복이 발생할 가능성이 커지는데 고전압 동작이 요구되는 소자의 경우 항복전압을 높이기 위하여 다양한 형태의 전계 전극을 적용하고 있다. 전계 전극은 일반적으로 전기장 분산을 목적으로 하는 얇은 금속판의 형상을 하고 있으며 게이트, 소스, 혹은 드레인이 연장된 형태로 직접 연결되어 있거나 활성영역 밖에서 게이트, 소스, 혹은 드레인에 연결이 된다.
도 1a~1k는 종래 기술의 일 예로서, 감마(Γ) 형태의 게이트를 갖는 소자를 나타낸 단면도이다. 도 1a~1k를 참조하면, 종래 감마(Γ) 형태의 게이트 전극을 갖는 반도체 소자는 기본 기판(100, substrate), transition층(101), GaN층(102), AlGaN층(103)으로 구성되는 기판을 준비하는 단계(도 1a), 기존의 감마(Γ) 형태의 게이트 구조는 기판상에 오믹 금속 층을 형성하기 위한 감광막(104)을 도포 후 노광 및 현상하는 단계(도 1b), 기판상에 오믹 금속을 증착시켜 오믹 금속 층(105, 106)을 형성하는 단계(도 1c), 감광막(104)을 제거하는 단계(도 1d), 유전막(107)을 증착하는 단계(도 1e), 유전막(107)의 부분적인 식각을 위해 감광막(108)을 도포 후 노광 및 현상하는 단계(도 1f), 유전막(107)을 식각하는 단계(도 1g), 감광막(108)을 제거하는 단계(도 1h), 게이트 형성을 위한 감광막(113)을 도포 후 노광 및 현상하는 단계(도 1i), 게이트 금속을 증착시켜 게이트 전극(110), 소스전극(111), 드레인 전극(112)을 형성하는 단계(도 1j), 감광막(113)을 제거하는 단계(도 1k)로 이루어져 있다.
소자에 전계 전극이 적용되면 전기장의 세기가 가장 큰 것으로 알려진 게이트의 드레인 방향 에지(edge) 부분의 전기장이 완화되어 항복전압이 증가하게 된다. 그렇지만, 소자의 기생 캐패시턴스 성분 또한 같이 증가하여 소자의 고주파 특성이 나빠지게 된다.
본 발명의 목적은 감마(Γ) 형태의 게이트 전극의 이점을 그대로 유지하면서 고주파 특성에 악영향을 주는 게이트-드레인 캐패시턴스의 증가를 최대한 억제하면서 항복전압을 향상시키는 것이다.
그리고 본 발명은 소자의 고주파 특성 열화를 최소화하는 것을 목적으로 한다.
상기한 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 기판; 상기 기판의 상부에 형성되는 소스 전극; 상기 기판의 상부에, 상기 소스 전극에 이격하여 형성되는 드레인 전극; 상기 기판, 상기 소스 전극 및 상기 드레인 전극의 상부에, 상기 소스 전극 및 상기 드레인 전극의 상부의 적어도 일부가 노출되도록 형성되며, 소정 부분에 있어서 제1 지점의 수직두께가 제2 지점의 수직두께와 상이하게 형성되는 유전막; 및 일측이 상기 기판에 접촉하며, 타측이 상기 유전막의 소정 부분의 상부로 연장되어 형성되는 게이트 전극을 포함하는 것을 특징으로 한다.
이때, 상기 유전막은 상기 위치에 따라 다른 두께를 가지는 유전막 위로 전계 전극이 형성되는 형태의 게이트 전극의 지지부의 측면 전체에 형성될 수 있다.
이때, 상기 기판은 substrate 층과, 상기 substrate층 위에 성장된 GaN층 및 AlGaN 층으로 이루어질 수 있다.
이때, 상기 유전막은 실리콘 질화막으로 구현될 수 있다.
이때, 상기 유전막은 실리콘 산화 막으로 이루어질 수 있다.
이때, 상기 유전막은 4000~5000(Å) 범위의 두께로 형성될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 기판 위에 소스 전극과 드레인 전극을 형성하는 단계; 상기 기판 위에 유전막을 형성하는 단계; 상기 유전막이 위치에 따라 다른 두께를 갖도록 상기 유전막을 부분적으로 식각하는 단계; 게이트 전극의 지지부가 형성될 부분과 소스 및 드레인 전극 상부에 잔류하고 있는 상기 유전막을 식각하는 단계; 상기 유전막 상부에 위치에 따라 위치에 따라 다른 두께를 가지는 유전막 위로 전계 전극이 형성되는 형태의 게이트 전극을 형성하는 단계를 포함한다.
이때, 상기 기판은 substrate 층과, 상기 substrate층 위에 성장된 GaN층 및 AlGaN 층으로 이루어질 수 있다.
이때, 상기 유전막은 실리콘 질화막일 수 있다.
이때, 상기 유전막은 실리콘 산화 막일 수 있다.
이때, 상기 유전막이 위치에 따라 다른 두께를 갖도록 상기 유전막을 부분적으로 식각하는 단계는, 상기 유전막의 상부에 단일 층의 제1 감광막을 도포하는 단계; 상기 제1 감광막에 베이킹 공정, 노광, 및 현상 공정을 실시하여, 기 설정된 감광막만을 잔류시키는 단계; 상기 잔류된 제1 감광막을 식각 마스크로 하여, 상기 유전막을 건식 혹은 습식 식각하여 상기 식각 마스크로 보호된 부분을 제외한 나머지의 부분의 유전막을 원하는 두께만큼 제거하는 단계; 상기 잔류된 제1 감광막을 제거하는 단계; 상기 기판 및 제거되지 않은 유전막의 상부에 제2 감광막을 도포하는 단계; 상기 제2 감광막에 베이킹 공정, 노광, 및 현상 공정을 실시하여, 기 설정된 감광막만을 잔류시키는 단계; 상기 잔류된 제2 감광막을 식각 마스크로 하여, 상기 유전막을 건식 혹은 습식 식각하여 상기 식각 마스크로 보호된 부분을 제외한 나머지의 부분의 유전막을 원하는 두께만큼 제거하는 단계; 상기 잔류된 제2 감광막을 제거하는 단계로 이루어질 수 있다.
이때, 상기 유전막이 위치에 따라 다른 두께를 갖도록 상기 유전막을 부분적으로 식각하는 단계는, 상기 유전막의 상부에 단일 층의 감광막을 도포하는 단계; 상기 감광막에 베이킹 공정, 노광, 및 현상 공정을 실시하여, 기 설정된 감광막만을 잔류시키는 단계; 상기 감광막에 열을 가하여 유전막이 반원에 가까운 곡률을 갖도록 변형하는 단계; 건식 식각을 통해 유전막 및 감광막을 식각하여 감광막의 곡률이 유전막에 전이되도록 하는 단계로 이루어질 수 있다.
이때, 게이트 전극의 지지부가 형성될 부분과 소스 및 드레인 전극 상부에 잔류하고 있는 상기 유전막을 부분적으로 식각하는 단계는, 상기 유전막의 상부에 단일 층의 감광막을 도포하는 단계; 상기 감광막에 베이킹 공정, 노광, 및 현상 공정을 실시하여, 기 설정된 감광막만을 잔류시키는 단계; 상기 잔류된 감광막을 식각 마스크로 하여, 상기 유전막을 건식 혹은 습식 식각하여 상기 식각 마스크로 보호된 부분을 제외한 나머지의 부분의 유전막을 모두 제거하는 단계; 상기 잔류된 감광막을 제거하는 단계로 이루어질 수 있다.
이때, 상기 위치에 따라 다른 두께를 가지는 유전막 상부에 전계 전극이 적용된 게이트 전극을 형성하는 단계는, 상기 소스 전극, 드레인 전극 및 유전막이 형성되어 있는 기판의 상부에 형상반전용 감광막을 도포하는 단계; 상기 감광막에 베이킹 공정, 노광, 및 현상 공정을 실시하여, 기 설정된 감광막만을 잔류시키는 단계; 게이트 전극용 금속을 증착한 후 상기 감광막 및 감광막의 상부에 증착된 금속층을 제거하는 단계로 이루어질 수 있다.
본 발명의 실시 예에 따르면, 감마(Γ) 형태의 게이트 전극의 이점을 그대로 유지하면서 게이트의 드레인 방향의 에지 부분에서 위치에 따라 다른 두께를 가지는 유전막 위로 필드 플레이트 전극을 형성하는 구조를 이용하여 고주파 특성에 악영향을 주는 게이트-드레인 캐패시턴스의 증가를 최대한 억제하면서 항복전압을 향상시킬 수 있다. 또한, 이를 통해 본 발명은 소자의 고주파 특성 열화를 최소화할 수 있다.
도 1은 종래의 감마(Γ) 형태의 게이트 전극을 갖는 반도체 소자의 제조 과정과 구조를 설명하기 위한 공정별 소자의 수직 단면도이다.
도 2a 내지 도 2o은 본 발명의 제1 실시 형태에 따른 반도체 소자의 제조 과정 및 구조를 설명하기 위한 공정별 소자의 수직 단면도이다.
도 3a 내지 도 3l은 본 발명의 제2 실시 형태에 따른 반도체 소자의 제조 과정 및 구조를 설명하기 위한 공정별 소자의 수직 단면도이다.
도 4 는 본 발명의 제3 실시 형태에 따른 반도체 소자의 구조를 설명하기 위하여 나타낸 소자의 단면도이다.
도 2a 내지 도 2o은 본 발명의 제1 실시 형태에 따른 반도체 소자의 제조 과정 및 구조를 설명하기 위한 공정별 소자의 수직 단면도이다.
도 3a 내지 도 3l은 본 발명의 제2 실시 형태에 따른 반도체 소자의 제조 과정 및 구조를 설명하기 위한 공정별 소자의 수직 단면도이다.
도 4 는 본 발명의 제3 실시 형태에 따른 반도체 소자의 구조를 설명하기 위하여 나타낸 소자의 단면도이다.
본 발명을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 여기서, 반복되는 설명, 본 발명의 요지를 불필요하게 흐릴 수 있는 공지 기능, 및 구성에 대한 상세한 설명은 생략한다. 본 발명의 실시형태는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
이하에서는 본 발명의 실시 예에 따른 본 발명의 제1 실시 예에 따른 반도체 소자의 구성 및 제조 방법에 대하여 설명하도록 한다.
도 2a 내지 도 2o은 본 발명의 제1 실시 형태에 따른 반도체 소자의 제조 과정 및 구조를 설명하기 위한 공정별 소자의 수직 단면도이다. 특히, 도 2o 는 본 발명의 제1 실시 형태에 따라 위치에 따라 다른 두께를 가지는 유전막 위로 필드 플레이트가 적용된 소자의 전체 구조를 나타내는 단면도이다.
먼저, 도 2a, 2b에 도시된 바와 같이 substrate(200) 위에 transition층(201), GaN층(202), 그리고 AlGaN층(203)을 성장시킨 기판 위에 소스(204)와 드레인(205) 전극을 형성한다. 상기 소스 전극(204)과 드레인 전극(205)은 일반적으로 널리 알려진 기술에 의해 구현될 수 있으며, 소재로는 도전성을 갖는 금속이 사용되며, 예를 들면, Ti/Al/Ni/Au를 급속 열처리 방법을 이용하여 합금하여 사용한다.
상기와 같이 소스 전극(204)과 드레인 전극(205)이 형성되면 도 2c 에 도시된 바와 같이 상기 기판의 상부의 표면에 유전막(206)을 소정의 두께로 증착한다. 여기서 상기 유전막(206)은 실리콘 질화막 또는 실리콘 산화막으로 구현될 수 있으며 상기 실리콘 산화막 또는 실리콘 질화막으로 구현되는 유전막(206)의 증착은 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터(Sputter) 등의 방법을 이용하여 이루어질 수 있다. 이때, 본 발명의 제1 실시 형태에 있어서, 상기 유전막(206)은 최종적으로 형성할 계단 형태의 전계 전극이 적용된 게이트(214)의 전계 전극 하부에서 기판까지의 지지부 측면 전체에 형성되어 게이트-드레인 및 게이트-소스 간의 기생 캐패시턴스를 감소시키기 위한 것으로서, 그 두께는 적용하고자 하는 전계 전극 하단부의 유전막 두께의 조합에 의해 결정되며, 예를 들면 대략 4000~5000Å의 범위를 갖는다. 해당 두께는 적용하고자 하는 계단형태의 전계 전극이 적용된 게이트(214)에서 가장 두꺼운 유전막을 가지는 전계 전극 부분의 높이에 대응한다.
그리고 도 2d에 도시된 바와 같이 상기 유전막(206)에서 부분적인 식각이 진행될 부분을 정의하기 위하여 리소그라피를 수행한다. 이때 상기 리소그라피 단계에서 노광, 현상 후 잔류하는 감광막의 배치에 의해 최종적으로 형성되는 게이트(214)의 형태가 결정된다. 드레인 전극의 우측 상단에 배치된 감광막(207)은 다수의 게이트 전극이 연속적으로 배치되는 경우를 표현한 것으로 드레인에서 가까운 부분의 유전막은 그렇지 않은 부분보다 두꺼워야 하기 때문에 상기의 우측 상단에 배치된 감광막(207)을 필요로 한다.
그 다음, 도 2e에 도시된 바와 같이 상기 유전막(206)을 식각하여(208) 전계 전극이 형성되는 지점의 두께를 정의한다. 이를 통하여 전계 전극이 위치에 따라 다른 유전막 두께를 가질 수 있게 된다. 상기 유전막(206)은 건식 식각 또는 습식 식각이 가능하며, 건식 식각의 경우 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 방식이 사용 가능하다. 그리고 도 2f 에 도시된 바와 같이 감광막(207)을 제거해 준다.
그리고 도 2g에 도시된 바와 같이 상기 유전막(206)에서 부분적인 식각이 진행될 부분을 정의하기 위하여 리소그라피를 수행한다. 도 2d 에서 설명하는 것과 동일한 공정이 진행되나 감광막이 노광 되는 영역이 상이하다. 도 2d 와 마찬가지로 상기 리소그라피 단계에서 노광, 현상 후 잔류하는 감광막의 배치에 의해 최종적으로 형성되는 게이트(214)의 형태가 결정된다.
그 다음, 도 2h에 도시된 바와 같이 상기 유전막(206)을 식각하여(210) 전계 전극이 형성되는 지점의 두께를 정의한다. 이를 통하여 전계 전극이 위치에 따라 다른 두께를 가지는 유전막을 가질 수 있게 된다. 상기 유전막(206)은 도 2e에서와 마찬가지로 건식 식각 또는 습식 식각이 가능하며, 건식 식각의 경우 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 방식이 사용 가능하다. 그리고 도 2i 에 도시된 바와 같이 감광막(209)을 제거해 준다.
그리고 도 2j에 도시된 바와 같이 게이트(214)의 다리 부분을 정의하고 오믹전극 상단부에 잔류하고 있는 유전막(206)을 제거하기 위하여 리소그라피를 수행한다.
다음으로, 도 2k 에서 도시된 바와 같이 유전막(206)을 식각하여(212) 게이트(214)의 다리가 형성될 지점 및 오믹전극 상단부의 유전막(206)을 제거한다. 상기 유전막(206)은 도 2e에서와 마찬가지로 건식 식각 또는 습식 식각이 가능하며, 건식 식각의 경우 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 방식이 사용 가능하다. 유전막(206)의 식각에 있어서 유전막(206)이 소스전극(204) 혹은 드레인 전극(205) 상부에 잔류하지 않도록 과식각 하는 것이 바람직하다. 그리고 도 2l 에 도시된 바와 같이 감광막(211)을 제거해 준다.
그 다음, 도 2m 에서 도시된 바와 같이 전계 전극을 포함하는 게이트의 길이를 정의하고 게이트 금속 증착을 위하여 감광막(213)을 이용한 리소그라피를 수행한다.
그리고 도 2n 에서 도시된 바와 같이 Ni/Au로 이루어진 게이트 금속을 증착하여 위치에 따라 다른 두께를 가지는 유전막 위로 전계 전극이 형성되는 구조의 계단형 게이트(214)를 형성한다. 상기 게이트(214)는 위치별로 다른 두께를 가지는 유전막(206)에 의해 지지된다.
마지막으로, 도 2o에서 도시된 바와 같이 리프트오프 공정을 통해 감광막(213)을 제거한다.
상기와 같이 제조된 본 발명의 제1 실시 형태에 따른 위치에 따라 다른 두께를 가지는 유전막 위에 형성된 전계 전극이 적용된 게이트를 구비한 반도체 소자의 구조를 도 2o의 수직 단면도를 참조하여 설명한다. 도 2o를 참조하면, 본 발명의 제1 실시 형태에 따른 위치에 따라 다른 두께를 가지는 유전막 위에 형성된 전계 전극이 적용된 게이트를 구비한 트랜지스터는, substrate(200), transition층(201), GaN층(202), AlGaN층(203) 로 구성된 기판의 상부에 형성된 소스 전극(204) 및 드레인 전극(205)과 상기 기판의 상부에 증착되어 위치에 따라 다른 두께를 갖는 유전막(206), 그리고 상기 위치에 따라 다른 두께를 가지는 유전막(206) 위에 형성된 계단형의 게이트(214)로 이루어지게 된다.
상기의 계단형 게이트(214)는 위치에 따라 다른 두께를 가지는 계단형의 유전막에 의해 지지되며 기판과 접촉하는 지지부를 갖는다. 상기의 계단형 게이트를 가지는 트랜지스터는 게이트의 전계 전극이 드레인에 근접할수록 해당 전계 전극 하단부를 지지하는 유전막의 두께가 단계적으로 증가하기 때문에 높은 항복전압을 얻을 수 있으며 증가하는 유전막의 두께로 인해 캐패시터 성분의 증가분은 최소화된다.
이하에서는 본 발명의 실시 예에 따른 본 발명의 제2 실시 예에 따른 반도체 소자의 구성 및 제조 방법에 대하여 설명하도록 한다.
도 3a 내지 도 3l은 본 발명의 제2 실시 형태에 따른 반도체 소자의 제조 과정 및 구조를 설명하기 위한 공정별 소자의 수직 단면도이다. 특히, 도 3l 는 본 발명의 제2 실시 형태에 따라 위치에 따라 연속적으로 두께가 바뀌는 유전막 위로 필드 플레이트가 적용된 소자의 전체 구조를 나타내는 단면도이다.
먼저, 도 3a, 3b에 도시된 바와 같이 substrate(300) 위에 transition층(301), GaN층(302), 그리고 AlGaN층(303)을 성장시킨 기판 위에 소스 전극(304)과 드레인 전극(305)을 형성한다. 상기 소스 전극(304)과 드레인 전극(305)은 일반적으로 널리 알려진 기술에 의해 구현될 수 있으며, 소재로는 도전성을 갖는 금속이 사용되며, 예를 들면, Ti/Al/Ni/Au를 급속 열처리 방법을 이용하여 합금하여 사용한다.
상기와 같이 소스 전극(304)과 드레인 전극(305)이 형성되면 도 3c 에 도시된 바와 같이 상기 기판의 상부의 표면에 유전막(306)을 소정의 두께로 증착한다. 여기서 상기 유전막(306)은 실리콘 질화막 또는 실리콘 산화막으로 구현될 수 있으며 상기 실리콘 산화막 또는 실리콘 질화막으로 구현되는 유전막(306)의 증착은 플라즈마 화학 증착(PECVD; Plasma Enhanced Chemical Vapor Deposition) 또는 스퍼터(Sputter) 등의 방법을 이용하여 이루어진다. 이때, 본 발명의 제2 실시 형태에 있어서, 상기 유전막(306)은 최종적으로 형성할 곡선 형태의 전계 전극 게이트(311) 의 전계 전극 하부에서 기판까지의 지지부 측면 전체에 형성되어 게이트-드레인 및 게이트-소스 간의 기생 캐패시턴스를 감소시키기 위한 것으로서, 그 두께는 적용하고자 하는 곡선형태의 전계 전극 게이트(311)에서 가장 두꺼운 유전막을 가지는 전계 전극 부분의 높이에 대응하게 되는데 감광막(307a)과 유전막(306) 사이의 식각 선택도를 감안하여 두께가 결정되며, 예를 들면 대략 4000~5000Å의 범위를 갖는다.
그리고 도 3d에 도시된 바와 같이 상기 유전막(306)에서 부분적인 식각이 진행될 부분을 정의하기 위하여 리소그라피를 수행한다. 이때 상기 리소그라피 단계에서 노광, 현상 후 잔류하는 감광막(307a)의 배치에 의해 최종적으로 형성되는 전계 전극 게이트(311)의 위치 및 형태가 결정된다. 드레인 전극의 우측 상단에 배치된 감광막(307a)은 다수의 게이트 전극이 연속적으로 배치되는 경우를 표현한 것으로 드레인에서 가까운 부분의 유전막은 그렇지 않은 부분보다 두꺼워야 하기 때문에 상기의 우측 상단에 배치된 감광막(307a)을 필요로 한다. 감광막(307a)은 유전막(306)과의 식각선택도가 낮은 것이 유리하며 감광막(307a)을 도포시에 감광막(307a, 307b)과 유전막(306) 사이의 식각 선택도를 감안하여 스핀코터를 통해 두께를 조절해 준다.
그 다음, 도 3e에 도시된 바와 같이 기판에 hard baking 공정을 통해 열을 가하여 상기 감광막(307a)에 변형을 주어 곡률을 갖도록 한다(307b). 예를 들어, i-line stepper용 positive resist의 경우 135 ~ 140°C, 시간은 5분으로 한다. 다음으로, 도 3f 에 도시된 바와 같이 상기 유전막(306) 및 감광막(307b)을 감광막(307b)이 모두 식각이 될 때까지 비등방적으로 건식 식각해 준다. 건식 식각의 경우 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 방식이 사용 가능하다. Hard baking 에 의해 반원의 형태로 열변형된 감광막(307b)은 상기 식각에 의하여 얇은 부분부터 식각이 되게 되는데 이로 인해 표면에 드러나게 된 유전막(306) 또한 식각이 된다. 감광막(307b)의 두꺼운 부분은 두께로 인해 식각이 되는데 상대적으로 많은 시간이 소요되기 때문에 감광막(307b) 상에서의 두꺼운 부분 하단부의 유전막(306)이 식각되기 시작되는 시점은 감광막(307b)이 얇은 부분보다 늦다. 이 같은 방식으로 감광막(307b)의 두께에 따라서 감광막(307b) 하단부의 유전막(306)이 식각되기 시작하는 시점이 다르기 때문에 이를 이용하여 유전막(306)이 위치에 따라 연속적으로 두께가 바뀌게 하는 것이 가능하다. 이는 예를 들어 마이크로렌즈 제작 공정 등에 널리 사용되는 방법으로 구면의 패턴을 적용시키는데 효율적이다.
식각이 완료되면 반원형태의 감광막(307b)의 곡률이 유전막(306)으로 전이되게 되는데 이 곡률을 통해 위치에 따라 연속적으로 두께가 바뀌는 유전막을 가지는 전계 전극을 구현하는 것이 가능하게 된다.
그리고 도 3g에 도시된 바와 같이 게이트(311)의 다리 부분을 정의하고 오믹전극 상단부에 잔류하고 있는 유전막(306)을 제거하기 위하여 감광막(308)을 이용한 리소그라피를 수행한다.
다음으로, 도 3h 에서 도시된 바와 같이 유전막(306)을 식각하여(309) 게이트(311) 의 다리가 형성될 지점 및 오믹전극 상단부의 유전막(306)을 제거한다. 상기 유전막(306)은 건식 식각 또는 습식 식각이 가능하며, 건식 식각의 경우 RIE(Reactive Ion Etching), MERIE(Magnetically Enhanced Reactive Ion Etching) 또는 ICP(Inductive Coupled Plasma) 등의 방식이 사용 가능하다. 유전막(206)의 식각에 있어서 유전막(206)이 소스전극(204) 혹은 드레인 전극(205) 상부에 잔류하지 않도록 과식각 하는 것이 바람직하다. 그리고 도 3i 에 도시된 바와 같이 감광막(308)을 제거해 준다.
그 다음, 도 3j 에서 도시된 바와 같이 게이트 금속 증착을 위하여 리소그라피를 수행한다. 항복전압을 극대화시키기 위하여 전계 전극의 범위는 게이트의 다리에서 유전막(306)의 반원 부분의 최고점까지로 한다.
그리고 도 3k 에서 도시된 바와 같이 Ni/Au로 이루어진 게이트 금속을 증착하여 곡선 형태의 전계 전극을 가진 게이트(311)를 형성한다. 상기 게이트(311)는 위치에 따라 연속적으로 두께가 바뀌는 유전막(306)에 의해 지지된다.
마지막으로, 도 3l 에서 도시된 바와 같이 리프트오프 공정을 통해 감광막을 제거한다.
상기와 같이 제조된 본 발명의 제2 실시 형태에 따른 위치에 따라 연속적으로 두께가 바뀌는 유전막 위에 형성된 전계 전극이 적용된 게이트를 구비한 반도체 소자의 구조를 도 3l의 수직 단면도를 참조하여 설명한다. 도 3l 를 참조하면, 본 발명의 제2 실시 형태에 따른 위치에 따라 연속적으로 두께가 바뀌는 유전막 위에 형성된 전계 전극이 적용된 게이트를 구비한 트랜지스터는, substrate(300), transition층(301), GaN층(302), AlGaN층(303) 로 구성된 기판의 상부에 형성된 소스 전극(304) 및 드레인 전극(305)과 상기 기판의 상부에 증착되어 위치에 따라 다른 두께를 갖는 유전막(306), 그리고 상기 위치에 따라 연속적으로 두께가 바뀌는 유전막(306) 위에 형성된 곡선 형태의 게이트(311)로 이루어지게 된다.
상기의 곡선 형태의 게이트(311)는 위치에 따라 연속적으로 두께가 바뀌는 반원 형태의 유전막에 의해 지지되며 기판과 접촉하는 지지부를 갖는다. 상기의 곡선 형태의 게이트를 가지는 트랜지스터는 게이트의 전계 전극이 드레인에 근접할수록 해당 전계 전극 하단부를 지지하는 유전막의 두께가 단계적으로 증가하기 때문에 높은 항복전압을 얻을 수 있으며 증가하는 유전막의 두께로 인해 캐패시터 성분의 증가분은 최소화된다.
이하에서는 본 발명의 실시 예에 따른 본 발명의 제3 실시 예에 따른 반도체 소자의 구성에 대하여 설명하도록 한다.
도 4 는 본 발명의 제3 실시 형태에 따른 반도체 소자의 구조를 설명하기 위하여 나타낸 소자의 단면도이다. 기본적으로 제2 실시형태와 동일한 공정이 진행되나 상기 유전막(306)에서 부분적인 식각이 진행될 부분을 정의하기 위한 리소그라피 단계에서의 노광 영역에는 차이가 있다. 제2 실시 형태에서는 감마 형태의 게이트(311)의 끝 부분을 연장하는 방식으로 위치에 따라 연속적으로 두께가 바뀌는 유전막을 가지는 전계 전극을 적용했지만 제3 실시 형태에서는 위치에 따라 연속적으로 두께가 바뀌는 유전막(406)을 게이트 지지부 바로 우측에서부터 형성하고, 해당 부분의 상부에 게이트(411)를 형성하는 방식을 택한다. 그 외에 제2 실시형태에서와 동일한 구성에 대하여는 동일한 도면부호를 부여하며 구체적인 설명은 생략한다.
이상에서와 같이 본 발명에 따른 반도체 소자 및 이의 제조 방법은 상기한 바와 같이 설명된 실시 예들의 구성과 방법이 한정되게 적용될 수 있는 것이 아니라, 상기 실시 예들은 다양한 변형이 이루어질 수 있도록 각 실시 예들의 전부 또는 일부가 선택적으로 조합되어 구성될 수도 있다.
100, 200, 300; substrate
101, 201, 301; transition층
102, 202, 302; GaN층
103, 203, 303; AlGaN층
105, 204, 304; 소스 전극
106, 205, 305; 드레인 전극
107, 206, 306; 유전막
110, 214, 311; 게이트
111, 215, 312; 소스
101, 201, 301; transition층
102, 202, 302; GaN층
103, 203, 303; AlGaN층
105, 204, 304; 소스 전극
106, 205, 305; 드레인 전극
107, 206, 306; 유전막
110, 214, 311; 게이트
111, 215, 312; 소스
Claims (1)
- 기판;
상기 기판의 상부에 형성되는 소스 전극;
상기 기판의 상부에, 상기 소스 전극에 이격하여 형성되는 드레인 전극;
상기 기판, 상기 소스 전극 및 상기 드레인 전극의 상부에, 상기 소스 전극 및 상기 드레인 전극의 상부의 적어도 일부가 노출되도록 형성되며, 소정 부분에 있어서 제1 지점의 수직두께가 제2 지점의 수직두께와 상이하게 형성되는 유전막; 및
일측이 상기 기판에 접촉하며, 타측이 상기 유전막의 소정 부분의 상부로 연장되어 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150047093A KR20160119330A (ko) | 2015-04-02 | 2015-04-02 | 반도체 소자 및 이의 제조 방법 |
Applications Claiming Priority (1)
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20160119330A true KR20160119330A (ko) | 2016-10-13 |
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Family Applications (1)
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| KR1020150047093A KR20160119330A (ko) | 2015-04-02 | 2015-04-02 | 반도체 소자 및 이의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20160119330A (ko) |
-
2015
- 2015-04-02 KR KR1020150047093A patent/KR20160119330A/ko not_active Application Discontinuation
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