EP3552241A1 - Verfahren zur herstellung eines transistors - Google Patents

Verfahren zur herstellung eines transistors

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EP3552241A1
EP3552241A1 EP17805213.0A EP17805213A EP3552241A1 EP 3552241 A1 EP3552241 A1 EP 3552241A1 EP 17805213 A EP17805213 A EP 17805213A EP 3552241 A1 EP3552241 A1 EP 3552241A1
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EP
European Patent Office
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layer
gate region
insulating layer
gate
field plate
Prior art date
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Pending
Application number
EP17805213.0A
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English (en)
French (fr)
Inventor
Dag Behammer
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United Monolithic Semiconductors GmbH
Original Assignee
United Monolithic Semiconductors GmbH
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Publication date
Application filed by United Monolithic Semiconductors GmbH filed Critical United Monolithic Semiconductors GmbH
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    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET

Definitions

  • the invention relates to a method for producing a transistor, in particular a high electron mobility based gallium nitride transistor.
  • HEMT High Electron Mobility Transistor
  • field plates have been proposed which provide for a redistribution of an electric field in the gate-drain region, whereby a further increase in the breakdown voltage can be achieved.
  • the increase follows from the better uniform distribution of the field produced by the field plate and the associated reduction of the local field peaks. Due to the parasitic capacitances associated with field plates, which is associated with a power reduction, different field plate geometries have been developed. One possibility is to arrange a field plate above the gate electrode and connect it to the source contact.
  • a GaN-based HEMT is shown in US 2013/0234153 A1.
  • a GaN HEMT device is described in which a field plate, which has the potential of the source contact, is formed simultaneously with the contact metal of the drain and source terminals.
  • the field plate includes an area above the gate terminal and is extended toward the drain terminal.
  • US Pat. No. 7,550,783 B2 describes a HEMT component which has a plurality of active semiconductor layers on a substrate.
  • a source electrode, a drain electrode and a gate are connected to the plurality of active layers.
  • a spacer or insulating layer is formed on a part of the surface of the plurality of active layers so that the gate is covered.
  • a field plate is formed on the spacer layer and is electrically connected to the source electrode.
  • the field plate reduces spikes in the electric field during operation of the HEMT device.
  • the field plate arrangement described in this document corresponds to a conventional source-contacted field plate, which is realized between the gate and drain contact and separated by a spacer layer from the gate.
  • a transistor which has active semiconductor layers and metallic source and drain contacts which are in electrical connection with the active layers.
  • a gate contact is formed between the source and drain contacts to affect the electric field within the active layers.
  • a spacer layer is formed over the active layers, wherein a conductive field plate is formed over the spacer layer that extends for a predetermined length from the edge of the gate contact toward the drain contact. The field plate is electrically connected to the gate contact and leads to a reduction in the electric field during operation.
  • a further spacer layer may be formed, which has a second field plate over the first field plate.
  • a field effect transistor which has a first field plate connected to a gate electrode which is substantially equidistant from a source electrode and a drain electrode. is orders. Furthermore, a second field plate may be provided directly spaced from the first field plate, wherein the second field plate is again formed equidistant from the source electrode and the drain electrode.
  • first and second field plates Spaced apart from the first and second field plates, further, likewise superposed field plates can be arranged.
  • EP 2 485 262 A1 a high-voltage GaN transistor with a plurality of field plates is shown.
  • First and second spacers are formed over an active region between a gate electrode and a drain or source electrode.
  • a first field plate is formed on the first spacer layer and connected to the gate.
  • a second field plate is provided on the second spacer layer and also connected to the gate.
  • a third spacer layer is disposed on the first spacer layer, the second spacer layer, the first field plate, the gate and the second field plate, wherein a third field plate is formed on the third spacer layer and connected to the source electrode.
  • US 2012/0175631 A1 describes a GaN component which has a gate spacer, a gate metal layer and gate components which are designed to be self-aligning. Here, too, a field plate located above the gate is used.
  • Photoresist layer depositing an intermediate layer, depositing a second insulating layer, patterning a second photoresist layer to expose a second gate region whose lateral extent is smaller than that of the first gate region, removing, the first interlayer, the second insulating layer, and the metal layer in FIG second gate region by means of the second photoresist layer, so that a first field plate and a second field plate are formed on both sides of the second gate region, removing the second photoresist layer, forming lateral
  • a method of manufacturing a transistor in which a first and a second field plate are formed as buried field plates between the first insulating layer and the second insulating layer.
  • a first and a second field plate are formed as buried field plates between the first insulating layer and the second insulating layer.
  • the field plate is guided by the inventive arrangement in comparison to previously known configurations closer to the transistor regions whose electric fields are to be influenced.
  • the parasitic capacitance on the source side is significantly lower because the field plates do not cover the source region.
  • the method according to the invention is described such that field plates are formed on both sides of the gate electrode, the first field plate pointing in the direction of the drain contact and the second field plate in the direction of the source contact.
  • the latter can be arranged floating, while the first field plate is connected to the source contact. Due to this procedure, properties of the transistor thus formed can be selectively influenced, so that z. B. an increase of the breakdown voltage is achieved without sacrificing other parameters such. B. increase the input capacitance compared to known from the prior art transistors.
  • the metal layer provided for the first and the second field plate is thereby defined on the basis of a first structured photoresist layer, the structured metal layer being formed in a lift-off method.
  • a corresponding first gate region which defines the dimensions of the two field plates.
  • the step of forming the converging spacers is performed by depositing a further insulating layer, wherein the further insulating layer is etched using the intermediate layer for end point detection.
  • Forming the tapered spacers makes it possible to provide a gate electrode having a gate length smaller than the minimum resolution of a photolithographic patterning equipment.
  • Using the intermediate layer for the end point detection it is thus possible by means of optical emission spectroscopy to monitor the formation of the spacers well from a process engineering point of view. This is particularly important for the reproducibility in the production of various semiconductor wafers or series of semiconductor wafers in order to obtain components with the same or almost identical properties.
  • the step of forming the converging spacers takes place before removing the first insulating layer.
  • This variant of the method according to the invention allows the formation of spacers while the active layers of the substrate are still covered by the first insulating layer.
  • an additional etch time is used to expose the region of the gate electrode at the bottom of the gate foot.
  • the etching process is stopped after the division of the buried field plate.
  • This process also promises a high degree of reproducibility, provided that optical emission spectroscopy is also used for the associated etching steps of the second overhead insulation layer and the split field plate.
  • the mask layout In order to achieve a sufficiently high reproducible evaluable emission signal, the mask layout must be selected in each case so that the respective etched and exposed surfaces are in a favorable ratio. This applies especially to the areas outside the transistor area.
  • the design depends on whether an MMIC or a power transistor application is present.
  • the large areas of the passive components are to be used, while in high-density power transistors, the areas of the saw streets can be used for isolation.
  • a possible differentiation of the etching rates in small and flat openings should be considered.
  • the boundary surface between the first insulation layer and the spacers is no longer influenced by the integration process even in the critical gate region, but is present with the first deposition of the insulation layer.
  • gate-foot interface interfaces important for electrical properties are determined by the deposition of the spacer layer, and that on a surface previously affected by the gate foot etch processes.
  • the step of forming the converging spacers takes place after removal of the first insulation layer in the second gate region.
  • Another variant consists in removing the first insulating layer by means of the structured second photoresist layer in the second gate region and then forming the spacers. If the used Etching process can be controlled sufficiently well, it is possible to apply this method with high reproducibility.
  • the metal layer is used as a selective etching stop layer in the structuring of the intermediate layer and the second insulating layer in the second gate region.
  • the opening of the second gate region above the metal layer is effected in a simple manner by using an etching process which can be carried out selectively to the metal layer.
  • the metal layer is structured by means of the structured second photoresist layer or by means of the structured intermediate layer and second insulation layer in the second gate region.
  • the second photoresist layer is already removed for the opening of the second gate region, it is alternatively also possible to etch the metal layer by means of the structured intermediate layer and the structured second insulating layer as an etching mask. Care must be taken to ensure that the intermediate layer can only be thinned to such an extent that it still has sufficient thickness in the definition of the spacers so that it can supply a suitable emission signal. Alternatively, a new intermediate layer can be applied over the entire surface of the first and second insulating layer in front of the spacer layer and used in a suitable form for the controlled monitoring of the etching processes.
  • the metal layer in the second gate region is selectively etched to the first insulation layer.
  • the removal of the metal layer selectively to the first insulating layer makes it possible to keep the channel region below the later-formed gate electrode still covered by the first insulating layer, so that now the spacer can be made on the first insulating layer.
  • the intermediate layer is formed from silicon oxide.
  • optical emission spectroscopy in the anisotropic etching, the exposure of the oxide layer leaves a change in the plasma that can be detected with high accuracy. This results in reliable endpoint detection in forming the spacers. This is especially true when the first insulating layer, the second insulating layer and the further insulating layer to form the spacers made of silicon nitride.
  • the spacers or insulating layers remain predominantly as silicon nitride layers even after the gate electrode has been formed on the transistor and are thus also relevant to the properties of the transistors.
  • the manufacture of short-channel GaN transistors is scalable according to this procedure, whereby the smallest structure size of exposure apparatus can be undershot due to the formation of spacers in the region of the gate length.
  • the first gate region and the second gate region are arranged such that the first field plate pointing in the direction of the drain contact is formed with a dimension of typically approximately 300 nm to 500 nm.
  • the dimensioning of the field plates is chosen so that both input capacitances and couplings to the gate electrode are taken into account.
  • the selected dimensions with respect to the lateral extent of the field plates are typically optimized by means of a simulation.
  • the first gate region and the second gate region are arranged such that the second field plate pointing in the direction of the source contact is formed with a minimum dimension.
  • the first insulating layer is formed to a thickness of about 20 nm to 50 nm.
  • the substrate SU comprises, starting from a sapphire or silicon carbide base material, a channel layer formed as a gallium nitride layer. Within this gallium nitride layer, a two-dimensional electron gas is formed, wherein above the gallium nitride layer, a Schottky barrier layer is still arranged, which may typically consist of aluminum gallium nitride. Overlying a further gallium nitride layer may be formed.
  • the layers arranged on the upper side of the substrate SU are summarized as active layers AS in FIG. 1A. Since the structure of the substrate and the precise arrangement of the active layers AS is not the subject of the present invention, a detailed description will be omitted. Furthermore, a source contact SK is already arranged above the substrate SU and a drain contact DK is arranged at a distance therefrom. Between the source contact SK and the drain contact DK, a first insulation layer IS1 is arranged, which was deposited to protect the active layers AS, depending on the embodiment, even before the formation of the source contacts SK and drain contact DK. The embodiment described in FIG. 1A represents the starting point for the further process steps. As shown in FIG.
  • a first photoresist layer FL1 is now applied, which is subsequently exposed in a first gate region GB1 by means of photolithographic patterning. Subsequently, a metal layer MS is deposited, which comes to rest both on the surface of the patterned first photoresist layer FL1 and in the exposed first gate region GB1.
  • a lift-off process is carried out so that the first photoresist layer FL1 and the components of the metal layer MS lying on the first photoresist layer FL1 are removed.
  • a second insulating layer IS2 and a thin intermediate layer ZS is deposited.
  • the first insulation layer IS1 and the second insulation layer IS2 are formed as silicon nitride layers.
  • the intermediate layer ZS is formed as a silicon oxide layer.
  • a second photoresist layer FL2 is applied, which is opened in a second gate region GB2, which is arranged within the first gate region GB1, by photolithographic patterning.
  • the free placed second gate region GB2 can now be used as an etching mask for the intermediate layer ZS and the second insulating layer IS2.
  • the etching is carried out selectively to the metal layer MS.
  • the metal layer MS in the second gate region GB2 can be selectively removed from the first insulation layer IS1 by means of an etching process.
  • the structured second photoresist layer FL2 can be used as an etching mask or, if this is already removed, an etching using the structured intermediate layer ZS and the structured second insulation layer IS2 can be carried out as an etching mask.
  • the intermediate layer ZS must not be completely used up.
  • the first insulating layer IS1 in the second gate region GB2 can now be removed.
  • the further process steps now take place with reference to FIGS. 2A to 2D.
  • the second photoresist layer FL2 is removed.
  • another insulation layer hereinafter referred to as third insulation layer IS3 is formed by conformal deposition on the surface.
  • the further insulation layer IS3 is subsequently removed in an anisotropic plasma etching process, as shown in FIG. 2C.
  • the intermediate layer ZS serves as end point control, in that the etching of the intermediate layer is detected by optical emission spectroscopy.
  • the spacers AH running towards one another in the direction of the substrate, which are formed on the active layers AS, and laterally delimited by the first insulation layer IS1, the first and second field plates FP1 and FP2, and the second insulation layer IS2 become.
  • a gate electrode GE may subsequently be formed, with the gate foot GF coming to rest between the spacers AH and the gate head GK coming above the first field plate FP1 or the second field plate FP2 covered.
  • FIGS. 3A to 3D Another variant is shown with reference to FIGS. 3A to 3D.
  • the process management does not follow the already opened first insulation layer IS1 in the second gate region GB2 but begins at a process time as illustrated in FIG. 1E.
  • the second photolithographic layer is removed again.
  • the third insulating layer IS3 is subsequently formed. Subsequently, in turn, the third insulating layer IS3 is removed to form the spacers AH, wherein in turn the intermediate layer ZS serves as ⁇ tzstopperkennung. Here, however, a certain delay time will be set to also remove the first insulating layer IS1 in the area outside the spacers AH, as shown in Fig. 3C. Subsequently, as shown in Fig. 3D, forming the gate electrode with the gate foot GF and the gate head GK.

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Abstract

Es wird ein Verfahren zur Herstellung eines Transistors, insbesondere eines auf hoher Elektronenmobilität beruhenden Gallium-Nitrid- Transistors, beschrieben. Nach Bilden einer strukturierten Metallschicht in einem ersten Gate-Bereich mittels einer vorübergehend gebildeten strukturierten ersten Fotolackschicht, dem Abscheiden einer Zwischenschicht (ZS) und dem Abscheiden einer zweiten Isolationsschicht (IS 2), erfolgt ein Strukturieren einer zweiten Fotolackschicht (FL 2), um einen zweiten Gate-Bereich (GB 2) freizulegen, wobei anschließen eine erste Feldplatte (FP 1) und eine zweite Feldplatte (FP 2) auf der jeweiligen Seite des zweiten Gate- Bereichs als vergrabene Feldplatten gebildet werden.

Description

Verfahren zur Herstellung eines Transistors.
Die Erfindung betrifft ein Verfahren zur Herstellung eines Transistors, insbesondere eines auf hoher Elektronenmobilität beruhenden Gallium-Nitrid- Transistors.
Auf GaN-basierende HEMT-Bauteile (HEMT=High Electron Mobility Transistor, Transistor mit hoher Elektronenmobilität) sind insbesondere für Leistungselektronik und Hochfrequenzanwendungen aufgrund ihrer hohen Elektronenmobil i- tat sowie Durchbruchspannungen vielfältig im Einsatz und versprechen auch zukünftig weitere Verbesserungen zu erreichen. Dazu wurden beispielsweise Feldplatten vorgeschlagen, die für eine Umverteilung eines elektrischen Feldes in der Gate-Drain-Region sorgen, wodurch eine weitere Erhöhung der Durch- bruchspannung erreicht werden kann. Die Erhöhung folgt aus der durch die Feldplatte erzeugten besseren Gleichverteilung des Feldes und der damit verbundenen Reduzierung der lokalen Feldspitzen. Aufgrund der mit Feldplatten verbundenen parasitären Kapazitäten, was mit einer Leistungsreduzierung einhergeht, wurden unterschiedliche Feldplatten-Geometrien entwickelt. Eine Möglichkeit besteht darin, eine Feldplatte oberhalb der Gate-Elektrode anzu- ordnen und mit dem Source-Kontakt zu verbinden.
Ein Beispiel für ein GaN-basierenden HEMT ist in der US 2013/0234153 A1 gezeigt. In dieser Schrift ist ein GaN-HEMT-Bauelement beschrieben, bei dem eine Feldplatte, welche das Potential des Source-Kontakts aufweist, gleichzei- tig mit dem Kontaktmetall der Drain- und Source-Anschlüsse gebildet wird. Die Feldplatte schließt einen Bereich oberhalb des Gate-Anschlusses ein und ist in Richtung des Drain-Anschlusses ausgedehnt. In der US 7,550,783 B2 ist ein HEMT-Baustein beschrieben, der eine Mehrzahl von aktiven Halbleiterschichten auf einem Substrat aufweist. Eine Source- Elektrode, eine Drain-Elektrode und ein Gate sind mit der Vielzahl von aktiven Schichten verbunden. Eine Abstands- oder Isolationsschicht wird auf einem Teil der Oberfläche der Vielzahl von aktiven Schichten gebildet, so dass das Gate überdeckt ist. Eine Feldplatte wird auf der Abstandsschicht gebildet und ist elektrisch mit der Source-Elektrode verbunden. Die Feldplatte reduziert Spitzen im elektrischen Feld während des Betriebs des HEMT-Bausteins. Die in dieser Schrift beschriebene Feldplattenanordnung entspricht einer klassischen Source-kontaktierten Feldplatte, die zwischen dem Gate- und Drain- Kontakt realisiert wird und durch eine Abstandsschicht vom Gate getrennt ist.
In der US 2012/0132959 A1 ist ein Transistor gezeigt, der aktive Halbleiter- schichten und metallische Source- und Drain-Kontakte aufweist, die in elektrischer Verbindung mit den aktiven Schichten stehen. Ein Gate-Kontakt ist zwischen dem Source- und dem Drain-Kontakt gebildet, um das elektrische Feld innerhalb der aktiven Schichten zu beeinflussen. Eine Abstandsschicht wird über den aktiven Schichten gebildet, wobei eine leitende Feldplatte über der Abstandsschicht ausgebildet ist, die sich über eine vorgegebene Länge von der Kante des Gate-Kontakts in Richtung des Drain-Kontakts erstreckt. Die Feldplatte ist elektrisch mit dem Gate-Kontakt verbunden und führt zu einer Reduktion im elektrischen Feld während des Betriebs. Dabei kann eine weitere Abstandsschicht gebildet sein, die eine zweite Feldplatte über der ersten Feld- platte aufweist.
In der WO 2010/120 423 A2 ist ein Feldeffekttransistor gezeigt, der eine mit einer Gate-Elektrode verbundene erste Feldplatte aufweist, die im wesentlichen äquidistant von einer Source-Elektrode und einer Drain-Elektrode ange- ordnet ist. Desweiteren kann eine zweite Feldplatte unmittelbar beabstandet zur ersten Feldplatte vorgesehen sein, wobei die zweite Feldplatte wiederum äquidistant zur Source-Elektrode und zur Drain-Elektrode ausgebildet ist.
Beabstandet zur ersten und zweiten Feldplatte können weitere, ebenfalls über- einander liegende Feldplatten angeordnet sein.
In der EP 2 485 262 A1 ist ein Hochspannungs-GaN-Transistor mit mehreren Feldplatten gezeigt. Erste und zweite Abstandshalter sind über einem aktiven Bereich zwischen einer Gate-Elektrode und einer Drain- bzw. Source-Elektrode gebildet. Eine erste Feldplatte ist auf der ersten Abstandsschicht gebildet und mit dem Gate verbunden. Eine zweite Feldplatte ist auf der zweiten Abstands- halterschicht vorgesehen und ebenfalls mit dem Gate verbunden. Eine dritte Abstandshalterschicht ist auf der ersten Abstandshalterschicht, der zweiten Abstandshalterschicht, der ersten Feldplatte, dem Gate und der zweiten Feld- platte angeordnet, wobei eine dritte Feldplatte auf der dritten Abstandshalterschicht gebildet ist und mit der Source-Elektrode verbunden ist.
In der US 2012/0175631 A1 ist ein GaN-Bauteil beschrieben, das einen Gate- Abstandshalter, eine Gate-Metallschicht und Gate-Bestandteile aufweist, die selbstjustierend ausgebildet sind. Hierbei wird ebenfalls eine über dem Gate liegende Feldplatte verwendet.
Eine weitere Möglichkeit, eine Feldplatte zu bilden, ist in dem Artikel„Field pla- te structural optimization for enhancing the power gain of GaN-based HEMTs", Chin. Phys. B Vol. 22, No. 9 (2013) 097303-1 - 097303-5 beschrieben. Hier ist eine Feldplatte gezeigt, bei der ein Teil mit einem Gate-Anschluss verbunden ist und ein zweiter Teil mit einem Source-Anschluss. Die beiden Anteile dieser Ausführung von Feldplatten sind auf einer als Silizium-Nitrid-Schicht ausgebildeten Isolationsschicht angeordnet. Ausgehend von diesem Stand der Technik hat sich der Erfinder nun die Aufgabe gestellt, ein Verfahren zur Herstellung eines verbesserten GaN-basierenden Transistors anzugeben, indem die erreichbare Durchbruchspannung weiter erhöht wird bzw. durch die Homogenisierung der hohen Felder eine Langzeit- Stabilität gewährleistet wird.
Diese Aufgabe wird durch die Merkmale des Patentanspruchs 1 gelöst. Weitere vorteilhafte Ausgestaltungen der Erfindung sind jeweils Gegenstand der Unteransprüche. Diese können in technologisch sinnvoller Weise miteinander kombiniert werden. Die Beschreibung, insbesondere im Zusammenhang mit der Zeichnung, charakterisiert und spezifiziert die Erfindung zusätzlich.
Gemäß der Erfindung wird ein Verfahren zur Herstellung eines Transistors, insbesondere eines auf hoher Elektronenmobilität beruhenden Gallium-Nitrid- Transistors, angeben, bei dem folgende Schritte ausgeführt werden: Bereitstellen eines Substrats, das auf einem Trägermaterial mehrere aktive Schichten aufweist, oberhalb derer Kontaktbereiche für einen Drain-Kontakt und einen Source-Kontakt ausgebildet sind, wobei der Bereich zwischen dem Source- Kontakt und dem Drain-Kontakt mit einer ersten Isolationsschicht bedeckt ist, Bilden einer strukturierten Metallschicht in einem ersten Gate-Bereich vorzugsweise mittels einer vorübergehend gebildeten strukturierten ersten
Fotolackschicht, Abscheiden einer Zwischenschicht, Abscheiden einer zweiten Isolationsschicht, Strukturieren einer zweiten Fotolackschicht, um einen zweiten Gate-Bereich freizulegen, dessen laterale Ausdehnung kleiner als der des ersten Gate-Bereichs ist, Entfernen, der ersten Zwischenschicht, der zweiten Isolationsschicht und der Metallschicht im zweiten Gate-Bereich mittels der zweiten Fotolackschicht, so dass eine erste Feldplatte und eine zweite Feldplatte auf beiden Seiten des zweiten Gate-Bereichs gebildet werden, Entfernen der zweiten Fotolackschicht, Bilden von seitlichen, zur
Substratoberfläche hin aufeinander zulaufenden Abstandshaltern im zweiten der zulaufenden Abstandshaltern im zweiten Gate-Bereich, und Bilden einer Gate-Elektrode nach teilweisem Entfernen der ersten Isolationsschicht mit einem Gate-Fuß zwischen den Abstandshaltern und einem die Metallschicht und die erste Isolationsschicht teilweise überdeckenden Gate-Kopf.
Demnach wird ein Verfahren zur Herstellung eines Transistors geschaffen, bei dem eine erste und eine zweite Feldplatte als vergrabene Feldplatten zwischen der ersten Isolationsschicht und der zweiten Isolationsschicht gebildet werden. Im Gegensatz zu den bisher bekannten Konfigurationen von Feldplatten, die oberhalb der Gate-Elektrode ausgebildet sind, ist eine derartige Anordnung weniger störanfällig, da keine komplizierten Topografien überdeckt werden müssen. Desweiteren wird die Feldplatte durch die erfindungsgemäße Anordnung im Vergleich zu bisher bekannten Konfigurationen näher an die Transistorbereiche geführt, deren elektrische Felder beeinflusst werden sollen. Außer- dem ist die parasitäre Kapazität auf der Source-Seite deutlich geringer, da die Feldplatten den Source-Bereich nicht überdecken. Das erfindungsgemäße Verfahren ist so beschrieben, dass auf beiden Seiten der Gate-Elektrode Feldplatten ausgebildet werden, wobei die erste Feldplatte in Richtung des Drain- Kontakts weist und die zweite Feldplatte in Richtung des Source-Kontakts. Letztere kann dabei potentialfrei angeordnet sein, während die erste Feldplatte mit dem Source-Kontakt verbunden ist. Aufgrund dieser Vorgehensweise lassen sich Eigenschaften des so gebildeten Transistors gezielt beeinflussen, so dass z. B. eine Erhöhung der Durchbruchspannung erzielt wird, ohne dabei andere Parameter, wie z. B. die Eingangskapazität im Vergleich zu aus dem Stand der Technik bekannten Transistoren zu vergrößern. Die für die erste und die zweite Feldplatte vorgesehene Metallschicht wird dabei anhand einer ersten strukturierten Fotolackschicht definiert, wobei die strukturierte Metallschicht in einem Lift-Off-Verfahren gebildet wird. Somit ist es möglich, mit einer weite- ren Fotomaske einen entsprechenden ersten Gate-Bereich zu definieren, der die Dimensionen der beiden Feldplatten festlegt.
Gemäß einer Ausführungsform der Erfindung erfolgt der Schritt des Bildens der aufeinander zulaufenden Abstandshalter durch Abscheiden einer weiteren Isolationsschicht, wobei die weitere Isolationsschicht unter Verwendung der Zwischenschicht zur Endpunkterkennung geätzt wird.
Das Bilden der zueinander zulaufenden Abstandshalter ermöglicht es, eine Gate-Elektrode bereit zu stellen, die eine Gate-Länge aufweist, die kleiner ist als die minimale Auflösung einer Anlage bei der fotolithografischen Strukturierung. Unter Verwendung der Zwischenschicht zur Endpunkterkennung kann demnach mittels optischer Emissionsspektroskopie eine Ausbildung der Abstandshalter prozesstechnisch gut überwacht werden. Dies ist insbesondere für die Reproduzierbarkeit bei der Herstellung verschiedener Halbleiterwafer oder Serien von Halbleiterwafern wichtig, um Bauteile mit gleichen oder nahezu gleichen Eigenschaften erhalten zu können.
Gemäß einer weiteren Ausführungsform der Erfindung erfolgt der Schritt des Bildens der aufeinander zulaufenden Abstandshalter vor Entfernen der ersten Isolationsschicht.
Diese Variante des erfindungsgemäßen Verfahrens erlaubt die Bildung von Abstandshaltern während die aktiven Schichten des Substrats noch durch die erste Isolationsschicht bedeckt sind. Demnach wird beim Entfernen der weiteren Isolationsschicht eine zusätzliche Ätzdauer verwendet, um den Bereich der Gate-Elektrode am unteren Ende des Gate-Fußes freizulegen. Dabei wird der Ätzprozess nach der Aufteilung der vergrabenen Feldplatte angehalten. Diese Prozessführung verspricht ebenfalls eine hohe Reproduzierbarkeit, sofern auch für die zugehörigen Ätzschritte der zweiten obenliegenden Isolationsschicht und der geteilten Feldplatte die optische Emissionsspektroskopie eingesetzt wird. Um dabei ein ausreichend hohes reproduzierbar auswertbares Emissionssignal zu erreichen, muss das Maskenlayout jeweils so gewählt werden, dass die jeweils geätzten und freigelegten Flächen in einem günstigen Verhältnis stehen. Dies betrifft vor allem die Gebiete außerhalb des Transistorgebietes. Die Ausgestaltung hängt dabei davon ab, ob eine MMIC- oder eine Leistungstransistoranwendung vorliegt. Im ersten Fall sind die großen Flächen der passiven Bauelemente einzusetzen, während bei hochdichten Leistungstransistoren die Bereiche der Sägestraßen zur Vereinzelung genutzt werden können. Eine mögliche Unterscheidung der Ätzgeschwindigkeiten in kleinen und flächigen Öffnungen ist dabei zu berücksichtigen. Durch diese Ausführung wird die Grenzfläche zwischen der ersten Isolationsschicht und den Abstands- haltern auch im kritischen Gate-Bereich nicht mehr durch den Integrationspro- zess beeinflusst, sondern liegt mit der ersten Abscheidung der Isolationsschicht vor. In der erstbeschriebenen Ausführungsform werden die für die elektrischen Eigenschaften wichtigen Grenzflächen im Gate-Fuß-Bereich durch die Abscheidung der Abstandshalterschicht festgelegt und das auf einer Ober- fläche, die vorher durch die Ätzprozesse der Gate-Fuß beeinflusst wurde.
Gemäß einer weiteren Ausführungsform der Erfindung erfolgt der Schritt des Bildens der aufeinander zulaufenden Abstandshalter nach Entfernen der ersten Isolationsschicht im zweiten Gate-Bereich.
Eine andere Variante besteht darin, die erste Isolationsschicht mittels der strukturierten zweiten Fotolackschicht im zweiten Gate-Bereich zu entfernen und anschließend die Abstandshalter zu bilden. Sofern der dazu verwendete Ätzprozess hinreichend gut kontrolliert werden kann, ist es möglich, auch dieses Verfahren mit hoher Reproduzierbarkeit anzuwenden.
Gemäß einer weiteren Ausführungsform der Erfindung wird die Metallschicht als selektive Ätzstoppschicht bei der Strukturierung der Zwischenschicht und der zweiten Isolationsschicht im zweiten Gate-Bereich herangezogen.
Das Öffnen des zweiten Gate-Bereichs oberhalb der Metallschicht erfolgt auf einfache Weise durch Verwendung eines Ätzvorgangs, der selektiv zur Metall- schicht ausgeführt werden kann.
Gemäß einer weiteren Ausführungsform der Erfindung wird die Metallschicht mittels der strukturierten zweiten Fotolackschicht oder mittels der strukturierten Zwischenschicht und zweiten Isolationsschicht im zweiten Gate-Bereich struk- turiert.
Sollte zur Öffnung des zweiten Gate-Bereichs die zweite Fotolackschicht bereits entfernt sein, kann alternativ auch eine Ätzung der Metallschicht mittels der strukturierten Zwischenschicht und der strukturierten zweiten Isolations- schicht als Ätz-Maske erfolgen. Dabei ist darauf zu achten, dass die Zwischenschicht nur so weit ausgedünnt werden kann, dass sie bei der Definition der Abstandshalter noch eine ausreichende Dicke besitzt, so dass sie ein geeignetes Emissionssignal liefern kann. Alternativ kann eine neue Zwischenschicht ganzflächig auf der ersten und zweiten Isolationsschicht vor der Abstandshal- terschicht aufgebracht werden und in selber geeigneter Form für die kontrollierte Überwachung der Ätzprozesse verwendet werden.
Gemäß einer weiteren Ausführungsform der Erfindung wird die Metallschicht im zweiten Gate-Bereich selektiv zur ersten Isolationsschicht geätzt. Das Entfernen der Metallschicht selektiv zur ersten Isolationsschicht ermöglicht es, den Kanalbereich unterhalb der später gebildeten Gate-Elektrode noch von der ersten Isolationsschicht bedeckt zu halten, so dass nun der Abstandshalter auf der ersten Isolationsschicht erfolgen kann.
Gemäß einer weiteren Ausführungsform der Erfindung wird die Zwischenschicht aus Silizium-Oxid gebildet. In der optischen Emissionsspektroskopie hinterlässt bei der anisotropen Ätzung das Freilegen der Oxidschicht eine Veränderung im Plasma, die mit hoher Genauigkeit detektiert werden kann. Dies führt zu einer zuverlässigen Endpunkterkennung beim Bilden der Abstandshalter. Dies gilt vor allem dann, wenn die erste Isolationsschicht, die zweite Isolationsschicht und die weitere Isolationsschicht zur Bildung der Abstandshalter aus Silizium-Nitrid gebildet.
Bei GaN-Transistoren verbleiben die Abstandshalter bzw. Isolationsschichten vorwiegend als Silizium-Nitrid-Schichten auch nach Bilden der Gate-Elektrode auf dem Transistor und sind somit auch für die Eigenschaften der Transistoren relevant. Die Herstellung insbesondere von Kurzkanal-GaN-Transistoren ist gemäß dieser Vorgehensweise skalierbar möglich, wobei die kleinste Strukturgröße von Belichtungsgeräten aufgrund der Bildung von Abstandshaltern im Bereich der Gate-Länge unterschritten werden kann. Gemäß einer weiteren Ausführungsform der Erfindung sind der erste Gate- Bereich und der zweite Gate-Bereich so angeordnet, dass die in Richtung zum Drain-Kontakt weisende erste Feldplatte mit einer Abmessung von typischerweise etwa 300 nm bis 500 nm gebildet wird. Die Dimensionierung der Feldplatten wird dabei so gewählt, dass sowohl Eingangskapazitäten als auch Kopplungen zur Gate-Elektrode berücksichtigt werden. Die gewählten Dimensionen bezüglich der lateralen Ausdehnung der Feldplatten werden dabei typischerweise mittels einer Simulation optimiert.
Gemäß einer weiteren Ausführungsform der Erfindung sind der erste Gate- Bereich und der zweite Gate-Bereich so angeordnet sind, dass die in Richtung zum Source-Kontakt weisende zweite Feldplatte mit einer minimalen Abmessung gebildet wird.
Experimente und Simulationen haben festgestellt, dass die minimale Abmessung der zweiten Feldplatte bei gleichzeitig fehlender elektrischer Kontaktie- rung für die gewünschten Verbesserungen des so hergestellten Transistors sorgt.
Gemäß einer weiteren Ausführungsform der Erfindung wird die erste Isolationsschicht mit einer Dicke von ungefähr 20 nm bis 50 nm gebildet.
Da die erste bzw. die zweite Feldplatte mit zunehmendem Abstand zum Sub- strat immer näher an eine Gate-Metallisierung der Gate-Elektrode ragen, wird die kapazitive Kopplung erhöht. Demnach würde mit steigender Höhe der Feldplatten über dem Substrat die Eingangskapazität zunehmen, wobei aufgrund der gewählten Dimensionen noch keine starke Erhöhung festgestellt wird. Nachfolgend werden Ausführungsbeispiele anhand der Zeichnung näher erläutert. Es zeigen: Fig. 1 A - 1 F in einer Querschnittansicht Schritte eines erfindungsgemäßen Verfahrens zur Herstellung eines Transistors in einer schemati- schen Darstellung, Fig. 2A -2D in einer Querschnittansicht Schritte einer ersten Fortsetzung des erfindungsgemäßen Verfahrens zur Herstellung eines Transistors in einer schematischen Darstellung, und
Fig. 3A -3D in einer Querschnittansicht Schritte einer zweiten Fortsetzung des erfindungsgemäßen Verfahrens zur Herstellung eines Transistors in einer schematischen Darstellung.
In den Figuren sind gleiche oder funktional gleichwirkende Bauteile mit den gleichen Bezugszeichen versehen.
Unter Bezugnahme auf Fig. 1 A bis Fig. 1 F wird nachfolgend ein erster Teil eines erfindungsgemäßen Verfahrens detailliert vorgestellt. Ausgangspunkt des Verfahrens ist ein Substrat SU, das auf fachübliche Weise ausgebildet sein kann. Typischerweise umfasst das Substrat SU ausgehend von einem Saphir- oder Silizium-Karbid-Basismaterial eine Kanalschicht, die als Gallium-Nitrid- Schicht ausgebildet ist. Innerhalb dieser Gallium-Nitrid-Schicht bildet sich ein zweidimensionales Elektronengas, wobei über der Gallium-Nitrid-Schicht noch eine Schottky-Barriere-Schicht angeordnet ist, die typischerweise aus Aluminium-Gallium-Nitrid bestehen kann. Darüber liegend kann eine weitere Gallium- Nitrid-Schicht ausgebildet sein. Die auf der Oberseite des Substrats SU angeordneten Schichten werden zusammenfassend als aktive Schichten AS in Fig. 1 A dargestellt. Da der Aufbau des Substrats bzw. die präzise Anordnung der aktiven Schichten AS nicht Gegenstand der vorliegenden Erfindung ist, wird auf eine detaillierte Beschreibung verzichtet. Desweiteren ist oberhalb des Substrats SU bereits ein Source-Kontakt SK und davon beabstandet ein Drain-Kontakt DK angeordnet. Zwischen dem Source- Kontakt SK und dem Drain-Kontakt DK ist eine erste Isolationsschicht IS1 an- geordnet, die zum Schutz der aktiven Schichten AS ausführungsabhängig schon vor der Bildung der Source-Kontakte SK und Drain-Kontakt DK abgeschieden wurde. Die in Fig. 1A beschriebene Ausführung stellt den Startpunkt für die weiteren Prozessschritte dar. Wie in Fig. 1 B gezeigt ist, wird nun eine erste Fotolackschicht FL1 aufgebracht, die anschließend in einem ersten Gate-Bereich GB1 mittels fotolithografischen Strukturierens freigelegt wird. Anschließend wird eine Metallschicht MS abgeschieden, die sowohl auf der Oberfläche der strukturierten ersten Fotolackschicht FL1 als auch im freigelegten ersten Gate-Bereich GB1 zu liegen kommt.
Anschließend erfolgt, wie in Fig. 1 C gezeigt ist, ein Lift-Off-Verfahren, so dass die erste Fotolackschicht FL1 sowie die auf der ersten Fotolackschicht FL1 liegenden Bestandteile der Metallschicht MS entfernt werden. Anschließend wird eine zweite Isolationsschicht IS2 sowie eine dünne Zwischenschicht ZS abgeschieden.
Die erste Isolationsschicht IS1 sowie die zweite Isolationsschicht IS2 werden dabei als Silizium-Nitrid-Schichten gebildet. Die Zwischenschicht ZS wird als Silizium-Oxid-Schicht gebildet.
Anschließend erfolgt das Aufbringen einer zweiten Fotolackschicht FL2, die in einem zweiten Gate-Bereich GB2, der innerhalb des ersten Gate-Bereichs GB1 angeordnet ist, durch fotolithografisches Strukturieren geöffnet wird. Der frei gelegte zweite Gate-Bereich GB2 kann nun als Ätzmaske für die Zwischenschicht ZS und die zweite Isolationsschicht IS2 herangezogen werden. Das Ätzen erfolgt dabei selektiv zur Metallschicht MS. Wie in Fig. 1 E gezeigt ist, kann anschließend die Metallschicht MS im zweiten Gate-Bereich GB2 selektiv zur ersten Isolationsschicht IS1 mittels eines Ätzprozesses entfernt werden. Dabei kann wiederum die strukturierte zweite Fotolackschicht FL2 als Ätzmaske herangezogen werden oder, falls diese bereits entfernt ist, eine Ätzung unter Verwendung der strukturierten Zwischenschicht ZS und der strukturierten zweiten Isolationsschicht IS2 als Ätzmaske vorgenommen werden. Dabei darf die Zwischenschicht ZS nicht vollständig aufgebraucht werden. Nachdem die Metallschicht MS im zweiten Gate-Bereich GB2 entfernt wurde, zerfällt die Metallschicht in eine erste Feldplatte FP1 , die in Richtung des Drain-Kontakts weist, und in eine zweite Feldplatte FP2, die in Richtung des Source-Kontakts SK weist. Demnach ist es möglich, durch Wahl die Lage von dem zweiten Gate-Bereich GB2 die erste Feldplatte FP1 und die zweite Feldplatte FP2 mit den gewünschten Dimensionen zu erzeugen. Folglich wurden nun zwei vergrabene Feldplatten geschaffen, die zwischen der ersten Isolationsschicht IS1 und der zweiten Isolationsschicht IS2 in gewünschter lateraler Ausdehnung gebildet sind.
Optional kann nun, wie in Fig. 1 F gezeigt ist, die erste Isolationsschicht IS1 im zweiten Gate-Bereich GB2 entfernt werden. Ausgehend von einer Prozessführung wie sie in Fig. 1 F dargestellt ist, erfolgen nun die weiteren Prozessschritte unter Bezugnahme auf die Fig. 2A bis 2D.
Dazu wird, wie in Fig. 2A gezeigt ist, zunächst die zweite Fotolackschicht FL2 entfernt. Anschließend wird eine weitere Isolationsschicht, die nachfolgend als dritte Isolationsschicht IS3 bezeichnet wird, durch konformes Abscheiden auf der Oberfläche gebildet. Die weitere Isolationsschicht IS3 wird in einem anisotropen Plasmaätzprozess anschließend entfernt, wie in Fig. 2C gezeigt ist. Dabei dient die Zwischenschicht ZS als Endpunktkontrolle, indem durch opti- sehe Emissionsspektroskopie das Anätzen der Zwischenschicht detektiert wird. Bei anisotropen Ätzverfahren verbleiben dabei die in Richtung des Substrats aufeinander zu laufenden Abstandshalter AH, die auf den aktiven Schichten AS gebildet sind, und seitlich von der ersten Isolationsschicht IS1 , der ersten bzw. zweiten Feldplatte FP1 und FP2 sowie der zweiten Isolationsschicht IS2 be- grenzt werden.
Wie in Fig. 2D gezeigt ist, kann anschließend eine Gate-Elektrode GE gebildet werden, wobei der Gate-Fuß GF zwischen den Abstandshaltern AH zu liegen kommt und der Gate-Kopf GK den Bereich oberhalb der ersten Feldplatte FP1 bzw. der zweiten Feldplatte FP2 überdeckt.
Eine weitere Variante ist unter Bezugnahme auf die Fig. 3A bis 3D gezeigt. Hierbei schließt sich die Prozessführung nicht an die bereits geöffnete erste Isolationsschicht IS1 im zweiten Gate-Bereich GB2 an sondern beginnt zu ei- nem Verfahrenszeitpunkt wie er in Fig. 1 E dargestellt war. Im nächsten Schritt erfolgt wiederum das Entfernen der zweiten Fotolithografieschicht.
Unter Bezugnahme auf Fig. 3B erfolgt anschließend das Bilden der dritten Isolationsschicht IS3. Anschließend wird wiederum die dritte Isolationsschicht IS3 zur Bildung der Abstandshalter AH entfernt, wobei wiederum die Zwischenschicht ZS als Ätzstopperkennung dient. Hier wird jedoch eine gewisse Verzögerungszeit eingestellt werden, um die erste Isolationsschicht IS1 im Bereich außerhalb der Abstandshalter AH ebenfalls zu entfernen, wie in Fig. 3C gezeigt ist. Anschließend erfolgt, wie in Fig. 3D gezeigt ist, das Bilden der Gate-Elektrode mit dem Gate-Fuß GF und dem Gate-Kopf GK. Die vorstehend und die in den Ansprüchen angegebenen sowie die den Abbildungen entnehmbaren Merkmale sind sowohl einzeln als auch in verschiedener Kombination vorteilhaft realisierbar. Die Erfindung ist nicht auf die beschriebenen Ausführungsbeispiele beschränkt, sondern im Rahmen fachmännischen Könnens in mancherlei Weise abwandelbar.

Claims

Ansprüche:
Verfahren zur Herstellung eines Transistors, insbesondere eines auf hoher Elektronenmobilität beruhenden Gallium-Nitrid-Transistors, bei dem folgende Schritte ausgeführt werden:
- Bereitstellen eines Substrats, das auf einem Trägermaterial mehrere aktive Schichten aufweist, oberhalb derer Kontaktbereiche für einen Drain-Kontakt und einen Source-Kontakt ausgebildet sind, wobei der Bereich zwischen dem Source-Kontakt und dem Drain-Kontakt mit einer ersten Isolationsschicht bedeckt ist,
- Bilden einer strukturierten Metallschicht in einem ersten Gate-Bereich mittels einer vorübergehend gebildeten strukturierten ersten Fotolackschicht,
- Abscheiden einer zweiten Isolationsschicht,
- Abscheiden einer Zwischenschicht,
- Strukturieren einer zweiten Fotolackschicht, um einen zweiten Gate- Bereich freizulegen, dessen laterale Ausdehnung kleiner als der des ersten Gate-Bereichs ist,
- Entfernen, der ersten Zwischenschicht, der zweiten Isolationsschicht und der Metallschicht im zweiten Gate-Bereich mittels der zweiten Fotolackschicht, so dass eine erste Feldplatte und eine zweite Feldplatte auf beiden Seiten des zweiten Gate-Bereichs gebildet werden,
- Entfernen der zweiten Fotolackschicht,
- Bilden von seitlichen, zur Substratoberfläche hin aufeinander zulaufenden Abstandshaltern im zweiten Gate-Bereich, und
- Bilden einer Gate-Elektrode nach teilweisem Entfernen der ersten Isolationsschicht mit einem Gate-Fuß zwischen den Abstandshaltern und einem die Metallschicht und die erste Isolationsschicht teilweise überdeckenden Gate-Kopf. Verfahren nach Anspruch 1 , bei dem der Schritt des Bildens der aufeinander zulaufenden Abstandshalter durch Abscheiden einer weiteren Isolationsschicht erfolgt, wobei die weitere Isolationsschicht unter Verwendung der Zwischenschicht zur Endpunkterkennung geätzt wird.
Verfahren nach Anspruch 1 oder 2, bei dem der Schritt des Bildens der aufeinander zulaufenden Abstandshalter vor Entfernen der ersten Isolationsschicht erfolgt.
Verfahren nach Anspruch 1 oder 2, bei dem der Schritt des Bildens der aufeinander zulaufenden Abstandshalter nach Entfernen der ersten Isolationsschicht im zweiten Gate-Bereich erfolgt.
Verfahren nach einem der Ansprüche 1 bis 4, bei dem die Metallschicht als selektive Ätzstoppschicht beim Entfernen der Zwischenschicht und der zweiten Isolationsschicht im zweiten Gate-Bereich herangezogen wird.
Verfahren nach Anspruch 5, bei dem die Metallschicht mittels der strukturierten zweiten Fotolackschicht oder mittels der strukturierten Zwischenschicht und zweiten Isolationsschicht im zweiten Gate-Bereich strukturiert wird.
Verfahren nach Anspruch 5 oder 6, bei dem die Metallschicht im zweiten Gate-Bereich selektiv zur ersten Isolationsschicht geätzt wird.
8. Verfahren nach einem der Ansprüche 1 bis 7, bei dem die Zwischenschicht aus Silizium-Oxid gebildet wird.
9. Verfahren nach einem der Ansprüche 1 bis 8, bei dem die erste Isolationsschicht, die zweite Isolationsschicht und die weitere Isolationsschicht aus Silizium-Nitrid gebildet werden.
10. Verfahren nach einem der Ansprüche 1 bis 9, bei dem der erste Gate- Bereich und der zweite Gate-Bereich so angeordnet sind, dass die in Richtung zum Drain-Kontakt weisende erste Feldplatte mit einer Abmessung von typischerweise etwa 300 nm bis 500 nm gebildet wird.
1 1 .Verfahren nach einem der Ansprüche 1 bis 10, bei dem der erste Gate- Bereich und der zweite Gate-Bereich so angeordnet sind, dass die in Richtung zum Source-Kontakt weisende zweite Feldplatte mit einer minimalen Abmessung gebildet wird.
12. Verfahren nach einem der Ansprüche 1 bis 1 1 , bei dem die erste Isolationsschicht mit einer Dicke von ungefähr 20 nm bis 50 nm gebildet wird.
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