DE102008020140A1 - MuGFET mit doppelter Maschenstruktur - Google Patents

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Abstract

Ein Feldeffekttransistor mit mehreren Gates ist aus einer sich überlappenden Maschenanordnung ausgebildet. Die Anordnung umfasst eine erste Schicht, welche ein Halbleitermaterial umfasst, welches in mindestens eine Finne, mindestens eine Source (703) und mindestens ein Drain (703') ausgebildet ist. Die erste Schicht umfasst einen Abschnitt einer ersten Maschenstruktur (701), welcher elektrisch von dem Rest der ersten Maschenstruktur (701) getrennt ist. In ähnlicher Weise ist eine zweite Schicht über der ersten Schicht ausgebildet und elektrisch von der ersten Schicht isoliert, wobei die zweite Schicht elektrisch leitfähig ist und ein Gate (704) für die mindestens eine Finne des Transistors umfasst. Die zweite Schicht umfasst einen Abschnitt einer zweiten Maschenstruktur (702), welche von der ersten Maschenstruktur (701) versetzt ist und die erste Maschenstruktur (701) überlappt, wobei die zweite Schicht des MuGFET-Bauelements elektrisch von dem Rest der zweiten Maschenstruktur (702) getrennt ist.

Description

  • Die Erfindung betrifft im Allgemeinen Halbleiterbauelemente und insbesondere eine doppelte Maschenanordnung zur Ausbildung von MuGFET-Bauelementen.
  • HINTERGRUND
  • Halbleiterbauelemente, wie z. B. Transistoren und integrierte Schaltungen, werden typischerweise auf einem Substrat eines Halbleitermaterials ausgebildet, wobei Prozesse, wie z. B. ein Ätzverfahren, eine Lithographie und eine Ionenimplantation, eingesetzt werden, um verschiedene Strukturen und Materialien auf dem Substrat auszubilden. Ein einziger Feldeffekttransistor (FET) kann zum Beispiel ein Dutzend oder mehr Schritte erfordern, damit ein dotierter Source- und Drain-Bereich, eine Isolationsschicht und ein Gate, welches durch den Isolationsbereich von dem Kanalbereich getrennt ist, ausgebildet werden.
  • Im Betrieb sind der dotierte Source- und der dotierte Drain-Bereich zu einer Schaltung gekoppelt, so dass ein Spannungssignal, welches an den Gate-Bereich angelegt wird, die Leitfähigkeit oder den Widerstand eines Kanalbereichs steuert, welcher physikalisch zwischen dem Source- und dem Drain-Bereich angeordnet ist. Die Leitfähigkeit des Kanalbereichs basiert auf einem elektrischen Feld, welches durch ein Potenzial erzeugt wird, das relativ zu den Spannungen, welche bei Source und bei Drain vorhanden sind, an das Gate angelegt wird. Feldeffekttransistoren werden aus diesem Grund bisweilen als spannungsgesteuerte Widerstände beschrieben und werden für Anwendungen, wie z. B. Verstärker, zur Signalverarbeitung und für Steuersysteme, eingesetzt.
  • Feldeffekttransistoren sind in digitalen logischen Schaltungen, wie z. B. in Computerprozessoren, Speichern und anderen digitalen Elektronikschaltungen, sehr verbreitet. Die Spannung, welche bei solchen Anwendungen an das Gate angelegt wird, soll typischerweise den FET entweder vollständig abschalten oder ihn vollständig durchschalten, so dass der FET eher wie ein Schalter als wie ein variabler Widerstand betrieben wird. Für solche Anwendungen sind die Schaltzeit, die Bauelementgröße, der Leckstrom und eine Vielzahl anderer Parameter derart entworfen, dass die erwünschte Bauelementgröße und die erwünschten Betriebseigenschaften innerhalb der Grenzen der verfügbaren Technologie bereitgestellt werden.
  • ZUSAMMENFASSUNG
  • Es ist daher die Aufgabe der vorliegenden Erfindung, verschiedene Parameter von Feldeffekttransistoren beim Entwurf derart zu steuern, dass Feldeffekttransistoren hergestellt werden, welche für verschiedene Anwendungen geeignet sind.
  • Erfindungsgemäß wird diese Aufgabe durch einen Feldeffekttransistor mit einer Finne nach Anspruch 1, durch eine Maschenanordnung für Feldeffekttransistoren mit einer Finne nach Anspruch 8 und durch ein Verfahren zur Ausbildung eines Feldeffekttransistors mit einer Finne nach Anspruch 15 gelöst. Die abhängigen Ansprüche definieren bevorzugte und vorteilhafte Ausführungsformen der vorliegenden Erfindung.
  • Im Rahmen der vorliegenden Erfindung wird ein Fin-FET (Feldeffekttransistor mit (mindestens) einer Finne) bereitgestellt. Dieser FinFET umfasst ein Substrat, eine erste Schicht und eine zweite Schicht. Die erste Schicht umfasst ein Halbleitermaterial, bildet mindestens eine Finne, mindestens eine Source und mindestens ein Drain aus und weist einen Abschnitt einer ersten Maschenstruktur auf, welcher elektrisch von dem Rest der ersten Maschenstruktur getrennt ist. Die zweite Schicht, welche leitfähig ist, ist über der ersten Schicht ausgebildet und ist elektrisch von der ersten Schicht isoliert. Darüber hinaus umfasst die zweite Schicht ein Gate für die mindestens eine Finne und einen Abschnitt einer zweiten Maschenstruktur, welcher elektrisch von dem Rest der zweiten Maschenstruktur getrennt ist. Die zweite Maschenstruktur ist dabei gegenüber der ersten Maschenstruktur versetzt und überlappt sich mit der ersten Maschenstruktur.
  • Im Rahmen der vorliegenden Erfindung wird auch eine Maschenanordnung für FinFETs bereitgestellt. Die Maschenanordnung umfasst ein Substrat, eine erste Maschenstruktur, eine zweite Maschenstruktur, eine Isolationsschicht und mehrere elektrische Kontakte. Dabei besteht die erste Maschenstruktur aus einem Halbleitermaterial und umfasst ein Gitter von sich überschneidenden Elementen. Die zweite Maschenstruktur, welche aus einem leitfähigen Material besteht, umfasst ebenfalls ein Gitter von sich überschneidenden Elementen. Dabei ist das Gitter der ersten Maschenstruktur gegenüber dem Gitter der zweiten Maschenstruktur versetzt und überlappt sich mit diesem. Die Isolationsschicht, welche die erste Maschenstruktur elektrisch von der zweiten Maschenstruktur trennt, ist zumindest auf einem Abschnitt der ersten oder der zweiten Maschenstruktur ausgebildet. Die Kontakte sind zumindest auf der ersten oder der zweiten Maschenstruktur an Schnittpunkten der sich überschneidenden Gitterelemente vorhanden.
  • Im Rahmen der vorliegenden Erfindung wird schließlich ein Verfahren zur Ausbildung eines FinFETs ausgehend von einer Maschenanordnung bereitgestellt. Dieses Verfahren umfasst ein Ausbilden einer ersten Maschenstruktur, ein Ausbilden einer Isolationsschicht, ein Ausbilden einer zweiten Maschenstruktur, ein Ausbilden von mehreren elektrischen Kontakten und ein elektrisches Isolieren eines FinFETs-Abschnitt der ersten und der zweiten Maschenstruktur von dem Rest der ersten und der zweiten Maschenstruktur, so dass der FinFET-Abschnitt ein FinFET-Bauelement ausbildet. Dabei ist die erste Maschenstruktur auf einem Substrat aus einem Halbleitermaterial ausgebildet und umfasst ein sich überschneidendes Gitter von Elementen. Die Isolationsschicht wird zumindest auf einem Abschnitt der ersten Maschenstruktur ausgebildet, um die erste Maschenstruktur von der zweiten Maschenstruktur zu isolieren. Die zweite Maschenstruktur umfasst ebenfalls ein sich überschneidendes Gitter von Elementen und ist aus einem leitfähigen Material ausgebildet. Dabei überlappt die zweite Maschenstruktur die erste Maschenstruktur und ist gegenüber dieser versetzt. Die elektrischen Kontakte werden zumindest auf der ersten oder auf der zweiten Maschenstruktur an Schnittpunkten der sich überschneidenden Elemente ausgebildet.
  • Durch die hier beschriebene Erfindung können FinFETs mittels sehr dichter und gleichmäßiger sich überlappender Maschenstrukturen ausgebildet werden. Indem die Breite der Maschenstrukturelemente und der Abstand von Element zu Element entsprechend gewählt wird, kann für erwünschte Finnenabmessungen (z. B. die Breite der Finne) und für einen erwünschten Abstand zwischen Source und Drain gesorgt werden.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 stellt einen typischen Feldeffekttransistor vom n-Leitungstyp nach dem Stand der Technik dar.
  • 2 stellt einen Feldeffekttransistor mit mehreren Gates, welcher einen finnenartigen Kanalbereich aufweist, nach dem Stand der Technik dar.
  • 3 stellt gemäß einer erfindungsgemäßen Ausführungsform eine Anzahl von elektrischen Kontakten dar, welche ausgebildet sind, um eine elektrische Verbindung zu einer Source und zu einem Drain für einen MuGFET mit fünf Finnen bereitzustellen.
  • 4 stellt gemäß einer erfindungsgemäßen Ausführungsform eine verbesserte Finnen-MuGFET-Struktur dar, wobei doppelte Maschenstrukturen eingesetzt werden.
  • 5A stellt gemäß einer erfindungsgemäßen Ausführungsform die Doppelmaschenstruktur der 4 dar, welche mit Kontakten versehen sind.
  • 5B stellt eine Detaildarstellung eines theoretischen Knotenpunkts von Maschenstrukturelementen mit einem darauf ausgebildeten Kontakt gemäß einer erfindungsgemäßen Ausführungsform dar.
  • 5C stellt eine Detaildarstellung eines in der Praxis vorkommenden Knotenpunkts von Maschenelementen mit einem darauf ausgebildeten Kontakt gemäß einer erfindungsgemäßen Ausführungsform dar.
  • 6 stellt eine Verwendung von runden Abdecklöchern zur Ausbildung von einer Maschenstruktur dar, was gemäß einer erfindungsgemäßen Ausführungsform zu Knotenpunkten führt, welche relativ große Kontakt-Pads ausbilden.
  • 7 stellt gemäß einer erfindungsgemäßen Ausführungsform einen Feldeffekttransistor mit mehreren Gates (MuGFET) dar, welcher fünf Finnen aufweist und aus einer sich überlappenden Maschenanordnung ausgebildet ist.
  • 8 ist ein Ablaufdiagramm, welches ein beispielhaftes Verfahren zur Ausbildung eines MuGFET-Bauelements gemäß einer erfindungsgemäßen Ausführungsform darstellt.
  • DETAILLIERTE BESCHREIBUNG
  • Bei der folgenden Beschreibung von erfindungsgemäßen Ausführungsformen wird Bezug auf die beigefügten Zeichnungen genommen.
  • Gemäß einer erfindungsgemäßen Ausführungsform wird ein Feldeffekttransistor mit mehreren Gates (MuGFET) bereitgestellt, welcher durch eine sich überlappende Maschenanordnung ausgebildet wird. Die Anordnung umfasst eine erste Schicht, welche ein Halbleitermaterial umfasst, welches in mindestens eine Finne, in mindestens eine Source und in mindestens einen Drain ausgebildet ist. Die erste Schicht umfasst einen Abschnitt einer ersten Maschenstruktur, welche elektrisch von dem Rest der ersten Maschenstruktur getrennt ist. In ähnlicher Weise ist über der ersten Schicht eine zweite Schicht ausgebildet und elektrisch von der ersten Schicht isoliert, wobei die zweite Schicht elektrisch leitfähig ist und ein Gate für die mindestens eine Finne des Transistors umfasst. Die zweite Schicht umfasst einen Abschnitt einer zweiten Maschenstruktur, welche von der ersten Maschenstruktur versetzt ist und die erste Maschenstruktur überlappt, wobei die zweite Schicht des MuGFET-Bauelements elektrisch von dem Rest der zweiten Maschenstruktur getrennt ist.
  • 1 stellt einen typischen Feldeffekttransistor vom n-Leitungstyp nach dem Stand der Technik dar. Ein Halbleitersubstrat weist einen Bereich vom p-Leitungstyp, wie z. B. ein mit Bor dotiertes Siliziumssubstrat, auf, wie es bei 101 dargestellt ist. Zwei Halbleiterbereiche vom n-Leitungstyp sind bei 102 und 103, z. B. durch eine Ionenimplantation eines Dotierstoffs, wie z. B. Phosphor, ausgebildet. Diese zwei Bereiche sind als Source und Drain bekannt, da ein Bereich als Source oder Quelle von Ladungsträgern dient, welche über den Kanalbereich geleitet werden, während der andere die hinübergeleiteten Ladungsträger ableitet. Eine Isolationsschicht, wie z. B. ein Halbleiteroxid, ist bei 104 ausgebildet, und trennt den Kanalbereich des Substrats vom p-Leitungstyp, welcher zwischen Source 102 und Drain 103 angeordnet ist, von einem Metall-Gate 105. Das Gate ist daher elektrisch gegenüber Source, Drain und dem Kanalbereich des Substrats isoliert und beeinflusst die Leitung über den Kanalbereich zwischen Source und Drain durch ein elektrisches Feld, welches als Ergebnis eines Anlegens einer Spannung an das Gate 105 erzeugt ist.
  • Wenn keine Spannung an das Gate angelegt wird, leitet der Kanalbereich des Substrats nicht, und es fließt im Wesentlichen kein Strom zwischen Source 102 und Drain 103. Auch wenn eine zunehmend hohe Spannung über Source 102 und Drain 103 angelegt wird, kann ein Leckstrom nur in einem kleinen Umfang über den Kanalbereich fließen bis eine extrem große Spannung, welche als die Durchbruchspannung bekannt ist, über Source und Drain angelegt ist, was den Transistor zerstört. Wenn ein Potenzial an das Gate angelegt wird und die Source-Drain-Spannung klein ist, arbeitet der Kanalbereich wie ein Widerstand, welcher seinen Widerstandswert mit der angelegten Spannung verändert, wodurch ermöglicht wird, dass der FET im Wesentlichen wie ein spannungsgesteuerter Widerstand arbeitet. Wenn größere Spannungen über Source und Drain angelegt werden oder wenn die Gate-Spannung relativ nah an der Source- oder Drain-Spannung liegt, schaltet der FET meist vollständig durch oder ab, so dass er eher wie ein Schalter als wie ein Widerstand arbeitet, wie dies bei digitalen Elektronikanwendungen üblich ist.
  • 2 stellt einen Feldeffekttransistor mit einem finnenartigen bzw. rippenartigen Kanalbereich nach dem Stand der Technik dar. Der FET der 2 wird manchmal als ein FinFET bezeichnet, da die Kanalstruktur einer Finne bzw. einer Rippe ähnelt. Das Bauelement der 2 ist ein FET mit mehreren Gates oder ein MuGFET, da Gate-Bereiche auf drei Seiten der Finnenstruktur ausgebildet sind.
  • Der MuGFET der 2 ist auf einem Substrat 201, wie z. B. einem dotierten oder undotierten Siliciumsubstrat oder einem Isolator, ausgebildet. Ein Source-Bereich 202 und ein Drain-Bereich 203 des Transistors sind aus einem dotierten Halbleitermaterial, wie z. B. einem Silicium vom n-Leitungstyp, welches mit Phosphor dotiert ist, ausgebildet, während der verdeckte Kanalbereich unterhalb des Gate-Oxids 204 und des Gates 205 aus Silicium vom p-Leitungstyp, dotiert mit Bor, besteht. Der Kanalbereich ist mit einem Isolationsmaterial, wie z. B. Siliciumoxid, abgedeckt, wie es bei 204 dargestellt ist, wobei der Kanalbereich von dem Gate 205 getrennt ist. Die Gate-Struktur windet sich um drei Seiten der rippenförmigen bzw. finnenförmigen Struktur, welche den Kanal umfasst, wobei ein Feldeffekttransistor ausgebildet wird, welcher mehr wie eine Rippe bzw. eine Finne aussieht als die flache FET-Struktur der 1.
  • Der FET selbst arbeitet genauso wie der FET der 1 außer, dass das Gate 205 Abschnitte aufweist, welche parallel und dicht an drei unterschiedlichen Kanalbereichen des dotierten Siliciummaterials unterhalb des isolierenden Gate-Oxidmaterials 204 liegen. Die Finne arbeitet daher effektiv, da sie drei getrennte Kanalbereiche aufweist, wobei jeder durch dasselbe Gate 205 gesteuert wird. Die sich ergebende FET-Struktur weist daher einen relativ großen Kanalbereich für die physikalische Größe des FETs auf, was bedeutet, dass mehr Transistoren auf dieselbe Fläche gepackt werden können, welche einen größeren Strom befördern, als es bei herkömmlichen Verfahren, wie z. B. dem in 1 dargestellten, möglich ist.
  • Aber eine Effizienz, welche durch sehr kleine Größen für Transistorbauelemente erzielt wird, kann durch die Erfordernis eingeschränkt werden, eine elektrische Verbindung zu Source, Gate und Drain bereitzustellen und kann darüber hinaus durch die Schwierigkeit eingeschränkt werden, sehr kleine Merkmale unter Verwendung eines modernen Lithographie-Equipments auszubilden. Bei einem typischen MuGFET, wie er in 2 dargestellt ist, sind Source 202 und Drain 203 mit Kontaktflächen gekoppelt, welche groß genug sind, so dass Metallkontakte, wie z. B. demjenigen, welcher mit 206 gekennzeichnet ist, ausgebildet werden können. Das Material der Finne, welches den Source- und den Drain-Bereich ausbildet, muss daher in einem gewissen Abstand von dem Gate-Bereich des MuGFETs vergrößert werden, um eine geeignete Fläche für einen Landing Pad (für eine Anschlussfläche) für die mit 206 gekennzeichneten und auszubildenden Kontakte bereitzustellen.
  • Ein detailreicheres Beispiel eines MuGFETs mit mehreren Finnen ist in 3 dargestellt, wobei eine Anzahl von elektrischen Kontakten dargestellt ist, welche ausgebildet sind, um elektrische Verbindungen von Source und Drain für einen MuGFET mit fünf Finnen bereitzustellen. Bei diesem Beispiel erstreckt sich das Gate, welches mit 301 gekennzeichnet ist, über fünf Finnen 302, wobei jede Finne parallel zu den anderen Finnen und senkrecht zu der Ausbreitungsrichtung des Gates angeordnet ist. Die Finnen 302 befinden sich mit einem Siliciumbereich in Kontakt, welcher eine Gruppe von fünf Source-Kontakten aufweist, wie es mit 303 gekennzeichnet ist, was sowohl für die Source-Seite als auch für die Drain-Seite der Finnen gilt. Obwohl die tatsächliche Geometrie bzw. Anordnung der Finnen des MuGFETs der 3 relativ klein ist, ist die Geometrie bzw. Anordnung eines Kontakts der in 3 dargestellten Struktur relativ groß, was den Vorteil hinsichtlich der Größe, welcher durch einen Einsatz einer FinFET- oder MuGFET-Konfiguration erzielt wird, einschränkt.
  • Gemäß einer erfindungsgemäßen Ausführungsform wird versucht, eine verbesserte MuGFET-Struktur mit mehreren Finnen unter Verwendung einer doppelten Maschenstruktur bereitzustellen, wie es in 4 dargestellt ist. Die doppelte Maschenstruktur wird derart ausgebildet, dass eine erste Maschenstruktur 401 aus einer Reihe von senkrechten und parallelen Silicium-Finnen, wie z. B. aus p-dotiertem Silicium oder undotiertem Silicium, ausgebildet und mit einer Oxidschicht abgedeckt wird. Die Oxidschicht wird entweder selektiv auf die erste Maschenstruktur 401 aufgebracht oder selektiv von dieser entfernt, so dass einige Abschnitte der Maschenstruktur vom p-Leitungstyp mit dem Oxid überdeckt verbleiben und als der Kanalbereich einer MuGFET-Struktur eingesetzt werden können und andere Bereiche der ersten Maschenstruktur nicht durch das Oxid abgedeckt sind und mit einer Dotiersubstanz vom n-Leitungstyp dotiert werden, um die Source- und Drain-Bereiche derselben MuGFET-Strukturen auszubilden.
  • Eine zweite Maschenstruktur 402 wird dann über der ersten Maschenstruktur und der Oxidschicht ausgebildet, welche von der ersten Maschenstruktur versetzt ist, wie es in 4 dargestellt ist. Die zweite Maschenstruktur wird über vom Oxid abgedeckten Abschnitten der ersten Maschenstruktur ausgebildet, so dass die erste und die zweite Maschenstruktur elektrisch voneinander isoliert sind. Die zweite Maschenstruktur dient als das Gate für eine oder für mehrere Finnen der MuGFET-Anordnung und besteht bei verschiedenen Ausführungsformen aus Polysilicium, Metall oder einem anderen im Wesentlichen leitfähigen Material. Dabei sind zumindest Abschnitte der zweiten Maschenstruktur 402 selbstausrichtend zumindest gegenüber Abschnitten der ersten Maschenstruktur 401 ausgebildet.
  • Die doppelte Maschenstruktur der 4 wird dann mit Kontakten versehen, wie es in 5 dargestellt ist. Dabei sind die Kontakte an jedem Knotenpunkt bzw. Schnittpunkt der verschiedenen Elemente der Maschenstruktur ausgebildet, aber bei anderen Ausführungsformen sind sie selektiv an ausgewählten Knotenpunkten von verschiedenen Maschenstrukturelementen ausgebildet. Obwohl ein Knotenpunkt, welcher durch aufeinander senkrecht stehende Maschenstruktursegmente der zwei Maschenstrukturen gebildet wird, theoretisch eine quadratische Form aufweist, wie es in 5B dargestellt ist, ergeben sich in der Praxis aufgrund der Grenzen der Lithographie-Technologie oder aufgrund einer Verwendung von nicht quadratförmigen Maskenelementen größere Flächen für die Knotenpunkte, wie es in 5C dargestellt ist.
  • Ein Beispiel eines Einsatzes von runden "Löchern" im Fotolack, um die Maschenstruktur auszubilden, führt zu Knotenpunkten, welche relativ große Kontaktflächen ausbilden, wie es in 6 dargestellt ist. Bei diesem Beispiel sind die Knotenpunkte der aufeinander senkrecht stehenden Maschenstrukturelemente gewissermaßen gerundet und nicht quadratförmig, was zu einer relativ großen Schnittfläche führt. Dies stellt eine große Fläche für einen auszubildenden Kontakt bereit, während die Finnenstruktur relativ begrenzt bleibt, was zu einer MuGFET-Struktur führt, welche sowohl die erwünschte kleine Bauelementgesamtgröße als auch eine große Kontaktfläche aufweist.
  • Entweder bevor oder nachdem die Kontakte ausgebildet werden, werden verschiedene Teile der Maschenstruktur unterbrochen, wodurch bestimmte Maschenstruktursegmente isoliert werden. Dies wird beispielsweise durch den Einsatz einer "Trim-Maske" erreicht, welche bei einer standardisierten Maschenstrukturkonfiguration eingesetzt werden kann, um eine erwünschte Anordnung von MuGFET-Bauelementen auszubilden. Der isolierte Maschenstrukturabschnitt bildet bei dem in 7 dargestellten Beispiel einen MuGFET mit fünf Finnen, welcher zu dem in 3 dargestellten Ähnlichkeit, aber eine verbesserte Geometrie aufweist. Darüber hinaus existiert die Möglichkeit, andere MuGFET-Bauelemente auszubilden, wobei andere Maschenstruktursegmente, welche denjenigen bei dem Bauelement der 7 sehr ähnlich sind, verwendet werden.
  • 7 stellt eine erste Maschenstruktur aus dotiertem Silicium 701 und eine versetzte, überlappende zweite Maschenstruktur aus einem Leiter, wie z. B. Metall oder Polysilicium, was mit 702 gekennzeichnet ist, dar. Die zweite Maschenstruktur ist elektrisch von der ersten Maschenstruktur isoliert, indem, bevor die zweite Maschenstruktur ausgebildet wird, z. B. eine dünne Schicht aus Silicium auf der Oberfläche der ersten Maschenstruktur oxidiert wird oder indem ein Isolator, wie z. B. Siliciumoxid, auf zumindest die Abschnitte der ersten Maschenstruktur aufgebracht wird, welche sich mit der zweiten Maschestruktur überlappen.
  • Die erste Maschenstruktur 701 weist fünf Kontaktflächen 703', welche an Verbindungspunkten von Elementen der Maschenstruktur in einer Reihe ausgebildet sind und Drain-Verbindungen ausbilden, und fünf Kontaktflächen 703, welche an Verbindungspunkten einer benachbarten Reihe ausgebildet sind und Source-Verbindungen ausbilden, auf. Wenn beispielsweise die erste Maschenstruktur vor einer Ausbildung der zweiten Maschenstruktur oxidiert wird oder wenn beispielsweise ein Oxid über die gesamte erste Maschenstruktur aufgebracht wird, wird das Oxid über den Kontaktbereichen der ersten Maschenstruktur entfernt, so dass eine elektrische Verbindung zu dem darunter liegenden Silicium hergestellt werden kann. Die zweite Maschenstruktur 702 weist in ähnlicher Weise eine Kontaktfläche 704 auf, welche darauf ausgebildet ist und als eine Gate-Verbindung eingesetzt wird.
  • Um das MuGFET-Bauelement mit fünf Finnen von den überlappenden, versetzten Maschenstrukturen, welche in 7 dargestellt sind, auszubilden, werden Verbindungen von dem Bauelementabschnitt der Maschenstruktur zu anderen Teilen der Maschenstruktur unterbrochen, indem z. B. eine Ätz- oder eine Trim-Maske eingesetzt wird oder indem andere Mittel zur Unterbrechung der Maschenstruktur, wie z. B. eine Laser-Ablation, eingesetzt werden. Verschiedene Ablationspunkte sind mit Kreisen in 7 markiert, wobei Punkte, an welchen die erste Maschenstruktur, welche Source, Drain und Kanal/Finnenabschnitte des MuGFETs ausbildet, von dem Rest der ersten Maschenstruktur getrennt ist, wie auch die Punkte, an welchen der Abschnitt der zweiten Maschenstruktur, welche das Gate des MuGFET-Bauelements ausbildet, von dem Rest der zweiten Maschenstruktur getrennt ist, dargestellt sind.
  • Jeder Knotenpunkt 706 der ersten und der zweiten Maschenstrukturschicht, welcher ein Teil des Bauelements ist, welches durch die Ablation oder Abtrennung von dem Rest der Maschenstruktur isoliert ist, umfasst einen MuGFET, welcher einen Source-, Drain- und Kanalbereich, welche durch die erste Maschenstruktur ausgebildet sind, und ein elektrisch isoliertes Gate, welches durch die zweite Maschenstruktur ausgebildet ist, aufweist. Dieses Verfahren ermöglicht ein Ausbilden von relativ dichten MuGFET-Bauelementen wie auch eine relativ einfache Anpassung der Konfiguration der FET-Bauelemente und der Anzahl der Finnen für jedes Bauelement unter Verwendung einer standardisierten Maske oder unter Verwendung standardisierter Ablationsmuster, welche auf die standardisierte Maschenkonfiguration aufgebracht werden.
  • 8 ist ein Ablaufdiagramm, welches ein beispielhaftes Verfahren zur Ausbildung eines MuGFET-Bauelements darstellt, das mit einer erfindungsgemäßen Ausführungsform übereinstimmt. Bei 801 wird eine erste Maschenstruktur ausgebildet, welche bei bestimmten erfindungsgemäßen Ausführungsformen mit einem Material vom p-Leitungstyp, wie z. B. Bor, dotiert wird. Dieses Material wird dann bei zumindest einigen ausgewählten Bereichen bei 802 mit einer Isolationsschicht, wie z. B. einer Oxidschicht, abgedeckt. Die Oxidschicht wird beispielsweise bei denjenigen Abschnitten der Gitterelemente ausgebildet, welche sich zwischen Elementknotenpunkten befinden, wo die überlappende leitfähige Maschenstruktur über der ersten Maschenstruktur liegt. Bei einer anderen Ausführungsform wird das Silicium, welches die erste Maschenstruktur ausbildet, bei denjenigen Abschnitten, welche nicht maskiert sind, oxidiert, wobei eine Oxidschicht auf denselben Abschnitten der ersten Maschenstruktur ausgebildet wird.
  • Bei 803 wird dann eine zweite Maschenstruktur über der ersten Maschenstruktur mit ähnlichen Abständen aber versetzt gegenüber der ersten Maschenstruktur ausgebildet, wie es in den vorherigen Figuren, z. B. 7, dargestellt ist. Die zweite Maschenstruktur ist aus einem leitfähigen Material ausgebildet und ist elektrisch durch die bei 802 ausgebildete Oxidschicht von der ersten Maschenstruktur isoliert. Die isolierende Oxidschicht wird dann bei 804 von denjenigen Abschnitten der ersten Maschenstruktur entfernt, welche nicht durch die zweite Maschenstruktur abgedeckt sind.
  • Die freiliegenden Abschnitte der ersten Maschenstruktur, welche nicht durch die Oxidschicht oder durch die zweite Maschenstruktur abgedeckt sind, werden dann mit einer Dotiersubstanz vom n-Leitungstyp dotiert, wodurch dotierte Bereiche der ersten Maschenstruktur ausgebildet werden, welche die Source- und Drain-Bereiche der ausgebildeten MuGFET-Transistorbauelemente werden. Diese Abschnitte können gemäß anderen Ausführungsformen auch zu anderen Zeitpunkten, mit anderen Dotiersubstanzen und mittels anderer ausgewählter Verfahren dotiert werden.
  • Bei 805 werden dann Kontakte an den Knotenpunkten der verschiedenen Maschenstrukturen ausgebildet, was eine Ausbildung von elektrischen Kontakten an den Knotenpunkten von Maschenelementen der ersten Maschenstruktur für Source- und Drain-Verbindungen von elektrischen Bauelementen einschließt. In ähnlicher Weise werden elektrische Kontakte an Knotenpunkten der zweiten Maschenstrukturschicht ausgebildet, welche als Gate-Verbindungen für die Transistorbauelemente einzusetzen sind. Bei alternativen Ausführungsformen werden die Kontakte selektiv auf bestimmten Gitterknotenpunkten zum selben Zeitpunkt oder zu anderen Zeitpunkten abhängig von der Konfiguration des Transistorbauelements, welches schließlich durch die überlappenden Maschenstrukturen ausgebildet wird, ausgebildet.
  • Die Abschnitte der ersten und der zweiten Maschenstruktur, welche denjenigen Teil der Maschenstruktur, welcher als ein MuGFET-Bauelement einzusetzen ist, mit dem Rest der Maschenstrukturen verbinden, werden dann bei 806 abgetragen bzw. ablatiert oder unterbrochen, so dass bei 806 verschiedene leitfähige Elemente des Transistors elektrisch von dem Rest der Maschenstruktur isoliert werden. Die Abschnitte der ersten Maschenstruktur, welche verwendet werden, um die Finnen, die Source-Kontakte und die Drain-Kontakte auszubilden, werden von dem Rest der Maschenstruktur isoliert, und die Abschnitte der zweiten Maschenstruktur, welche verwendet werden, um den Gate-Kontakt und die Gate-Leiter auszubilden, welche über den Oxidschichten der Transistorfinnen ausgebildet sind, werden von dem Rest der zweiten Maschenstruktur isoliert. Auf diese Weise kann eine einzige überlappende versetzte Maschenstrukturanordnung eingesetzt werden, um eine Vielzahl von Transistorbauelementen von derselben Maschenstrukturanordnung auszubilden, wodurch komplexe elektrische Schaltungen oder große Transistoranordnungen ausgebildet werden. Eine Vielzahl von anderen Ausrichtungen und Konfigurationen der Maschenstrukturen sind möglich, was senkrechte und einen Winkel ausbildende Maschenstrukturen, Maschenstrukturen mit verschiedenen Größen und Maschenstrukturen mit verschiedenen Zusammensetzungen oder Materialien einschließt, welche alle zum Umfang der verschiedenen erfindungsgemäßen Ausführungsformen gehören.
  • Das Verfahren zur Ausbildung von Bauelementen durch überlappende Maschenstrukturen, welches hier dargestellt wird, stellt eine sehr dichte und gleichmäßige Struktur bereit, wobei die Breite der Maschenstrukturelemente und der Abstand von Element zu Element derart ausgewählt werden können, dass die erwünschte Finnenabmessung und der erwünschte Abstand zwischen Source und Drain bereitgestellt werden kann.
  • Es sei darauf hingewiesen, dass die oben ausgeführten Ausführungsformen nur beispielhaft zu verstehen sind.

Claims (20)

  1. Feldeffekttransistor mit einer Finne, umfassend: ein Substrat; eine erste Schicht, welche ein Halbleitermaterial umfasst, welches als mindestens eine Finne, mindestens eine Source (703) und mindestens ein Drain (703') ausgebildet ist, wobei die erste Schicht einen Abschnitt einer ersten Maschenstruktur (401; 701) umfasst, welcher elektrisch von dem Rest der ersten Maschenstruktur (401; 701) getrennt ist; und eine zweite Schicht, welche über der ersten Schicht ausgebildet ist und elektrisch von der ersten Schicht isoliert ist, wobei die zweite Schicht elektrisch leitfähig ist und ein Gate (704) für die mindestens eine Finne des Transistors umfasst, wobei die zweite Schicht einen Abschnitt einer zweiten Maschenstruktur (402; 702), welche von der ersten Maschenstruktur (401; 701) versetzt ist und die erste Maschenstruktur (401; 701) überlappt, umfasst, wobei die zweite Schicht elektrisch von dem Rest der zweiten Maschenstruktur (402; 702) getrennt ist.
  2. Feldeffekttransistor mit einer Finne nach Anspruch 1, dadurch gekennzeichnet, dass der Transistor mehrere Finnen umfasst, wobei jede der mehreren Finnen einen Kanal des Transistors umfasst und wobei jede der mehreren Finnen einen Teil der ersten Schicht umfasst, und dass die zweite Schicht darüber hinaus ein Gate (704) für jede der mehreren Finnen umfasst.
  3. Feldeffekttransistor mit einer Finne nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die erste Maschenstruktur (401; 701) und die zweite Maschenstruktur (402; 702) mehrere elektrisch getrennte Feldeffekttransistoren mit mindestens einer Finne umfassen.
  4. Feldeffekttransistor mit einer Finne nach einem der Ansprüche 1–3, dadurch gekennzeichnet, das mindestens die erste Maschenstruktur (401; 701) oder die zweite Maschenstruktur (402; 702) ein sich überschneidendes Gitter von Elementen umfasst, und dass eine Kontaktfläche (703; 703'; 704) auf mindestens einem Schnittpunkt der Gitterelemente ausgebildet ist.
  5. Feldeffekttransistor mit einer Finne nach einem der Ansprüche 1–4, dadurch gekennzeichnet, dass ein Kanalabschnitt der ersten Schicht mit einer ersten Dotiersubstanz dotiert ist, und dass die mindestens eine Source und der mindestens eine Drain der ersten Schicht mit einer zweiten Dotiersubstanz dotiert sind.
  6. Feldeffekttransistor mit einer Finne nach einem der Ansprüche 1–5, dadurch gekennzeichnet, das mindestens die erste Maschenstruktur (401; 701) oder die zweite Maschenstruktur (402; 702) mittels einer Anordnung von Abdeckpunkten ausgebildet ist.
  7. Feldeffekttransistor mit einer Finne nach einem der Ansprüche 1–6, dadurch gekennzeichnet, dass die erste Maschenstruktur (401; 701) und die zweite Maschenstruktur (402; 702) zumindest teilweise selbstausrichtend sind.
  8. Maschenanordnung für Feldeffekttransistoren mit einer Finne, umfassend: ein Substrat; eine erste Maschenstruktur (401; 701), welche ein Gitter von sich überschneidenden Elementen umfasst, wobei die erste Maschenstruktur (401; 701) ein Halbleitermaterial umfasst; eine zweite Maschenstruktur (402; 702), welche ein Gitter von sich überschneidenden Elementen umfasst, welche von der ersten Maschenstruktur (410; 701) versetzt ist und welche die erste Maschenstruktur (401; 701) überlappt, wobei die zweite Maschenstruktur (402; 702) ein leitfähiges Material umfasst; eine Isolationsschicht, welche auf mindestens einem Abschnitt von mindestens der ersten Maschenstruktur (401; 701) oder der zweiten Maschenstruktur (402; 702) ausgebildet ist, wobei die Isolationsschicht elektrisch die erste Maschenstruktur (401; 701) von der zweiten Maschenstruktur (402; 702) trennt; und mehrere elektrische Kontakte (703, 703', 704), wobei die Kontakte (703, 703', 704) auf mindestens der ersten Maschenstruktur (401; 701) oder der zweiten Maschenstruktur (402; 702) an Schnittpunkten (706) der sich überschneidenden Gitterelemente ausgebildet sind.
  9. Maschenanordnung für Feldeffekttransistoren mit einer Finne nach Anspruch 8, dadurch gekennzeichnet, dass die Isolationsschicht eine Siliciumoxidschicht umfasst.
  10. Maschenanordnung für Feldeffekttransistoren mit einer Finne nach Anspruch 8 oder 9, dadurch gekennzeichnet, das mindestens ein Schnittpunkt (703; 703'; 704) zwischen der ersten Maschenstruktur (401; 701) und der zweiten Maschenstruktur (402; 702) einen FinFET ausbildet.
  11. Maschenanordnung für Feldeffekttransistoren mit einer Finne nach einem der Ansprüche 8–10, dadurch gekennzeichnet, dass ein erster Abschnitt der ersten Maschenstruktur (401; 701) mit einer ersten Dotiersubstanz dotiert ist, um einen Kanalbereich auszubilden, und dass ein zweiter und ein dritter Abschnitt der zweiten Maschenstruktur (402; 702) mit einer zweiten Dotiersubstanz ausgebildet ist, um einen Source-Bereich (703) und einen Drain-Bereich (703') auszubilden.
  12. Maschenanordnung für Feldeffekttransistoren mit einer Finne nach einem der Ansprüche 8–11, dadurch gekennzeichnet, dass eine Kontaktfläche (703; 703'; 704) auf mindestens einem Schnittpunkt der Elemente des Gitters der ersten Maschenstruktur (401; 701) oder der Elemente des Gitters der zweiten Maschenstruktur (402; 702) ausgebildet ist.
  13. Maschenanordnung für Feldeffekttransistoren mit einer Finne nach einem der Ansprüche 8–11, dadurch gekennzeichnet, dass ein Abschnitt der ersten Maschenstruktur (401; 701) und der zweiten Maschenstruktur (401; 701) von dem Rest der ersten Maschenstruktur (401; 701) und der zweiten Maschenstruktur (402; 702) getrennt ist, um ein elektrisch isoliertes FinFET-Bauelement auszubilden.
  14. Maschenanordnung für Feldeffekttransistoren mit einer Finne nach Anspruch 13, dadurch gekennzeichnet, dass der abgetrennte Abschnitt abgetrennt ist, indem ein Abschnitt der ersten Maschenstruktur (401; 701) und der zweiten Maschenstruktur (402; 702) ablatiert ist.
  15. Verfahren zur Ausbildung eines Feldeffekttransistors mit einer Finne ausgehend von einer Maschenanordnung, umfassend: Ausbilden einer ersten Maschenstruktur (401; 701), welche ein sich überschneidendes Gitter von Elementen umfasst, welche aus einem Halbleitermaterial auf einem Substrat ausgebildet werden; Ausbilden einer Isolationsschicht auf zumindest einem Abschnitt der ersten Maschenstruktur (401; 701), um die erste Maschenstruktur (401; 701) von einer zweiten Maschenstruktur (402; 702) zu isolieren; Ausbilden der zweiten Maschenstruktur (402; 702), welche ein sich überschneidendes Gitter von Elementen umfasst, welche aus einem leitfähigen Material ausgebildet ist, welche die erste Maschenstruktur (401; 701) überlappt und von der ersten Maschenstruktur (401; 701) versetzt ist; Ausbilden von mehreren elektrischen Kontakten (703, 703', 704) auf zumindest der ersten Maschenstruktur (401; 701) oder der zweiten Maschenstruktur (402; 702) an Schnittpunkten (706) der sich überschneidenden Gitterelemente; und elektrisches Isolieren eines FinFET-Abschnitts der ersten Maschenstruktur (401; 701) und der zweiten Maschenstruktur (402; 702) von dem Rest der ersten Maschenstruktur (401; 701) und der zweiten Maschenstruktur (402; 702), so dass der FinFET-Abschnitt der ersten Maschenstruktur (401; 701) und der zweiten Maschenstruktur (402; 702) ein FinFET-Bauelement ausbildet.
  16. Verfahren zur Ausbildung eines Feldeffekttransistors mit einer Finne ausgehend von einer Maschenanordnung nach Anspruch 15, dadurch gekennzeichnet, dass das ausgebildete FinFET-Bauelement einen MuGFET umfasst.
  17. Verfahren zur Ausbildung eines Feldeffekttransistors mit einer Finne ausgehend von einer Maschenanordnung nach Anspruch 15 oder 16, dadurch gekennzeichnet, dass ein erster Abschnitt der ersten Maschenstruktur (401; 701) mit einer ersten Dotiersubstanz dotiert wird, um einen Kanalbereich auszubilden, und dass ein zweiter und ein dritter Abschnitt der ersten Maschenstruktur (401; 701) mit einer zweiten Dotiersubstanz dotiert werden, um einen Source-Bereich (703) und einen Drain-Bereich (703') auszubilden, wobei die Abschnitte (703, 703') einen Teil des FinFET-Bauelements umfassen.
  18. Verfahren zur Ausbildung eines Feldeffekttransistors mit einer Finne ausgehend von einer Maschenanordnung nach einem der Ansprüche 15–17, dadurch gekennzeichnet, dass das FinFET-Bauelement mehrere Finnen umfasst, wobei jede der mehreren Finnen einen Kanal des Bauelements umfasst und wobei jede der mehreren Finnen einen Teil der ersten Maschenstruktur (401; 701) umfasst, und dass die zweite Maschenstruktur (402; 702) darüber hinaus ein Gate (704) für jede der mehreren Finnen umfasst.
  19. Verfahren zur Ausbildung eines Feldeffekttransistors mit einer Finne ausgehend von einer Maschenanordnung nach einem der Ansprüche 15–18, dadurch gekennzeichnet, dass die erste Maschenstruktur (401; 701) und die zweite Maschenstruktur (402; 702), welche sich überlappen, mehrere unabhängig betriebsfähige FinFET-Bauelemente umfassen.
  20. Verfahren zur Ausbildung eines Feldeffekttransistors mit einer Finne ausgehend von einer Maschenanordnung nach einem der Ansprüche 15–19, dadurch gekennzeichnet, dass darüber hinaus zwei oder mehr der mehreren unabhängig betriebsfähigen FinFET-Bauelemente verbunden werden, um eine Schaltung auszubilden.
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