KR20200017492A - GaN 스페이서 두께의 향상된 균일성을 위한 선택적 및 비선택적 에칭 층을 갖는 인핸스먼트-모드 GaN 트랜지스터 - Google Patents

GaN 스페이서 두께의 향상된 균일성을 위한 선택적 및 비선택적 에칭 층을 갖는 인핸스먼트-모드 GaN 트랜지스터 Download PDF

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Abstract

배리어 층 위에 배치된 GaN의 스페이서 층, 스페이서 층 위에 있는 pGaN의 제1층, 상기 제1 p-GaN 층 위에 배치된 p-타입 Al 함유 III-V족 물질, 예를 들어 pAlGaN 또는 pAlInGaN의 에치스톱 층, 상기 에치스톱 층 위에 배치되며 상기 제1 p-GaN 층보다 더 큰 두께를 갖는 제2 p-GaN 층을 포함하는 인핸스먼트-모드 트랜지스터 게이트 구조. 상기 에치스톱 층 및 하부의 얇은 pGaN 층을 에칭함으로써 발생하는 웨이퍼에 대한 임의의 변형은, 두꺼운 pGaN 층을 에칭함으로써 발생하는 변형보다 훨씬 작다. 따라서, 본 발명의 방법은 웨이퍼에 대한 변형을 최소화하면서 배리어 층 위에 얇은 GaN 층을 남긴다.

Description

GaN 스페이서 두께의 향상된 균일성을 위한 선택적 및 비선택적 에칭 층을 갖는 인핸스먼트-모드 GaN 트랜지스터
본 발명은 질화갈륨(GaN) 트랜지스터 구조와 같은 인핸스먼트-모드 트랜지스터 구조의 분야에 관한 것이다. 보다 구체적으로, 본 발명은 예를 들어 pGaN을 포함하는 하나 이상의 스페이서 층 위에 위치된, 예를 들어 pAlGaN 또는 pAlInGaN을 포함하는 에치스톱 p-타입 Al-함유 III-V족 물질 층을 갖는 GaN 트랜지스터 게이트 구조에 관한 것이다.
질화갈륨(GaN) 반도체 디바이스는 대전류를 운반하고 고전압을 지원하는 능력 덕분에 전력 반도체 디바이스에 점점 더 바람직해진다. 이러한 디바이스의 개발은 일반적으로 고전력/고주파 애플리케이션에 초점을 맞춘다. 이러한 유형들의 애플리케이션을 위해 제조된 디바이스는 높은 전자 이동도를 나타내는 일반적인 디바이스 구조를 기반으로 하며, 이종 접합 전계 효과 트랜지스터(HFET), 높은 전자 이동도 트랜지스터(HEMT) 또는 변조 도핑된 전계 효과 트랜지스터(MODFET)라고 불린다.
디바이스는 적어도 2개의 질화물 층을 갖는 질화물 반도체를 포함한다. 반도체 또는 버퍼 층 상에 형성된 상이한 물질들은 상기 층이 상이한 밴드 갭을 갖도록 한다. 또한 인접한 질화물 층의 상이한 물질은 분극을 야기하는데, 이는 2개의 층의 접합부 근처, 특히 좁은 밴드 갭을 갖는 층에서 전도성 2차원 전자 가스(2DEG) 영역에 기여한다.
분극을 야기하는 질화물 층은 통상적으로 2DEG를 포함하기 위해 GaN 층에 인접한 AlGaN의 배리어 층을 포함하며, 이는 디바이스를 통해 전하가 흐르도록 한다. 이러한 배리어 층은 도핑되거나(doped) 도핑되지 않을 수 있다(undoped). 2DEG 영역은 제로 게이트 바이어스에서 게이트 아래에 존재하기 때문에, 대부분의 질화물 디바이스는 통상적으로 온(normally on) 또는 공핍 모드 디바이스이다. 제로 인가 게이트 바이어스(zero applied gate bias)에서 게이트 아래 2DEG 영역이 공핍되면, 즉 제거되면, 디바이스는 인핸스먼트-모드 디바이스일 수 있다. 인핸스먼트-모드 디바이스는 통상적으로 오프(normally off)이며 제공되는 안전성이 높고 단순하고 저렴한 드라이브 회로로 제어하기 쉽기 때문에 바람직하다. 인핸스먼트-모드 디바이스는 전류를 전도하기 위해 게이트에 양의 바이어스가 인가될 것을 요구한다.
도 1은 종래의 전계 효과 트랜지스터(FET)(100)의 단면도를 나타내며, 이는 미국 특허출원 공보 제2006/0273347호에 보다 상세하게 설명되어 있다. 도 1의 FET(100)는 기판(101), 기판(101) 상에 형성된 AlN 버퍼 층(102), AlN 버퍼 층(102) 상에 형성된 GaN 층(103), GaN 층(103) 상에 형성된 AlGaN 배리어 층(104)을 포함한다. 게이트는 AlGaN 층(104)의 일부 위에 형성된 p-타입 GaN 층(105), 및 상기 p-타입 GaN 층(105) 상에 형성된 고농도로 도핑된 p-타입 GaN 층(106)으로 형성된다. 이러한 디바이스/FET(100)의 단점은 게이트(예를 들어, p-타입 GaN 층(105))가 에칭될 때 배리어 층(AlGaN 층(104))이 부분적으로 에칭되는 것이다. 디바이스 전체에 균일한 배리어 층을 갖도록 배리어 층(104)을 손상시키지 않는 것이 바람직하다.
도 2는 전형적인 인핸스먼트-모드 GaN HEMT 디바이스(200a)를 형성하는 종래의 단계의 단면도를 나타내며, 이는 미국 특허 제8,404,50호에 보다 상세하게 설명되어 있다. 도 2의 디바이스(200a)는 실리콘 기판(11), 전이 층(12), GaN 버퍼 물질(13), AlGaN 배리어 물질/층(14), p-타입 GaN 게이트 층(15), 및 게이트 금속(17)을 포함한다. 단일 포토 마스크가 게이트 금속(17) 및 p-타입 GaN 게이트 층(15)을 패터닝하고 에칭하는데 사용되어, 도 2에 도시된 구조/디바이스(200a)로된이다. 게이트 금속(17) 및 p-타입 GaN 게이트 층(15)은 임의의 공지된 기술, 예를 들어 플라즈마 에칭 기술에 의해 에칭되며, 포토 레지스트 스트립으로 이어진다. p-타입 GaN 게이트 층(15)은 게이트 영역 외부의 게이트 물질의 약 0 내지 10 nm를 남기고 언더-에칭(under-etched)될 수 있다. 또한, 게이트 층(15)은 게이트 영역 외부의 배리어 층(14)의 약 0 내지 3 nm를 제거하여 오버-에칭(over-etched) 될 수 있다. 오버-에칭의 경우, 배리어 층(14)은 게이트 영역보다 게이트 영역의 외부에서 약 0 내지 3 nm 더 얇다. 디바이스(200a)는 여러 단점을 갖는다: (i) 게이트 층(15) 두께는 EPI 성장으로부터 균일하지 않고; (ii) 게이트 층(15)에 대한 웨이퍼 제조 에칭 레이트는 웨이퍼에 걸쳐, 웨이퍼에서 웨이퍼까지, 로트에서 로트까지 불균일성을 가지며; (iii) 게이트 층(15) 두께의 불균일성 및 에칭 레이트 불균일성은 배리어 층(14) 위에 불균일한(uneven) 양의 잔류 층(15) 물질을 남기거나, 웨이퍼의 다른 곳에서 배리어 층(14)의 오버-에칭 및 손상을 초래한다. 다시 말해, 균일한 배리어 층(14)을 갖는 것이 바람직하다.
도 3은 전형적인 인핸스먼트-모드 GaN 트랜지스터 디바이스(800)를 형성하는 종래의 단계의 단면도를 나타내며, 이는 미국 특허 제8,946,771호에 보다 상세하게 설명되어 있다. 도 3의 디바이스(800)는 GaN 층(202), GaN 층(202)의 상부에 위치한 AlGaN 전자 공급 층(204), AlGaN 전자 공급 층(204)의 상부에 위치한 AlN 에치스톱 층(206), AlN 에치스톱 층(206)의 상부에 위치한 p-타입 GaN 층(208), p-타입 GaN 층(208)의 상부에 위치한 티타늄 게이트 금속(210)을 포함한다. 게이트 영역에서 게이트 금속(210)을 덮음으로써, 상기 GaN 디바이스의 게이트 구조를 정의하는 기판의 영역을 마스크하기 위해, 게이트 금속(210)의 상부에는 패터닝된 포토 레지스트(P/R) 층(802)이 형성된다. 상기에서 언급한 바와 같이, pGaN 층(208)과 AlGaN 층(204)(프론트 배리어) 사이에 얇은 AlN 층(206)이 배치된다. AlN 층(206)은 게이트 pGaN 에치스톱을 제공한다. 이는 pGaN의 오버-에칭이 게이트 영역 외부의 pGaN을 완전히 에칭 제거할 수 있게 한다. 디바이스(800)는 다음과 같은 단점을 갖는다: (a) pGaN 층(208) 아래의 AlN 층(206)은 임계 전압(Vth)을 감소시키고, 디바이스를 공핍-모드(D-모드)로 만드는 경향이 있다; (b) 프론트 배리어(AlGaN 층(204))는 GaN 캡 층에 의해 보호되지 않는다. Vth를 감소시키지 않으면서 게이트 에치스톱 층을 갖는 것이 바람직하다. 또한 게이트 영역 외부의 프론트 배리어 위에 GaN 캡 층을 갖는 것이 바람직하다.
도 4는 S. Heikman 외, "AlGaN/GaN 및 GaN/AlGaN/GaN 이종 구조에서의 편광 효과", Journal of Applied Physics, Vol. 93, No. 12, 2003, 10114-10118 쪽에 기술된 종래의 공핍 모드 HEMT FET(400)의 단면도를 나타낸다. 도 4의 디바이스(400)는 GaN 베이스(401) 위에 놓인 프론트 배리어 AlGaN(402)을 포함한다. 얇은 GaN 캡 층(403)은 프론트 배리어 AlGaN(402) 위에 있지만, 게이트 영역에만 있다. 이러한 구성은 공핍 모드 HEMT FET 성능을 향상시킨다. 그러나, 디바이스/FET(400)는 공핍 모드 HEMT FET에 대해서만 동작 가능하다. 게이트 영역 외부에 GaN 캡 층을 갖는 인핸스먼트-모드 트랜지스터 디바이스를 갖는 것이 바람직하다.
그러므로, 게이트 에칭 단계 동안 아래 놓이는(underlying) 배리어 층에 대한 손상을 최소화하거나 없애고, GaN 스페이서 두께 균일성을 향상시키는 인핸스먼트-모드 트랜지스터 구조를 제공하는 것이 바람직할 것이다.
이하에서 설명되는 다양한 실시예들의 발명은, 프론트 배리어 층 근처에 배치된 pAlGaN(또는 pAlInGaN)의 에치스톱 층과, 상기 에치스톱 층의 위아래 pGaN(또는 pAlGaN 또는 pAlInGaN)의 제1 및 제2층, 그리고 상기 배리어 층의 바로 위에 배치된 GaN 스페이서 층을 포함하는 인핸스먼트-모드 트랜지스터 게이트 구조를 제공함으로써, 상기 논의된 문제점 및 다른 문제점을 해결한다. 에치스톱 층의 위아래의 층들은 에치스톱 층보다 낮은 Al 함량을 갖는다. 에치스톱 층 및 하부의 얇은 pGaN 층을 에칭함으로써 발생하는 웨이퍼에 대한 임의의 변형은, 두꺼운 pGaN 층을 에칭함으로써 발생하는 변형보다 훨씬 작다. 따라서 본 발명의 방법은 웨이퍼에 대한 변형을 최소화하면서 배리어 층 위에 얇은 GaN 층을 남긴다.
트랜지스터 구조의 제조 동안에, 에치스톱 층은 게이트 에칭 단계 중 배리어 층에 대한 손상을 최소화하거나 없애고, GaN 스페이서 층 두께의 균일성을 향상시킨다.
인핸스먼트-모드 트랜지스터 게이트 구조 및 인핸스먼트-모드 트랜지스터 게이트 구조를 제조하는 방법에 대한 추가적인 실시예들과 실시예들의 추가적인 특징들이 이하에서 설명된다.
후술될 상세한 설명과 연관된 도면으로부터 본 개시의 특징, 목적 및 이점들이 보다 명백해질 것이며, 도면 내 유사한 참조 문자들은 전체에 걸쳐 상응하게 식별된다.
도 1은 종래의 FET의 단면도를 나타낸다.
도 2는 전형적인 인핸스먼트-모드 GaN HEMT 디바이스를 형성하는 종래의 단계의 단면도를 나타낸다.
도 3은 전형적인 인핸스먼트-모드 GaN 트랜지스터 디바이스를 형성하는 종래의 단계의 단면도를 나타낸다.
도 4는 종래의 d-모드 HEMT FET의 단면도를 나타낸다.
도 5는 본 발명의 제1 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조의 단면도를 나타낸다.
도 6은 본 발명의 제1 실시예에 따른 인핸스먼트-모드 트랜지스터 구조를 제조하기 위한 예시적인 공정 흐름에서 시작 게이트 구조의 단면도를 나타낸다.
도 7은 본 발명의 제1 실시예에 따른 인핸스먼트-모드 트랜지스터 구조를 제조하기 위한 공정에서 제1 에칭 후의 게이트 구조의 단면도를 나타낸다.
도 8은 본 발명의 제1 실시예에 따른 인핸스먼트-모드 트랜지스터 구조를 제조하기 위한 공정에서 제2 에칭 후의 게이트 구조의 단면도를 나타낸다.
도 9는 본 발명의 제2 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조의 단면도를 나타낸다.
도 10은 본 발명의 제3 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조의 단면도를 나타낸다.
도 11은 본 발명의 제4 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조의 단면도를 나타낸다.
도 12는 본 발명의 제5 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조의 단면도를 나타낸다.
도 13은 본 발명의 제6 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조의 단면도를 나타낸다.
다음의 상세한 설명에서 특정 실시예들이 참조된다. 이 상세한 설명은 당업자에게 본 교시의 바람직한 측면을 실시하기 위한 보다 세부적인 사항을 교시하기 위한 것으로서 권리의 범위를 제한하려는 것이 아니다. 그러므로, 다음의 상세한 설명에 개시된 특징들의 조합은 가장 넓은 의미로 교시를 실시하기 위해 필수적이지 않을 수 있고, 대신에 본 교시의 특히 대표적인 예를 설명하기 위해 교시된다. 다른 실시예들이 채용될 수 있으며 다양한 구조적, 논리적 및 전기적 변경이 이루어질 수 있음을 이해해야 한다.
본 발명은 인핸스먼트 모드 트랜지스터 게이트 구조에 관한 것으로서, 그 중에서도 배리어 층 위에 배치된 GaN의 게이트 스페이서 층, 상기 게이트 스페이서 층 위에 배치된 pGaN(또는 pAlGaN)의 제1층, 상기 pGaN 층 위에 배치된 p-타입 Al-함유 III-V족 물질, 예를 들어, pAlGaN 또는 pAlInGaN의 에치스톱 층, 및 상기 에치스톱 층 위에 배치된 pGaN(또는 pAlGaN)의 제2층을 포함하는, 인핸스먼트 모드 트랜지스터 게이트 구조에 관한 것이다. 상기 p-타입 Al-함유 III-V족 물질 층은 트랜지스터 구조의 제조 동안 에치스톱을 제공함으로써, 게이트 에칭 단계 동안 하부(underlying) 배리어 층에 대한 손상을 최소화하거나 없애고, GaN 스페이서 층 두께의 균일성을 향상시킨다.
도 5는 본 발명의 제1 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조(500)의 단면도를 나타낸다.
도 5를 참조하면, 바람직한 실시예에서, 본 발명은 인핸스먼트-모드 트랜지스터 게이트 구조(500)에 관한 것으로, AlGaN 프론트 배리어 층(504); 배리어 층 위에 배치된 GaN 스페이서 층(505), GaN 층(505) 위에 배치된 p-GaN 층(506); p-GaN 층(506) 위에 배치된 pAlGaN 에치스톱 층(507), 및 pAlGaN 에치스톱 층(507) 위에 배치된 pGaN 층(508)을 포함한다. 상기 배리어 층(504)은 하나 이상의 배리어 층들을 포함할 수 있다.
바람직한 실시예에서, pAlGaN 에치스톱 층(507)은 0.5 nm 내지 2 nm의 두께를 갖는다. pGaN 층(506)은 1 nm 내지 30 nm의 두께를 가지며, 20 nm 내지 100 nm의 두께를 갖는 pGaN 층(508)보다 얇다. GaN 게이트 스페이서 층(505)은 1 nm 내지 6 nm의 두께를 가지며, 주변 영역에서보다 에치스톱 층(507) 아래에서 더 두껍다.
게이트 스페이서 층(505)은 바람직하게는 GaN으로 형성되지만, 도핑되지 않거나 N-타입 또는 가볍게 도핑된 p-타입의 임의의 III-V 게이트 물질을 포함할 수도 있다. 에치스톱 층(507)의 아래 및 위의 층들(506 및 508)은 바람직하게는 pGaN이지만, AlGaN 또는 AlInGaN(또는 임의의 p-타입 또는 보상된 III-V 게이트 물질)일 수 있고, Al 함량은 pAlGaN 에치스톱 층(507)의 Al 함량보다 낮다(Al을 함유하는 임의의 p-타입 III-V 물질로 형성될 수 있음).
상기에서 에치스톱 층(507)은 pAlGaN으로 표시되지만, 바람직한 제2 실시예에서, pAlxInyGazN일 수도 있으며, 여기서 x+y+z=1 이다. 마찬가지로, 배리어 층(504)은 AlGaN 또는 AlInGaN일 수 있다.
도 6은 본 발명의 제1 실시예에 따른 인핸스먼트-모드 트랜지스터 구조(500)를 제조하기 위한 공정에서의 시작 구조(600)의 단면도를 나타낸다. 도 6에 도시된 바와 같이, 디바이스의 게이트 구조는 pAlGaN 층(507) 위에 배치된 pGaN 층(508)으로 형성되고, 이는 pGaN(506) 위에 배치되고, GaN 스페이서(505) 위에 배치되며, AlGaN 프론트 배리어 층(504) 위에 배치된다. 상기 pGaN 층(506)은 pGaN 층(508)보다 더 얇다.
도 7은 본 발명의 제1 실시예에 따른 인핸스먼트-모드 트랜지스터 구조(500)를 제조하기 위한 공정에서 제1 에칭 단계 후의 게이트 구조(700)의 단면도를 나타낸다. 게이트 마스크(588)는 pGaN 층(508) 위에 위치하며 pGaN 층(508)(즉, 게이트/마스킹된 영역의 외부)의 제1 플라즈마 게이트 에칭은 pAlGaN 층(507)에 선택적인 에칭 레시피로 수행된다. pGaN 층(508)의 오버-에칭 동안, 에칭은 pAlGaN 층(507)에서 멈춘다. 이러한 제1 에칭에 사용된 플라즈마는 바람직하게는 Cl2+O2이다.
도 8은 본 발명의 제1 실시예에 따른 인핸스먼트-모드 트랜지스터 구조(500)를 제조하기 위한 공정에서 제2 에칭 단계(800)로 인한 게이트 구조(800)의 단면도를 나타낸다. 제2 플라즈마 게이트 pGaN 에칭 레시피는 pAlGaN에 대해 비-선택적(non-selective)이며, 게이트/마스크된 영역 외부의 pGaN 층(506) 및 pAlGaN 층(507)을 완전히 에칭하고, 상기 게이트/마스크된 영역 외부에서 GaN 스페이서(505)를 부분적으로 에칭한다(즉, 에칭은 GaN 스페이서(505) 내에서 멈춘다). 제2 에칭에 사용된 플라즈마는 Cl2 또는 SiCl4이다. 본 발명의 이중 에칭 기술의 장점은, 웨이퍼에 걸친 임의의 변형이 얇은 pAlGaN 에치스톱 층 및 하부의 얇은 pGaN 층을 에칭함으로써 발생하는 웨이퍼에 대한 임의의 변형이 두꺼운 pGaN 층을 에칭하는 것보다 훨씬 작다는 것이다. 따라서, 본 발명의 접근법은 웨이퍼에 대한 변형을 최소화하면서 배리어 층(504) 위에 얇은 GaN 층을 남긴다.
도 9는 본 발명의 제2 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조(900)의 단면도를 나타낸다. 본 실시예는 게이트 영역 외부에 GaN 스페이서(505)의 얇은 부분이 없다는 점에서 제1 실시예와 상이하다. 게이트 영역 외부의 GaN 스페이서(505)를 제거하기 위해 선택적 에칭을 갖는 제3 플라즈마 게이트 에칭이 이용될 수 있다.
도 10은 본 발명의 제3 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조(1000)의 단면도를 나타낸다. 본 실시예는 GaN 스페이서(505)가 없다는 점에서 제1 실시예와 상이하다.
도 11은 본 발명의 제4 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조(1100)의 단면도를 나타낸다. 본 실시예는 pGaN 층(506)이 없다는 점에서 제1 실시예와 상이하다.
도 12는 본 발명의 제5 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조(1200)의 단면도를 나타낸다. 본 실시예는 pGaN 층(506) 및 pAlGaN 층(507)이 게이트 영역 외부로 연장되고 GaN 스페이서(505)가 게이트 영역 내(즉, pAlGaN 층(507) 아래) 및 주변 영역에서 균일한 두께를 갖는다는 점에서 제1 실시예와 상이하다. 본 실시예에서, p-타입 Al 함유 III-V족 물질 층(507)을 통한 에칭이 발생하지 않는다.
도 13은 본 발명의 제6 실시예에 따라 형성된 인핸스먼트-모드 트랜지스터 구조(1300)의 단면도를 나타낸다. 도 13의 실시예에서, 트랜지스터 게이트 구조(1300)는 추가적인 pAlGaN(또는 pAlInGaN) 에치스톱 층들(527 및 547) 및 상기 pAlGaN(또는 pAlInGaN) 에치스톱 층들(527 및 547) 사이에 배치된 추가적인 pGaN 층(510)을 포함한다. 게이트 금속(560)은 상부 pAlGaN(또는 pAlInGaN) 에치스톱 층(547) 위에 배치된다. 또한 도 13은 배리어 층(504)의 어느 한 쪽에 있으며 게이트 영역으로부터 이격되어 있는 옴 접촉 금속들(502, 503)을 나타낸다. GaN 채널 층(501)은 배리어 층(504) 아래에 위치한다.
이전 실시예에서와 같이, pAlGaN(또는 pAlInGaN) 에치스톱 층(507)은 AlGaN 배리어 층 근처에 위치하며, 도 13에 도시된 바와 같이 치수는 a <b이다. 에치스톱 층(507) 위의 물질(508) 및 에치스톱 층(507) 아래의 물질(506)은 pGaN, pAlGaN 또는 pAlInGaN일 수 있고, Al 함량(존재하는 경우)은 에치스톱 층(507) 내의 Al 함량보다 적다. 게이트는 둘 이상의 pAlGaN 층을 포함할 수 있다. 이들 pAlGaN 층은 상이한 Al 농도를 가질 수 있으며 상이한 두께를 가질 수 있다. 다중 에치스톱 층의 장점은, 상기 구조가 에치스톱 층 내에서의 정지를 달성하기 위해 각 에치스톱에 있어서 더 낮은 Al 함량을 허용한다는 것이다.
도 7 및 도 8에 도시된 상기 언급된 에칭 단계에도 불구하고, 도 6 또는 임의의 도면의 다른 실시예들에서 도시된 다양한 층들(AlGaN 배리어 층(504), GaN 스페이서(505), pGaN 층(506), pAlGaN 층(507) 및 pGaN 층(508))이 (에칭 이전에) 형성되거나 증착될 수 있으며, 이는 상기 언급된 임의의 종래 기술의 디바이스를 제조하기 위해 설명된 공지된 프로세스를 사용하거나 다른 종래의 프로세스를 사용하여 이루어질 수 있다. 유사한 종래의 증착 또는 형성 공정(즉, 에칭 이전의)이 본 명세서에 개시된 임의의 나머지 층들(예를 들어, 도 14 및 15의 AlInGaN 프론트 배리어 층(514), 도 13의 pAlGaN 층(527, 547), 도 14 및 도 15의 pAlInGaN 층(517), 및 도 15의 pAlInGaN 층(537,557))을 위해 채용될 수 있다.
본 명세서에 설명된 임의의 실시예에서의 방법 단계는 임의의 특정 순서로 수행되는 것으로 제한되지 않는다. 또한, 임의의 방법 실시예에서 언급된 구조는 임의의 디바이스 실시예에서 언급된 구조를 활용할 수 있다. 이러한 구조는 디바이스 실시예에 대해서만 상세히 설명되었으나 임의의 방법 실시예에도 적용 가능하다.
본 명세서에서 설명된 임의의 실시예에서의 특징들은 여기에 설명된 다른 실시예에서의 특징과 조합하여 사용될 수 있으며, 이러한 조합은 본 발명의 사상 및 범위 내에 있는 것으로 간주된다.
본 개시에서 구체적으로 언급된 수정 및 변형은 본 발명의 사상 및 범위 내에 있는 것으로 간주된다.
상기 설명 및 도면은 본 명세서에 기술된 특징 및 장점을 달성하는 특정 실시예의 예시로만 간주되어야 한다. 구체적인 공정 조건에 대한 수정 및 대체가 이루어질 수 있다. 따라서, 본 발명의 실시예는 전술한 설명 및 도면에 의해 제한되는 것으로 간주되지 않는다.
보다 일반적으로, 본 개시 및 예시적인 실시예들이 첨부 도면에 따른 예시를 참조하여 위에서 설명되었지만, 이들로 제한되지 않음을 이해해야 한다. 오히려, 개시된 실시예는 본 명세서의 개시의 범위를 벗어나지 않으면서 많은 방식으로 수정될 수 있음이 당업자에게 명백하다. 또한, 본 명세서에서 사용된 용어 및 설명은 단지 예시를 위해 제시된 것이며 제한을 의미하는 것은 아니다. 당업자는 다음의 청구범위에 정의된 바와 같이 본 개시의 사상 및 범위 내에서 많은 변형이 가능하다는 것을 인식할 것이며, 모든 용어는 달리 지시되지 않는 한 가능한 가장 넓은 의미로 이해되어야 한다.

Claims (11)

  1. 인핸스먼트-모드 트랜지스터 게이트 구조로서,
    배리어 층;
    상기 배리어 층 위에 배치되며, III-V족 물질을 포함하는 스페이서 층;
    상기 스페이서 층 위에 배치된 p-타입 또는 보상된(compensated) III-V족 물질을 포함하는 제1층;
    상기 스페이서 층 및 p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제1층 위에 배치된 p-타입 Al-함유 III-V족 물질을 포함하는 에치스톱 층; 및
    상기 에치스톱 층 위에 위치한 p-타입 또는 보상된 III-V족 물질을 포함하며, p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제1층보다 두꺼운 p-타입 또는 보상된 III-V족 물질을 포함하는 제2층을 포함하되,
    상기 스페이서 층은 주변 영역보다 상기 에치스톱 층 아래에서 더 두껍고, 상기 주변 영역에서의 상기 스페이서 층의 두께는 실질적으로 균일한, 인핸스먼트-모드 트랜지스터 게이트 구조.
  2. 제1항에 있어서,
    상기 스페이서 층은 GaN을 포함하는, 인핸스먼트-모드 트랜지스터 게이트 구조.
  3. 제1항에 있어서,
    p-타입 또는 보상된 III-V족 물질의 상기 제1층 및 제2층은 pGaN을 포함하는, 인핸스먼트-모드 트랜지스터 게이트 구조.
  4. 제1항에 있어서,
    상기 에치스톱 층은 pAlGaN 또는 pAlInGaN을 포함하는, 인핸스먼트-모드 트랜지스터 게이트 구조.
  5. 제4항에 있어서,
    p-타입 또는 보상된 III-V족 물질의 상기 제1층 및 제2층은 pAlGaN 또는 pAlInGaN을 포함하고, 상기 제1층 및 제2층의 Al 함량은 상기 에치스톱 층의 Al 함량보다 적은, 인핸스먼트-모드 트랜지스터 게이트 구조.
  6. 제1항에 있어서,
    상기 스페이서 층은 1 nm 내지 6 nm의 두께를 가지며, p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제1층은 1 nm 내지 30 nm의 두께를 가지며, 상기 에치스톱 층은 0.5 nm 내지 2 nm의 두께를 가지며, p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제2층은 20 nm 내지 100 nm의 두께를 갖는, 인핸스먼트-모드 트랜지스터 게이트 구조.
  7. 트랜지스터 게이트를 둘러싸는 영역 내에서 균일한 스페이서 층을 갖는 트랜지스터를 형성하는 방법으로서,
    배리어 층;
    상기 배리어 층 위에 배치되며, III-V족 물질을 포함하는 스페이서 층;
    상기 스페이서 층 위에 배치된 p-타입 또는 보상된 III-V족 물질을 포함하는 제1층;
    상기 스페이서 층 및 상기 p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제1층 위에 배치된 p-타입 Al-함유 III-V족 물질을 포함하는 에치스톱 층; 및
    상기 에치스톱 층 위에 위치한 p-타입 또는 보상된 III-V족 물질을 포함하며, p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제1층보다 두꺼운 p-타입 또는 보상된 III-V족 물질을 포함하는 제2층을 포함하는,
    트랜지스터 게이트 구조를 제공하는 단계;
    p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제2층의 게이트 영역 위에 마스크를 위치시키는 단계;
    상기 에치스톱 층의 p-타입 Al-함유 III-V족 물질에 대해 선택적인 에칭 레시피를 이용하여 게이트 영역 외부의 p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제2층의 제1 에칭을 수행하는 단계로서, 상기 에칭은 상기 에치스톱 층에서 정지되는, 제1 에칭을 수행하는 단계;
    상기 에치스톱 층의 p-타입 Al-함유 III-V족 물질에 대해 비-선택적인 에칭 레시피를 이용하여 상기 마스크를 통해 제2 에칭을 수행하는 단계로서, 상기 에치스톱 층 및 p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제1층은 상기 마스크로 커버된 게이트 영역 외부에서 완전히 에칭되고, 상기 스페이서 층은 상기 마스크로 커버된 게이트 영역 외부에서 부분적으로 에칭되어, 상기 스페이서 층은 주변 영역보다 상기 에치스톱 층 아래에서 더 두껍게 되고, 상기 주변 영역에서의 상기 스페이서 층의 두께는 실질적으로 균일한, 제2 에칭을 수행하는 단계를 포함하는, 트랜지스터 게이트를 둘러싸는 영역 내에서 균일한 스페이서 층을 갖는 트랜지스터를 형성하는 방법.
  8. 제7항에 있어서,
    상기 스페이서 층은 GaN을 포함하는, 트랜지스터 게이트를 둘러싸는 영역 내에서 균일한 스페이서 층을 갖는 트랜지스터를 형성하는 방법.
  9. 제8항에 있어서,
    p-타입 또는 보상된 III-V족 물질의 상기 제1층 및 제2층은 pGaN을 포함하며, 상기 에치스톱 층은 pAlGaN 또는 pAlInGaN을 포함하는, 트랜지스터 게이트를 둘러싸는 영역 내에서 균일한 스페이서 층을 갖는 트랜지스터를 형성하는 방법.
  10. 제8항에 있어서,
    p-타입 또는 보상된 III-V족 물질의 상기 제1층 및 제2층은 pAlGaN 또는 pAlInGaN을 포함하고, 상기 제1층 및 제2층의 Al 함량은 상기 에치스톱 층의 Al 함량보다 적은, 트랜지스터 게이트를 둘러싸는 영역 내에서 균일한 스페이서 층을 갖는 트랜지스터를 형성하는 방법.
  11. 제7항에 있어서,
    p-타입 또는 보상된 III-V족 물질을 포함하는 상기 제2층 위에 배치된 추가적인 에치스톱 층 및 상기 추가적인 에치스톱 층 위에 배치된 p-타입 또는 보상된 III-V족 물질의 추가적인 층을 더 포함하고,
    상기 배리어 층과 상기 에치스톱 층 사이의 구조의 두께는, 상기 에치스톱 층과 상기 추가적인 에치스톱 층 사이의 구조의 두께보다 작고, 상기 추가적인 에치스톱 층에 대해 추가적인 에칭이 수행되어 단계적 에칭(graduated etching)을 초래하는, 트랜지스터 게이트를 둘러싸는 영역 내에서 균일한 스페이서 층을 갖는 트랜지스터를 형성하는 방법.
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