CN112349773A - 一种半导体器件及其制备方法 - Google Patents

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Dynax Semiconductor Inc
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Suzhou Nexun High Energy Semiconductor Co ltd
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Abstract

本发明公开了一种半导体器件及其制备方法，半导体器件包括衬底、多层半导体层、介质层、源极和漏极，多层半导体层和介质层中形成有栅极沟槽，栅极沟槽内形成有栅极，栅极沟槽包括形成在多层半导体层中的栅极沟槽第一分部以及贯穿介质层中的栅极沟槽第二分部，栅极沟槽第二分部包括位于介质层靠近衬底一侧表面的第二开口以及位于介质层远离衬底一侧表面的第三开口，第三开口在衬底上的垂直投影覆盖第二开口在衬底上的垂直投影，且第三开口的开口面积大于第二开口的开口面积。如上设计，栅极在靠近衬底一侧具备小尺寸，利于实现高频特性；栅极在远离衬底一侧具备较大尺寸，利于降低栅极电阻，抑制半导体器件的短沟道效应，提高半导体器件的可靠性。

Description

一种半导体器件及其制备方法
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件及其制备方法。
背景技术
GaN半导体器件具有高输出功率，高工作频率的优点，非常适合高频以及大功率的应用场景，因此GaN高频器件研究也越来越被业界认可，逐渐成为了半导体高频器件研究的热点之一。
近年来GaN微波器件的应用，特别是5G技术的快速发展，迫切需要加强高频高功率的器件的研究，因此GaN高频器件技术实现具有十分重要的意义。
栅长工艺窗口设计与半导体器件的频率特性息息相关，是实现高频器件的重要工艺参数之一，栅长越小，器件的工作频率越高。但是如何实现高质量的小栅长工艺，存在很多的技术瓶颈。例如，小尺寸栅长将增加栅极电阻，T型栅或栅帽式栅极结构尽管可以减小栅极电阻，但由于引入栅极场板会增加寄生的电容，还有小尺寸线宽的栅极工艺在金属剥离时很容易导致细栅金属条变形等一系列技术问题。
因此，如何实现低寄生电阻、低寄生电容和好质量的细栅工艺，是目前急需解决的问题。
发明内容
有鉴于此，本发明实施例提供一种半导体器件及其制备方法，解决现有半导体器件中细栅工艺无法兼顾寄生电阻小、低寄生电容小和质量可靠的技术问题，有利于提高射频微波领域半导体器件的高频特性应用。
第一方面，本发明实施例提供了一种半导体器件，包括：
衬底；
位于所述衬底一侧的多层半导体层；所述多层半导体层远离所述衬底的一侧形成有栅极沟槽第一分部，所述栅极沟槽第一分部包括位于所述多层半导体层内部的底面以及位于所述多层半导体层表面的第一开口；所述第一开口在所述衬底上的垂直投影覆盖所述底面在所述衬底上的垂直投影；
位于所述多层半导体层远离所述衬底一侧的介质层，所述介质层中形成有贯穿所述介质层的栅极沟槽第二分部，所述栅极沟槽第一分部和所述栅极沟槽第二分部组成栅极沟槽；其中，所述栅极沟槽第二分部包括位于所述介质层靠近所述衬底一侧表面的第二开口以及位于所述介质层远离所述衬底一侧表面的第三开口，所述第二开口在所述衬底上的垂直投影与所述第一开口在所述衬底上的垂直投影重合，所述第三开口在所述衬底上的垂直投影覆盖所述第二开口在所述衬底上的垂直投影，且所述第三开口的开口面积大于所述第二开口的开口面积；
位于所述栅极沟槽中的栅极，以及位于所述多层半导体层远离所述衬底一侧的源极和漏极，所述栅极位于所述源极和所述漏极之间。
可选的，所述栅极沟槽第二分部还包括连接所述第二开口和所述第三开口的第一侧壁，所述第一侧壁的截面形状为曲线；
所述曲线上任意一点的切线位于所述第一侧壁朝向所述栅极沟槽第二分部的中心的一侧。
可选的，所述第一侧壁的截面形状包括圆弧；或者所述第一侧壁的截面形状由多个不同曲率半径的圆弧依次顺滑连接得到。
可选的，沿所述源极指向所述漏极的方向，所述第一侧壁在所述衬底上的垂直投影长度为L1；
所述第一侧壁在垂直所述衬底的方向上的延伸长度为L2；
其中，L1<L2。
可选的，沿所述源极指向所述漏极的方向，所述底面的延伸长度为L3，其中，L3≤0.25μm。
可选的，所述多层半导体层中形成有二维电子；
沿垂直所述衬底的方向，所述底面与所述二维电子气的表面之间的距离为h，其中，h≥15nm。
可选的，所述栅极沟槽第一分部包括连接所述底面和所述第一开口的第二侧壁，所述第二侧壁的截面形状为直线，且所述第二侧壁与垂直所述衬底的方向之间的夹角为α，其中，0°≤α≤45°。
可选的，所述栅极远离所述衬底一侧的表面和所述栅极沟槽第二分部的所述第三开口边缘贴合。
第二方面，本发明实施例还提供了一种半导体器件的制备方法，包括：
提供衬底；
在所述衬底一侧制备多层半导层；
在所述多层半导体层远离所述衬底的一侧制备栅极沟槽第一分部，所述栅极沟槽第一分部包括位于所述多层半导体层内部的底面以及位于所述多层半导体层表面的第一开口；所述第一开口在所述衬底上的垂直投影覆盖所述底面在所述衬底上的垂直投影；
在所述多层半导体层远离所述衬底的一侧制备介质层；
制备贯穿所述介质层的栅极沟槽第二分部，所述栅极沟槽第一分部和所述栅极沟槽第二分部组成栅极沟槽；其中，所述栅极沟槽第二分部包括位于所述介质层靠近所述衬底一侧表面的第二开口以及位于所述介质层远离所述衬底一侧表面的第三开口，所述第二开口在所述衬底上的垂直投影与所述第一开口在所述衬底上的垂直投影重合，所述第三开口在所述衬底上的垂直投影覆盖所述第二开口在所述衬底上的垂直投影，且所述第三开口的开口面积大于所述第二开口的开口面积；
在所述栅极沟槽中制备栅极，在所述多层半导体层远离所述衬底的一侧制备源极和漏极，所述栅极位于所述源极和所述漏极之间。
可选的，在所述多层半导体层远离所述衬底的一侧制备栅极沟槽第一分部，包括：
采用第一掩模工艺，在所述多层半导体层远离所述衬底的一侧的指定位置，制备所述栅极沟槽第一分部；
在所述多层半导体层远离所述衬底的一侧制备介质层，包括：
在所述多层半导体层远离所述衬底的一侧以及所述栅极沟槽第一分部内制备介质层；
制备贯穿所述介质层的栅极沟槽第二分部，包括：
采用第二掩模工艺，去除所述栅极沟槽第一分部上侧以及所述栅极沟槽第一分部内的介质层；
采用第三掩模工艺，采用介质层横纵比由大到小渐变式刻蚀速率工艺去除围绕所述栅极沟槽第一分部的所述介质层，得到栅极沟槽第二分部，所述栅极沟槽第二分部包括位于所述介质层靠近所述衬底一侧表面的第二开口以及位于所述介质层远离所述衬底一侧表面的第三开口，所述第二开口在所述衬底上的垂直投影与所述第一开口在所述衬底上的垂直投影重合，所述第三开口在所述衬底上的垂直投影覆盖所述第二开口在所述衬底上的垂直投影，且所述第三开口的开口面积大于所述第二开口的开口面积。
本发明实施例提供的半导体器件及其制备方法，栅极沟槽包括位于多层半导体层中的栅极沟槽第一分部以及贯穿介质层的栅极沟槽第二分部，栅极沟槽第一分部包括位于多层半导体层内部的底面以及位于多层半导体层表面的第一开口，栅极沟槽第二分部包括位于介质层靠近衬底一侧表面的第二开口以及位于介质层远离衬底一侧表面的第三开口，设置第一开口在衬底上的垂直投影覆盖底面在衬底上的垂直投影，第二开口在衬底上的垂直投影与第一开口在衬底上的垂直投影重合，第三开口在衬底上的垂直投影覆盖第二开口在衬底上的垂直投影，第三开口的开口面积大于第二开口的开口面积，一方面可以保证栅极沟槽在靠近衬底的一侧具备较小尺寸，有利于实现半导体器件的高频特性；另一方面可以保证栅极沟槽在远离衬底的一侧具备较大尺寸，有利于降低栅极电阻，同时增强半导体器件栅极对沟道区的控制能力，有利于抑制半导体器件的短沟道效应，提高器件的可靠性；再一方面由于第二开口在衬底上的垂直投影与第一开口在衬底上的垂直投影重合，且第三开口的开口面积大于第二开口的开口面积，可以防止栅极制备过程中剥离介质层表面的金属时导致栅极金属条的变形，提高小尺寸栅极制备工艺。
附图说明
为了更加清楚地说明本发明示例性实施例的技术方案，下面对描述实施例中所需要用到的附图做一简单介绍。显然，所介绍的附图只是本发明所要描述的一部分实施例的附图，而不是全部的附图，对于本领域普通技术人员，在不付出创造性劳动的前提下，还可以根据这些附图得到其他的附图。
图1是本发明实施例提供的一种半导体器件的结构示意图；
图2是本发明实施例提供的一种栅极沟槽的放大示意图；
图3是本发明实施例提供的另一种栅极沟槽的放大示意图；
图4是本发明实施例提供的另一种栅极沟槽的放大示意图；
图5是本发明实施例提供的另一种栅极沟槽的方法示意图；
图6是本发明实施例提供的一种半导体器件的制备方法的流程示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。
图1是本发明实施例提供的一种半导体器件的结构示意图，图2是本发明实施例提供的一种栅极沟槽的放大示意图，具体为图1中栅极沟槽部分的放大示意图，如图1和图2所示，本发明实施例提供的半导体器件可以包括：
衬底10；
位于衬底10一侧的多层半导体层20；多层半导体层20远离衬底10的一侧形成有栅极沟槽第一分部31，栅极沟槽第一分部31包括位于多层半导体层20 内部的底面311以及位于多层半导体层20表面的第一开口312；第一开口312 在衬底10上的垂直投影覆盖底面311在衬底10上的垂直投影；
位于多层半导体层20远离衬底10一侧的介质层40，介质层40中形成有贯穿介质层40的栅极沟槽第二分部32，栅极沟槽第一分部31和栅极沟槽第二分部32组成栅极沟槽30；其中，栅极沟槽第二分部32包括位于介质层40靠近衬底10一侧表面的第二开口321以及位于介质层40远离衬底10一侧表面的第三开口322，第二开口321在衬底10上的垂直投影与第一开口312在衬底10上的垂直投影重合，第三开口322在衬底10上的垂直投影覆盖第二开口321在衬底 10上的垂直投影，且第三开口322的开口面积大于第二开口321的开口面积；
位于栅极沟槽30中的栅极52，以及位于多层半导体层20远离衬底10一侧的源极51和漏极52，栅极52位于源极51和漏极53之间。
示例性的，栅极沟槽30包括位于多层半导体层20中的栅极沟槽第一分部 31以及贯穿介质层40的栅极沟槽第二分部32，栅极沟槽第一分部31包括位于多层半导体层内部的底面311以及位于多层半导体层20表面的第一开口312，栅极沟槽第二分部32包括位于介质层40靠近衬底10一侧表面的第二开口321 以及位于介质层40远离衬底10一侧表面的第三开口322。进一步的，第一开口 312在衬底10上的垂直投影覆盖底面311在衬底10上的垂直投影；第二开口 321在衬底10上的垂直投影与第一开口312在衬底10上的垂直投影重合，如此保证栅槽第一分部和第二分部的完全契合，防止在栅金属剥离过程中的栅极形变，提高半导体器件的稳定性和可靠性；第三开口322在衬底10上的垂直投影覆盖第二开口321在衬底10上的垂直投影，且第三开口322的开口面积大于第二开口321的开口面积，如此保证底面311的覆盖面积S1、第一开口312的开口面积S2、第二开口321的开口面积S3以及第三开口322的开口面积S4满足 S1≤S2＝S3<S4，保证栅极沟槽30在靠近衬底10的一侧具备较小尺寸，如此形成在栅极沟槽30内的栅极52在靠近衬底10的一侧具备较小的尺寸，由于栅极 52的尺寸与半导体器件的频率特性息息相关，栅极52的尺寸越小，半导体器件的工作频率越高。因此，设置栅极52靠近衬底10一侧具备较小尺寸，可以保证半导体器件具备较高的工作频率，有利于实现半导体器件的高频特性。进一步的，栅极沟槽30远离衬底10的一侧具备较大尺寸，如此形成在栅极沟槽30 内的栅极52在远离衬底10的一侧具备较大的尺寸，有利于降低栅极52的电阻，同时增强半导体器件栅极对沟道区的控制能力，有利于抑制半导体器件的短沟道效应，提高器件的可靠性。进一步的，由于栅极52是通过在介质层40上表面以及栅极沟槽30中沉积栅极金属得到的，在栅极沟槽30中制备得到栅极50 后需要剥离介质层40表面的栅极金属，设置栅极沟槽30在介质层40一侧具备较大的开口面积，可以防止剥离介质层40表面的栅极金属时导致栅极金属条的变形，提高小尺寸栅极制备工艺准确性。另外，在剥离介质层40表面的栅极金属形成栅极52时，优选地，当栅极52完全嵌入在栅极沟槽第一分部31和第二分部32内时，即栅极52远离衬底一侧的表面和栅极沟槽第二分部32的第三开口边缘贴合，减少小尺寸栅极边缘的拉扯或分离，可以保证小尺寸栅极结构的稳定性。
可选的，衬底10的材料可以为Si、SiC或者蓝宝石。多层半导体层20位于衬底10一侧，多层半导体层20具体可以为III-V族化合物的半导体材料，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。
可选的，源极51、漏极53与多层半导体层20形成欧姆接触，栅极52与多层半导体层20形成肖特基接触。可选的，源极51和漏极53的材质可以为Ni、 Ti、Al、Au等金属中的一种或多种的组合，栅极52的材质可以为Ni、Pt、Pb、 Au等金属中的一种或多种的组合。
综上，本发明实施例提供的半导体器件，栅极沟槽包括位于多层半导体层中的栅极沟槽第一分部以及贯穿介质层的栅极沟槽第二分部，栅极沟槽第一分部包括位于多层半导体层内部的底面以及位于多层半导体层表面的第一开口，栅极沟槽第二分部包括位于介质层靠近衬底一侧表面的第二开口以及位于介质层远离衬底一侧表面的第三开口，设置第一开口在衬底上的垂直投影覆盖底面在衬底上的垂直投影，第二开口在衬底上的垂直投影与第一开口在衬底上的垂直投影重合，第三开口在衬底上的垂直投影覆盖第二开口在衬底上的垂直投影，第三开口的开口面积大于第二开口的开口面积，一方面可以保证栅极沟槽在靠近衬底的一侧具备较小尺寸，有利于实现半导体器件的高频特性；另一方面可以保证栅极沟槽在远离衬底的一侧具备较大尺寸，有利于降低栅极电阻，同时增强半导体器件栅极对沟道区的控制能力，有利于抑制半导体器件的短沟道效应，提高器件的可靠性；再一方面由于第三开口的开口面积大于第二开口的开口面积，可以防止栅极制备过程中剥离介质层表面的金属时导致栅极金属条的变形，提高小尺寸栅极制备工艺。
可选的，继续参考图2所示，本发明实施例提供的半导体器件中，栅极沟槽第二分部32还包括连接第二开口321和第三开口322的第一侧壁323，第一侧壁323的截面形状可以为曲线，其中，该曲线上任意一点的切线位于所述第一侧壁朝向栅极沟槽第二分部32的中心B-B’的一侧。
示例性的，如图2所示，图2仅以第一侧壁323上A1、A2两点的切线位于第一侧壁323朝向栅极沟槽第二分部32的中心B-B’的一侧为例进行说明。设置连接第二开口321和第三开口322的第一侧壁323的截面形状为光滑曲线，并且该光滑曲线上的任意一点的切线位于第一侧壁323朝向栅极沟槽第二分部 32的中心B-B’的一侧，可以保证栅极沟槽第二分部32仅在远离衬底10一侧具备较大开口，即仅第三开口322具备较大的开口面积，第三开口322之下的部分开口面积均较小，如此不仅可以保证半导体器件具备较高的工作频率、较小的栅极电阻、较强的栅极控制沟道的能力和可靠性，还可以保证形成在栅极沟槽30内的栅极52与之下的二维电子气之间的寄生电容较小，对半导体器件的电学性能影响较小。
进一步的，第一侧壁323的截面形状可以包括圆弧；或者第一侧壁323的截面形状由多个不同曲率半径的圆弧依次顺滑连接得到。当第一侧壁323的截面形状为圆弧时，靠近漏极一侧的第一侧壁323对应的圆心位于栅极沟槽第二分部32与漏极53之间，靠近源极一侧的第一侧壁323对应的圆心位于栅极沟槽第二分部32与源极51之间；当第一侧壁323的截面形状由多个不同曲率半径的圆弧依次顺滑连接得到，靠近漏极一侧的第一侧壁323对应的多个圆心均位于栅极沟槽第二分部32与漏极53之间，靠近源极一侧的第一侧壁323对应的多个圆心位于栅极沟槽第二分部32与源极51之间，如此保证栅极沟槽第二分部32仅在远离衬底10一侧具备较大开口，即仅第三开口322具备较大的开口面积，第三开口322之下的部分开口面积均较小，如此可以保证形成在栅极沟槽30内的栅极52与之下的二维电子气之间的寄生电容较小，对半导体器件的电学性能影响较小。
需要说明的是，本发明实施例仅以第一侧壁323的截面形状为光滑曲线，且光滑曲线上任意一点的切线包括位于栅极沟槽第二分部内的部分为优选实施例进行说明，可以理解的是，第一侧壁323的截面形状还可以为直线，例如栅极沟槽第二分部32的截面形状为倒梯形，如图3所示。如此也可以保证半导体器件兼具高频特性、较小栅极电阻以及较大的稳定性。
可选的，继续参考图2所示，沿源极51指向漏极53的方向，如图中所示的X方向，第一侧壁323在衬底10上的垂直投影长度为L1，第一侧壁323在垂直衬底10的方向上的延伸长度为L2，其中L1<L2。
示例性的，设置第一侧壁323在衬底10上的垂直投影长度L1与第一侧壁 323在垂直衬底10的方向上的延伸长度L2之间满足L1<L2，可以使得第三开口 322超出第二开口312的区域不会太大，保证位于第三开口322一侧的栅极52 与其下的二维电子气之间的寄生电容较小，保证半导体器件的电学性能良好。
可选的，继续参考图2所示，沿源极51指向漏极53的方向，如图中所示的X方向，底面311的延伸长度为L3，其中，L3≤0.25μm。
示例性的，底面311的延伸长度即栅极52在靠近衬底10一侧的延伸长度，设置底面311的延伸长度L3满足L3≤0.25μm，有利于实现半导体器件的高频特性。优选地，当底面311的延伸长度L3满足L3≤0.2μm时，可以保证靠近衬底10一侧的栅极52的延伸长度较小，充分发挥半导体器件的高频特性。
可选的，继续参考图2所示，多层半导体层20中形成有二维电子气，底面 311与二维电子气的表面平行；沿垂直衬底10的方向，如图中所示的Y方向，底面311与二维电子气的表面之间的距离为h，其中，h≥15nm。
示例性的，栅极52穿过介质层40延伸至半导体层20内部，且要满足栅极底面311与二维电子气的表面之间的距离h满足在h≥15nm，可以保证半导体器件沟道导通状态时，半导体器件获得高频特性的同时，栅极沟槽30下方有足够的二维电子气，保证了半导体器件低导通电阻的特性。
图4是本发明实施例提供的另一种栅极沟槽的方法示意图，参考图2-图4 所示，栅极沟槽第一分部包31包括连接底面311和第一开口312的第二侧壁313，第二侧壁313的截面形状为直线，且第二侧壁313与垂直衬底10的方向之间的夹角为α，其中，0°≤α≤45°。
示例性的，第一开口312在衬底10上的垂直投影覆盖底面311在衬底10 上的垂直投影，可以是第一开口312的开口面积等于底面311的覆盖面积，如图2和图3所示；也可以是第一开口312的开口面积大于底面311的覆盖面积，如图4所示。当第一开口312的开口面积等于底面311的覆盖面积时，此时第二侧壁313的与垂直衬底10的方向(如图中所示的Y方向)之间的夹角α＝0°；当第一开口312的开口面积大于底面311的覆盖面积，此时第二侧壁313的与垂直衬底10的方向(如图中所示的Y方向)之间的夹角α>0°。但是需要注意的是，第二侧壁313的与垂直衬底10的方向(如图中所示的Y方向)之间的夹角α还需满足α≤45°，避免因第一开口312过大造成栅极52与其下的二维电子气之间的寄生电容过大，影响半导体电学特性。
图5是本发明实施例提供的另一种栅极沟槽的放大示意图，如图5所示，第一侧壁323在第一侧壁323和第二侧壁313结合位置处的切线与第二侧壁313 重合。
示例性的，由于第二开口321在衬底10上的垂直投影与第一开口312在衬底10上的垂直投影重合，保证第二开口321和第一开口312开口面积大小相同，如此可以保证栅极沟槽第一分部31和栅极沟槽第二分部32完全契合。进一步的，设置第一侧壁323在第一侧壁323和第二侧壁313结合位置处A3点的切线与第二侧壁313重合，保证第一侧壁323和第二侧壁313结合位置处A3平滑过渡，没有凸点或者凹点，半导体器件在工作过程中不会在第一侧壁323和第二侧壁313结合位置处产生电荷累积，可以改善器件的短沟道效应，提高该结构栅极本身工作的可靠性。
可选的，继续参考图1所示，本发明实施例提供的多层半导体层20可以包括位于衬底10上的成核层201；位于成核层201远离衬底10一侧的缓冲层202；位于缓冲层202远离成核层201一侧的沟道层203；位于沟道层203远离缓冲层 202一侧的势垒层204。
示例性的，成核层201和缓冲层202的材料可以为氮化物，具体可以为GaN 或AlN或其他氮化物，也可以为硅或者其他半导体材料。成核层201和缓冲层 202可以用于匹配衬底10的材料和外延沟道层203。沟道层203的材料可以为 GaN或者InAlN，也可以为硅或者其他半导体材料。势垒层204位于沟道层203 上方，势垒层204的材料可以是包括镓类化合物半导体材料或氮类化物半导体材料，例如InxAlyGazN1-x-y-z，其中，0≤x≤1，0≤y≤1，0≤z≤1。可选的，沟道层203和势垒层204组成半导体异质结结构，在沟道层203和势垒层204的界面处形成高浓度二维电子气；可选的，势垒层204的材料还可以为也可以为硅或者其他半导体材料。因此，本发明实施例提供的多层半导体层20可以为III-V 族化合物的半导体材料，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。
应该理解，本发明实施例是从半导体器件栅极沟槽结构设计的角度来改善半导体器件的可靠性。所述半导体器件包括但不限制于：工作在高电压大电流环境下的大功率氮化镓高电子迁移率晶体管(High Electron Mobility Transistor，简称HEMT)、绝缘衬底上的硅(Silicon-On-Insulator，简称SOI)结构的晶体管、砷化镓(GaAs)基的晶体管以及金属氧化层半导体场效应晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor，简称MOSFET)、金属绝缘层半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称 MISFET)、双异质结场效应晶体管(Double Heterojunction Field-Effect Transistor，简称DHFET)、结型场效应晶体管(Junction Field-EffectTransistor，简称JFET)，金属半导体场效应晶体管(Metal-Semiconductor Field-EffectTransistor，简称 MESFET)，金属绝缘层半导体异质结场效应晶体管(Metal-Semiconductor Heterojunction Field-Effect Transistor，简称MISHFET)或者其他场效应晶体管。
基于同一发明构思，本发明实施例还提供了一种半导体器件的制备方法，如图6所示，本发明实施例提供的半导体器件的制备方法可以包括：
S110、提供衬底。
示例性的，衬底的材料可以为Si、SiC或者蓝宝石，还可以是其他适合生长半导体材料的材料。衬底的制备方法可以是常压化学气相沉积法、亚常压化学气相沉积法、金属有机化合物气相沉淀法、低压力化学气相沉积法、高密度等离子体化学气相沉积法、超高真空化学气相沉积法、等离子体增强化学气相沉积法、触媒化学气相沉积法、混合物理化学气相沉积法、快速热化学气相沉积法、气相外延法、脉冲激光沉积法、原子层外延法、分子束外延法、溅射法或蒸发法。
S120、在所述衬底一侧制备多层半导体层。
示例性的，多层半导体层位于衬底一侧，多层半导体层具体可以为III-V族化合物的半导体材料，也可以为硅或者其他半导体材料，本发明实施例对此不进行限定。
S130、在所述多层半导体层远离所述衬底的一侧制备栅极沟槽第一分部，所述栅极沟槽第一分部包括位于所述多层半导体层内部的底面以及位于所述多层半导体层表面的第一开口；所述第一开口在所述衬底上的垂直投影覆盖所述底面在所述衬底上的垂直投影。
示例性的，采用刻蚀方法，在第二半导体层远离衬底的一侧的栅极指定区域形成栅极沟槽第一分部，栅极沟槽第一分部包括位于多层半导体层内的底面和位于多层半导体层表面的第一开口。
具体的，底面在水平方向上的延伸长度小于或者等于0.25μm，有利于实现半导体器件的高频特性。进一步的，底面与二维电子气的表面之间的距离大于或者等于15nm，保证在半导体器件沟道导通状态时，栅极沟槽下方有足够的二维电子气，保证半导体器件低导通电阻的特性。
第一开口在衬底上的垂直投影覆盖底面在衬底上的垂直投影，可以是第一开口的开口面积等于底面的覆盖面积，也可以是第一开口的开口面积大于底面的覆盖面积，本发明实施例对此不进行限定。
S140、在所述多层半导体层远离所述衬底的一侧制备介质层。
具体的，由于多层半导体层中形成有栅极沟槽第一分部，在多层半导体层远离衬底的一侧制备介质层即在多层半导体层远离衬底的一侧表面以及在栅极沟槽第一分部内制备介质层，介质层覆盖多层半导体层远离衬底的一侧以及栅极沟槽第一分部的位于多层半导体层内的底面。
S150、制备贯穿所述介质层的栅极沟槽第二分部，所述栅极沟槽第一分部和所述栅极沟槽第二分部组成栅极沟槽；其中，所述栅极沟槽第二分部包括位于所述介质层靠近所述衬底一侧表面的第二开口以及位于所述介质层远离所述衬底一侧表面的第三开口，所述第二开口在所述衬底上的垂直投影与所述第一开口在所述衬底上的垂直投影重合，所述第三开口在所述衬底上的垂直投影覆盖所述第二开口在所述衬底上的垂直投影，且所述第三开口的开口面积大于所述第二开口的开口面积。
示例性的，第一开口在衬底上的垂直投影覆盖底面在衬底上的垂直投影，
第二开口在衬底上的垂直投影与第一开口在衬底上的垂直投影重合，第三开口在衬底上的垂直投影覆盖第二开口在衬底上的垂直投影，且第三开口的开口面积大于第二开口的开口面积，保证栅极沟槽在靠近衬底的一侧具备较小尺寸，如此形成在栅极沟槽内的栅极在靠近衬底的一侧具备较小的尺寸，有利于实现半导体器件的高频特性；栅极沟槽远离衬底的一侧具备较大尺寸，如此形成在栅极沟槽内的栅极在远离衬底的一侧具备较大的尺寸，有利于降低栅极的电阻，同时增强半导体器件栅极对沟道区的控制能力，有利于抑制半导体器件的短沟道效应，提高器件的可靠性；进一步可以防止剥离介质层表面的栅极金属时导致栅极金属条的变形，提高小尺寸栅极制备工艺。
S160、在所述栅极沟槽中制备栅极，在所述多层半导体层远离所述衬底的一侧制备源极和漏极，所述栅极位于所述源极和所述漏极之间。
示例性的，源极与漏极与多层半导体层形成欧姆接触，栅极与多层半导体层形成肖特基接触。可选的，源极和漏极的材质可以为Ni、Ti、Al、Au等金属中的一种或多种的组合，栅极的材质可以为Ni、Pt、Pb、Au等金属中的一种或多种的组合。
可选的，在多层半导体层远离衬底的一侧制备栅极沟槽第一分部，可以包括：
采用第一掩模工艺，在多层半导体层远离衬底的一侧的指定位置，制备栅极沟槽第一分部；
在多层半导体层远离衬底的一侧制备介质层，包括：
在多层半导体层远离衬底的一侧以及栅极沟槽第一分部内制备介质层；
制备贯穿介质层的栅极沟槽第二分部，包括：
采用第二掩模工艺，去除栅极沟槽第一分部上侧以及栅极沟槽第一分部内的介质层；
采用第三掩模工艺，采用介质层横纵比由大到小渐变式刻蚀速率工艺去除围绕栅极沟槽第一分部的介质层，得到栅极沟槽第二分部，栅极沟槽第二分部包括位于介质层靠近衬底一侧表面的第二开口以及位于介质层远离衬底一侧表面的第三开口，第二开口在衬底上的垂直投影与第一开口在所述衬底上的垂直投影重合，第三开口在衬底上的垂直投影覆盖第二开口在衬底上的垂直投影，且第三开口的开口面积大于第二开口的开口面积。
示例性的，下面对制备栅极沟槽的工艺进行详细说明：
采用第一掩模工艺，在多层半导体层远离衬底的一侧的指定位置，通过刻蚀方式制备栅极沟槽第一分部；
在多层半导体层远离衬底的一侧以及栅极沟槽第一分部内制备介质层；
采用第二掩模工艺，依次刻蚀去除栅极沟槽第一分部上侧以及栅极沟槽第一分部内的介质层；
采用第三掩模工艺，采用介质层横纵比由大到小渐变式刻蚀速率工艺去除围绕栅极沟槽第一分部的介质层，得到栅极沟槽第二分部，保证，得到靠近衬底一侧的开口面积小，远离衬底一侧的开口面积大的栅极沟槽第二分部，其中掩模板的横纵比可以理解为掩膜板沿源极指向漏极的方向上的延伸长度与掩模板的厚度之间的比值。如此保证栅极沟槽第二分部的第二开口在所述衬底上的垂直投影与栅极沟槽第一分部的第一开口在衬底上的垂直投影重合，第三开口在衬底上的垂直投影覆盖第二开口在衬底上的垂直投影，且第三开口的开口面积大于第二开口的开口面积，保证栅极沟槽在靠近衬底的一侧具备较小尺寸，有利于实现半导体器件的高频特性；在远离衬底的一侧具备较大尺寸，有利于降低栅极电阻，同时增强半导体器件栅极对沟道区的控制能力，有利于抑制半导体器件的短沟道效应，提高器件的可靠性。
综上，本发明实施例提供的半导体器件的制备方法，通过制备栅极沟槽包括位于多层半导体层中的栅极沟槽第一分部以及贯穿介质层的栅极沟槽第二分部，栅极沟槽第一分部包括位于多层半导体层内部的底面以及位于多层半导体层表面的第一开口，栅极沟槽第二分部包括位于介质层靠近衬底一侧表面的第二开口以及位于介质层远离衬底一侧表面的第三开口，设置第一开口在衬底上的垂直投影覆盖底面在衬底上的垂直投影，第二开口在衬底上的垂直投影与第一开口在衬底上的垂直投影重合，第三开口在衬底上的垂直投影覆盖第二开口在衬底上的垂直投影，第三开口的开口面积大于第二开口的开口面积，一方面可以保证栅极沟槽在靠近衬底的一侧具备较小尺寸，有利于实现半导体器件的高频特性；另一方面可以保证栅极沟槽在远离衬底的一侧具备较大尺寸，有利于降低栅极电阻，同时增强半导体器件栅极对沟道区的控制能力，有利于抑制半导体器件的短沟道效应，提高器件的可靠性；再一方面由于第三开口的开口面积大于第二开口的开口面积，可以防止栅极制备过程中剥离介质层表面的金属时导致栅极金属条的变形，提高小尺寸栅极制备工艺。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种半导体器件，其特征在于，包括：
衬底；
位于所述衬底一侧的多层半导体层；所述多层半导体层远离所述衬底的一侧形成有栅极沟槽第一分部，所述栅极沟槽第一分部包括位于所述多层半导体层内部的底面以及位于所述多层半导体层表面的第一开口；所述第一开口在所述衬底上的垂直投影覆盖所述底面在所述衬底上的垂直投影；
位于所述多层半导体层远离所述衬底一侧的介质层，所述介质层中形成有贯穿所述介质层的栅极沟槽第二分部，所述栅极沟槽第一分部和所述栅极沟槽第二分部组成栅极沟槽；其中，所述栅极沟槽第二分部包括位于所述介质层靠近所述衬底一侧表面的第二开口以及位于所述介质层远离所述衬底一侧表面的第三开口，所述第二开口在所述衬底上的垂直投影与所述第一开口在所述衬底上的垂直投影重合，所述第三开口在所述衬底上的垂直投影覆盖所述第二开口在所述衬底上的垂直投影，且所述第三开口的开口面积大于所述第二开口的开口面积；
位于所述栅极沟槽中的栅极，以及位于所述多层半导体层远离所述衬底一侧的源极和漏极，所述栅极位于所述源极和所述漏极之间。
2.根据权利要求1所述的半导体器件，其特征在于，所述栅极沟槽第二分部还包括连接所述第二开口和所述第三开口的第一侧壁，所述第一侧壁的截面形状为曲线；
所述曲线上任意一点的切线位于所述第一侧壁朝向所述栅极沟槽第二分部的中心的一侧。
3.根据权利要求2所述的半导体器件，其特征在于，所述第一侧壁的截面形状包括圆弧；或者所述第一侧壁的截面形状由多个不同曲率半径的圆弧依次顺滑连接得到。
4.根据权利要求2所述的半导体器件，其特征在于，沿所述源极指向所述漏极的方向，所述第一侧壁在所述衬底上的垂直投影长度为L1；
所述第一侧壁在垂直所述衬底的方向上的延伸长度为L2；
其中，L1<L2。
5.根据权利要求1所述的半导体器件，其特征在于，沿所述源极指向所述漏极的方向，所述底面的延伸长度为L3，其中，L3≤0.25μm。
6.根据权利要求1所述的半导体器件，其特征在于，所述多层半导体层中形成有二维电子；
沿垂直所述衬底的方向，所述底面与所述二维电子气的表面之间的距离为h，其中，h≥15nm。
7.根据权利要求4所述的半导体器件，其特征在于，所述栅极沟槽第一分部包括连接所述底面和所述第一开口的第二侧壁，所述第二侧壁的截面形状为直线，且所述第二侧壁与垂直所述衬底的方向之间的夹角为α，其中，0°≤α≤45°。
8.根据权利要求1所示的半导体器件，其特征在于，所述栅极远离所述衬底一侧的表面和所述栅极沟槽第二分部的所述第三开口边缘贴合。
9.一种半导体器件的制备方法，用于制备权利要求1-8任一项所述的半导体器件，其特征在于，包括：
提供衬底；
在所述衬底一侧制备多层半导层；
在所述多层半导体层远离所述衬底的一侧制备栅极沟槽第一分部，所述栅极沟槽第一分部包括位于所述多层半导体层内部的底面以及位于所述多层半导体层表面的第一开口；所述第一开口在所述衬底上的垂直投影覆盖所述底面在所述衬底上的垂直投影；
在所述多层半导体层远离所述衬底的一侧制备介质层；
制备贯穿所述介质层的栅极沟槽第二分部，所述栅极沟槽第一分部和所述栅极沟槽第二分部组成栅极沟槽；其中，所述栅极沟槽第二分部包括位于所述介质层靠近所述衬底一侧表面的第二开口以及位于所述介质层远离所述衬底一侧表面的第三开口，所述第二开口在所述衬底上的垂直投影与所述第一开口在所述衬底上的垂直投影重合，所述第三开口在所述衬底上的垂直投影覆盖所述第二开口在所述衬底上的垂直投影，且所述第三开口的开口面积大于所述第二开口的开口面积；
在所述栅极沟槽中制备栅极，在所述多层半导体层远离所述衬底的一侧制备源极和漏极，所述栅极位于所述源极和所述漏极之间。
10.根据权利要求9所述的制备方法，其特征在于，在所述多层半导体层远离所述衬底的一侧制备栅极沟槽第一分部，包括：
采用第一掩模工艺，在所述多层半导体层远离所述衬底的一侧的指定位置，制备所述栅极沟槽第一分部；
在所述多层半导体层远离所述衬底的一侧制备介质层，包括：
在所述多层半导体层远离所述衬底的一侧以及所述栅极沟槽第一分部内制备介质层；
制备贯穿所述介质层的栅极沟槽第二分部，包括：
采用第二掩模工艺，去除所述栅极沟槽第一分部上侧以及所述栅极沟槽第一分部内的介质层；
采用第三掩模工艺，采用介质层横纵比由大到小渐变式刻蚀速率工艺去除围绕所述栅极沟槽第一分部的所述介质层，得到栅极沟槽第二分部，所述栅极沟槽第二分部包括位于所述介质层靠近所述衬底一侧表面的第二开口以及位于所述介质层远离所述衬底一侧表面的第三开口，所述第二开口在所述衬底上的垂直投影与所述第一开口在所述衬底上的垂直投影重合，所述第三开口在所述衬底上的垂直投影覆盖所述第二开口在所述衬底上的垂直投影，且所述第三开口的开口面积大于所述第二开口的开口面积。
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