CN107546265B - 半导体器件及其制造方法 - Google Patents

Abstract

本发明涉及半导体及半导体制造技术领域，具体而言，涉及一种半导体器件及其制造方法。所述半导体器件包括：半导体层；基于所述半导体层制作的第一源极、第一漏极、第一栅极、第二源极、第二漏极和第二栅极；隔离沟槽；将所述第一漏极与所述第二源极电连接的第一互联导体；以及将所述第一源极与所述第二栅极电连接的第二互联导体。所述半导体器件提高了半导体器件的整体耐压性及可靠性，并具有高开关频率以及低开关损耗特性。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体及半导体制造技术领域，具体而言，涉及一种半导体器件及其制造方法。

背景技术

在高压开关应用领域中，希望三极管具有反向耐压大、开关频率高、导通损耗低等特性，以提高应用系统的效率。基于宽禁带半导体材料，特别是氮化镓材料的功率电子器件具有优越的特性。因此，氮化镓三极管近年来逐渐成为研究的热点。基于铝镓氮/氮化镓异质结构所形成的水平方向的高电子迁移率的二维电子气沟道制作的高电子迁移率晶体管(High Electron Mobility Transistor，HEMT)已经被广泛的应用于射频和电力电子领域。一方面是因为氮化镓是宽禁带半导体材料，具有比硅材料大10倍左右临界击穿电场以及相应的高耐压的特性，另一方面是由于二维电子气沟道能够提供非常小的导通电阻，从而减少开关器件的功率损耗。因此基于铝镓氮/氮化镓异质结构的水平三极管逐渐成为业界的重要研究方向。

由于GaN材料的极化特性，通常形成的铝镓氮/氮化镓基HEMT器件为耗尽型，基于安全性和节能的考虑，电力电子系统更加需要开关器件为增强型(常关型)器件。因此，对于铝镓氮/氮化镓HEMT器件而言，增强型HEMT器件实现是至关重要的。因此，如何实现既具有高耐压特性又具有高开关频率，低损耗优势的半导体集成器件，成为一个亟待解决的技术难题。

发明内容

有鉴于此，本发明的目的在于提供一种半导体器件及其制造方法，以解决上述问题。

为实现上述目的，本发明提供如下技术方案：

一种半导体器件，包括：

半导体层；

基于所述半导体层制作的第一源极、第一漏极、第一栅极、第二源极、第二漏极和第二栅极，所述第一栅极位于所述第一源极与所述第一漏极之间，所述第二栅极位于所述第二源极与所述第二漏极之间；

隔离沟槽，形成于所述第一漏极与所述第二源极之间的所述半导体层内，使所述第一漏极和所述第二源极形成高阻断区；

基于所述半导体层制作并将所述第一漏极与所述第二源极电连接的第一互联导体；以及

基于所述半导体层制作并将所述第一源极与所述第二栅极电连接的第二互联导体。

可选地，所述半导体层包括衬底、位于所述衬底一侧的第一半导体层和位于所述第一半导体层远离所述衬底一侧的第二半导体层，所述第一半导体层和所述第二半导体层的交界面形成二维电子气；

所述第一源极、第一漏极、第二源极和第二漏极基于所述第二半导体层远离所述第一半导体层的一侧制作，并与所述二维电子气形成欧姆接触；

所述隔离沟槽贯穿所述第二半导体层并延伸至所述第一半导体层内，所述隔离沟槽使位于所述第一漏极与所述第二源极之间的二维电子气沟道形成高阻断区。

可选地，所述半导体器件还包括位于所述第二半导体层上远离所述衬底一侧并与所述第一栅极的位置对应的第三半导体层，所述第三半导体层与所述第二半导体层的电极性相反，所述第一栅极形成于所述第三半导体层。

可选地，所述第一源极和第一漏极之间设置有栅极沟槽，所述栅极沟槽的底部贯穿所述第二半导体层并延伸至所述第一半导体层，使所述第一栅极下方的二维电子气耗尽；

所述第一栅极的至少一部分位于所述栅极沟槽内，所述栅极沟槽内覆盖有栅极电介质层，以隔离所述第一栅极与所述第二半导体层。

可选地，所述第二半导体层、所述隔离沟槽内部以及所述栅极沟槽内部覆盖有栅极电介质层。

可选地，所述半导体层与所述第一栅极对应的区域注入有F离子，所述第一栅极形成于所述半导体层注入有所述F离子的区域上。

可选地，所述第一互联导体连接在第一漏极电极与所述第二源极之间，以实现所述第一漏极与所述第二源极之间的电连接；

所述第二互联导体连接在第一源极电极和第二栅极电极之间，以实现所述第一源极与所述第二栅极之间的电连接。

可选地，所述半导体器件还包括电阻器件，所述电阻器件的一端通过第三互联导体与所述第一源极电极连接、另一端通过第四互联导体与所述第一漏极电极连接，使该电阻器件并联在所述第一源极和第一漏极两端。

可选地，所述半导体器件还包括电容器件，所述电容器件的一端通过第五互联导体与所述第一源极电极连接、另一端通过第六互联导体与所述第一漏极电极连接，使该电容器件并联在所述第一源极和第一漏极两端。

可选地，所述第一漏极和第一源极之间的击穿电压位于所述第二栅极和第二源极之间的阈值电压与最大承受电压之间。

可选地，所述第一源极和第一漏极沟道导通状态的电流大于或等于所述第二源极和第二漏极沟道导通状态的电流，所述第一源极和第一漏极沟道导通电阻在所述半导体器件导通电阻所占比例低于10％。

可选地，所述第一源极和第一漏极间的电容大于或等于所述第二源极和第二漏极间的电容。

可选地，所述第一源极和第一漏极间的关态漏电流大于或等于所述第二源极和第二漏极间的关态漏电流。

可选地，所述第一漏极和第一源极间的击穿电压为10V～50V，所述第一栅极和第一源极间的阈值电压大于或等于3V；所述第二源极和第二漏极间的击穿电压大于300V。

本发明还提供一种半导体器件制造方法，包括：

提供一半导体层；

基于所述半导体层制作隔离沟槽；

基于所述半导体层制作第一源极、第一漏极、第二源极和第二漏极，其中，所述隔离沟槽位于所述第一漏极与所述第二源极之间，使所述第一漏极和所述第二源极形成高阻断区；

基于所述半导体层制作位于所述第一源极和第一漏极之间的第一栅极，位于所述第二源极和第二漏极之间的第二栅极；

基于所述半导体层制作将所述第一漏极与所述第二源极电连接的第一互联导体，以及基于所述半导体层制作将所述第一源极与所述第二栅极电连接的第二互联导体。

可选地，所述提供一半导体层的步骤包括：

在衬底的一侧沉积第一半导体层；

在所述第一半导体层远离所述衬底一侧沉积第二半导体层，所述第一半导体层和所述第二半导体层的交界面形成二维电子气；其中：

所述第一源极、第一漏极、第二源极和第二漏极基于所述第二半导体层远离所述第一半导体层的一侧制作，并与所述二维电子气形成欧姆接触；

所述隔离沟槽贯穿所述第二半导体层并延伸至所述第一半导体层内，使位于所述第一漏极与所述第二源极之间的二维电子气沟道形成高阻断区。

可选地，所述第一栅极通过以下步骤形成：

在所述第二半导体层上生长与所述第二半导体层电极性相反的第三半导体层；

将所述第三半导体层除与所述第一栅极对应的位置之外的区域去除；

在所述第三半导体层剩余区域上方形成所述第一栅极。

可选地，所述第一栅极和第二栅极通过以下步骤形成：

在所述第一源极和第一漏极之间形成底部贯穿所述第二半导体层并延伸至所述第一半导体层的栅极沟槽；

在所述栅极沟槽、隔离沟槽和第二半导体层覆盖栅极电介质层；

在所述栅极沟槽的栅极电介质层形成第一栅极，在所述第二源极和第二漏极之间的栅极电介质层形成第二栅极。

本发明实施例提供的半导体器件及其制造方法，采用同步工艺，在相同半导体层的基础上形成包括第一源极、第一漏极和第一栅极的低压增强型半导体器件，以及包括第二源极、第二漏极和第二栅极的高压耗尽型半导体器件，并通过互联导体进行电连接。此方案可以实现高频、低损耗以及高可靠性的半导体器件。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍。应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1为本发明实施例一提供的半导体器件的结构示意图。

图2为本发明实施例二提供的半导体器件的结构示意图。

图3为本发明实施例三提供的半导体器件的结构示意图。

图4为本发明实施例四提供的半导体器件的结构示意图。

图5为本发明实施例五提供的半导体器件的结构示意图。

图6为本发明实施例六提供的半导体器件的结构示意图。

图7为本发明实施例提供的半导体器件制造方法的流程图。

图8为本发明实施例提供的第一栅极制造方法的流程图。

图9为本发明实施例提供的第一栅极和第二栅极制造方法的流程图。

图10a～10i为图7所示的半导体器件制造方法各步骤中的半导体器件的结构变化示意图。

图标：101-衬底；102-第一半导体层；103-第二半导体层；104-二维电子气；105a-隔离沟槽；105b-隔离区；106a-第二漏极；106b-第二源极；106c-第一漏极；106d-第一源极；107-栅极电介质层；108-钝化介质层；109a-第二栅极；109b-第一栅极；110-第一互联导体；111-第二互联导体；112-第三半导体层；250-注入有F离子的区域；360-栅极沟槽；404-第二栅极电极；406-第二漏极电极；415-第一漏极电极；434-第一栅极电极；438-第一源极电极；510a-第三互联导体；510b-第四互联导体；520-电阻器件；520a-第一电极；520b-第二电极；610a-第五互联导体；610b-第六互联导体；620-电容器件；620a-第一端；620b-第二端。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。在本发明的描述中，术语“第一”、“第二”、“第三”、“第四”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

实施例一

图1示出了本发明实施例提供的半导体器件的结构示意图。半导体器件包括：半导体层、第一源极106d、第一漏极106c、第一栅极109b、第二源极106b、第二漏极106a、第二栅极109a、隔离沟槽105a、第一互联导体110和第二互联导体111。

其中，半导体层可以是由一种或多种半导体材料构成的单层、双层或多层结构，本发明对此没有任何限制。所述半导体层可以由III-V半导体化合物材料制成。或者，所述半导体层包括半导体衬底101及在半导体衬底101上生长的外延层。所述半导体层可以由适用于氮化镓高电子迁移率功率器件、高压横向扩散金属氧化物半导体LDMOS功率器件、SiC功率器件及GaAs器件等的半导体材料制造而成。

本发明实施例中，所述半导体层可以包括衬底101、位于所述衬底101一侧的第一半导体层102和位于所述第一半导体层102远离所述衬底101一侧的第二半导体层103。所述第一半导体层102和所述第二半导体层103的交界面形成二维电子气104。

其中，衬底101的材料可以是氮化镓、硅、蓝宝石、氮化硅、氮化铝、SOI或其它可以外延生长III-V族氮化物的材料。可选地，在衬底101上依次生长的第一半导体层102和第二半导体层103中，第一半导体层102的禁带宽度小于第二半导体层103的禁带宽度。第一半导体层102的材料可以是氮化镓，第二半导体层103的材料可以是铝镓氮，在第一半导体层102和第二半导体层103的交界面处形成有二维电子气104。

第一源极106d、第一漏极106c、第一栅极109b、第二源极106b、第二漏极106a和第二栅极109a基于所述半导体层制作并形成于所述半导体层一侧。所述第一栅极109b位于所述第一源极106d与所述第一漏极106c之间，所述第二栅极109a位于所述第二源极106b与所述第二漏极106a之间。

在所述半导体层包括在衬底101上依次生长的第一半导体层102和第二半导体层103时，所述第一源极106d、第一漏极106c、第二源极106b和第二漏极106a基于所述第二半导体层103远离所述第一半导体层102的一侧制作并形成于所述第二半导体层103上，且第一源极106d、第一漏极106c、第二源极106b和第二漏极106a与所述二维电子气104形成欧姆接触。其中，第一源极106d、第一漏极106c、第二源极106b和第二漏极106a的制作材料可以为金属。

可选地，所述半导体器件还包括位于所述第二半导体层103上远离所述衬底101一侧并与所述第一栅极109b的位置对应的第三半导体层112，所述第三半导体层112与所述第二半导体层103的电极性相反，所述第一栅极109b形成于所述第三半导体层112。

可选地，第三半导体层112可以为在第二半导体层103上生长的、与第二半导体层103电极性相反的P型半导体层。经过刻蚀工艺去除第一栅极109b以外的P型半导体层，第一栅极109b形成于剩余的P型半导体层上。

本发明实施例中，隔离沟槽105a形成于所述第一漏极106c与所述第二源极106b之间的所述半导体层内，使所述第一漏极106c和所述第二源极106b形成高阻断区。

在所述半导体层包括在衬底101上依次生长的第一半导体层102和第二半导体层103时，所述隔离沟槽105a可贯穿所述第二半导体层103并延伸至所述第一半导体层102内。在第一漏极106c和第二源极106b之间的第二半导体层103以及第一半导体层102内形成隔离沟槽105a，主要使在第一漏极106c和第二源极106b之间的二维电子气沟道形成高阻断区。

可选地，在半导体器件的两侧形成有用以与相邻器件隔离的隔离区105b。该隔离区105b贯穿所述第二半导体层103并延伸至所述第一半导体层102内。

本发明实施例中，在上述第二半导体层103、隔离沟槽105a以及隔离区105b上覆盖有栅极电介质层107，该栅极电介质层107可以是氮化硅、氧化硅、氮化铝等。所述第二栅极109a形成于第二源极106b和第二漏极106a之间的栅极电介质层107上。

所述第一互联导体110基于所述半导体层制作并将所述第一漏极106c与所述第二源极106b电连接。所述第二互联导体111基于所述半导体层制作并将所述第一源极106d与所述第二栅极109a电连接。其中，所述第一互联导体110和所述第二互联导体111都可以选择低导通电阻率的金属或金属合金。

可选地，第一源极106d、第一漏极106c、第二源极106b和第二漏极106a的制作材料可以为金属，相应地，第一互联导体110和第二互联导体111的制作材料也可为金属，分别形成第一互联金属和第二互联金属。

其中，可以在上述第一源极106d、第一漏极106c、第一栅极109b、第二源极106b、第二漏极106a、第二栅极109a和栅极电介质层107上沉积钝化介质层108。所述第二互联导体111可以覆盖于所述钝化介质层108上方。所述钝化介质层108可用于保护其覆盖的器件，例如，第一栅极109b、第一漏极106c、第二源极106b、第二栅极109a以及第一互联导体110等。此外，第一互联导体110以及第二互联导体111通过钝化介质层108相互之间绝缘隔离。

通过上述设计，第一源极106d、第一漏极106c、第一栅极109b、第一半导体层102、第二半导体层103以及P型半导体层共同形成了增强型半导体器件，如图所示的E-MODE区域。第二源极106b、第二漏极106a、第二栅极109a、第一半导体层102、第二半导体层103和栅极电介质层107共同形成了耗尽型半导体器件，如图所示D-MODE区域。

为确保施加在第二栅极109a和第二源极106b的电压既能保证关断耗尽型半导体器件的沟道，又不会超出耗尽型半导体器件的栅极，即第二栅极109a的承受电压范围，可选地，所述第一漏极106c和第一源极106d之间的击穿电压位于所述第二栅极109a和第二源极106b之间的阈值电压与最大承受电压之间。

可选地，所述第一漏极106c和第一源极106d间的击穿电压为10V～50V。所述第一栅极109b和第一源极106d之间的阈值电压大于或等于3V，以确保半导体器件在使用过程不会受到噪声干扰而发生误开启。所述第二源极106b和第二漏极106a间的击穿电压大于300V，例如，可以为600V、800V，…3000V等。

为了确保增强型半导体器件和耗尽型半导体器件的电路匹配，可选地，所述第一源极106d和第一漏极106c沟道导通状态的电流大于或等于所述第二源极106b和第二漏极106a沟道导通状态的电流。

为了降低由于增强型半导体器件引入的导通损耗比例，可选地，所述第一源极106d和第一漏极106c沟道导通电阻在所述半导体器件导通电阻所占比例低于预设值。其中，预设值可以根据事情需求灵活设置，例如，第一源极106d和第一漏极106c沟道导通电阻在半导体器件导通电阻所占比例可以低于约10％。

本发明实施例一提供的半导体器件，采用同步工艺分别形成了低压增强型半导体器件和高压耗尽型半导体器件，并通过互联金属工艺，实现了两种器件电极的级联，进而实现了可以耐高压的增强型集成三极管。低压增强型半导体器件和高压耗尽型半导体器件采用相同的具有高迁移率、高饱和漂移速度的半导体材料体同步工艺制作而成，可以完全体现GaN半导体高频特性。低压增强型半导体器件和高压耗尽型半导体器件同时采用GaN半导体制作，实现无反向恢复特性，在提高了器件频率特性的基础上，降低了器件的工作损耗。通过高精度的互联金属工艺实现相关电极间的级联，进一步实现了可忽略或无寄生电感工艺，可以进一步提高半导体集成器件的可靠性能。

实施例二

图2是本发明实施例二提供的半导体器件的结构示意图。如图2所示，本实施例与实施例一类似，不同之处在于，实施例二中，所述半导体层与所述第一栅极109b对应的区域注入有F离子，所述第一栅极109b形成于所述半导体层注入有F离子的区域250上。

在所述半导体层包括在衬底101上依次生长的第一半导体层102和第二半导体层103时，所述注入有F离子的区域250位于第一半导体层102和第二半导体层103与第一栅极109b对应的区域，并从第二半导体层103延伸至第一半导体层102，使得第一栅极109b下方形成二维电子气104耗尽的半导体区域，第一栅电极形成在经过F离子注入的、二维电子气104耗尽的半导体区域上。

与本发明实施例一相比，本发明实施例二采用F离子注入工艺形成第一栅极109b的工艺，工艺比较简单，省去了生长P型半导体层，再进行大面积刻蚀的工艺步骤，也可以确保半导体表面的清洁度和平整度。

实施例三

图3是本发明实施例三提供的半导体器件的结构示意图。如图3所示，本实施例与实施例一类似，不同之处在于，本实施例三提供的半导体器件还包括栅极沟槽360。

该栅极沟槽360设置于所述第一源极106d和第一漏极106c之间、底部贯穿所述第二半导体层103并延伸至所述第一半导体层102，使所述第一栅极109b下方的二维电子气104耗尽。栅极沟槽360内覆盖有栅极电介质层107，以隔离所述第一栅极109b与所述第二半导体层103。第一栅极109b的至少一部分位于所述栅极沟槽360内，例如，第一栅极109b可以形成在栅极沟槽360内的栅极电介质层107上。

可选地，栅极沟槽360可以采用干法刻蚀的工艺进行实现。

本实施例中，通过覆盖于栅极沟槽360内的栅极电介质层107可以修复栅极沟槽360的刻蚀损伤，形成MIS结构的第一栅极109b，可以降低第一栅极109b的栅漏电，还可以提高第一栅极109b的阈值电压及承受电压能力。其中，MIS结构指由金属(M)-绝缘体(I)-半导体(S)组成的体系。

与本发明实施例一提供的半导体器件相比，本发明实施例三提供的栅极沟槽360和MIS结构的第一栅极109b结构设计，在实现增强型半导体器件的同时，提高了第一栅极109b的可靠性。

实施例四

第一互联导体110将所述第一漏极106c与所述第二源极106b电连接、第二互联导体111将所述第一源极106d与所述第二栅极109a电连接的可实现方式有多种，本发明实施例提供了其中一种可选的实现方案，如图4所示。

所述半导体器件还包括与所述第一源极106d连接的第一源极电极438、与所述第一漏极106c连接的第一漏极电极415、与所述第一栅极109b连接的第一栅极电极434、与所述第二栅极109a连接的第二栅极电极404、以及与所述第二漏极106a连接的第二漏极电极406。

其中：所述第一互联导体110连接在所述第一漏极电极415与所述第二源极106b之间，以实现所述第一漏极106c与所述第二源极106b之间的电连接。所述第二互联导体111连接在所述第一源极电极438和所述第二栅极电极404之间，以实现所述第一源极106d与所述第二栅极109a之间的电连接。所述第一源极106d的一端连接于所述第一源极电极438，另一端连接于所述第二互联导体111。

各电极为能够实现电连接的连接部件，以电极为Pad电极为例，第一源极106d扩展有与之电连接的Pad电极、第一漏极106c扩展有与之电连接的Pad电极、第一栅极109b扩展有与之电连接的Pad电极、第二漏极106a扩展有与之电连接的Pad电极、以及第二栅极109a扩展有与之电连接的Pad电极。第一互联导体110电连接在第一漏极106c的Pad电极与第二源极106b之间，以实现所述第一漏极106c与所述第二源极106b之间的电连接。第二互联导体111电连接在第二栅极109a的Pad电极和第一源极106d的Pad电极之间，以实现所述第一源极106d与所述第二栅极109a之间的电连接。

其中，增强型半导体器件与耗尽型半导体器件之间的隔离沟槽105a的作用是将器件与器件之间的二维电子气沟道耗尽，实现高阻区域，无电流流通。

实施例五

图5是本发明实施例五提供的半导体器件的结构示意图。如图5所示，本实施例与实施例四类似，不同之处在于，本发明实施例五提供的半导体器件的结构中，还包括电阻器件520，该电阻器件520的第一电极520a通过第三互联导体510a与所述第一源极电极438连接、第二电极520b通过第四互联导体510b与所述第一漏极电极415连接，使该电阻器件520并联在所述第一源极106d和第一漏极106c两端。

可选地，电阻器件520的阻值介于耗尽型半导体器件的栅极阈值电压和所述耗尽型半导体器件的栅极最大承受电压之间。例如，电阻器件520的阻值可以为0～50MΩ，温度系数可以控制在±(0～100PPM/℃)。

经研究，当半导体器件在高温环境条件工作时，半导体器件中的增强型半导体器件和耗尽型半导体器件的沟道漏电流都会有明显的增加，当耗尽型半导体器件的沟道漏电增幅明显大于增强型半导体器件的沟道漏电流时，则增强型半导体器件的漏源电极两端的电压、漏源电极两端电容的继续充电，可能会超出最大承受电压，导致增强型半导体器件失效。因此，在半导体器件中设计电阻器件520，并联在增强型半导体器件的源漏两端，可以分流由耗尽型半导体器件沟道流向增强型半导体器件沟道的多余漏电流，从而进一步提高半导体器件工作的可靠性。

实施例六

图6是本发明实施例六提供的半导体器件的结构示意图。如图6所示，本实施例与实施例四类似，不同之处在于，本发明实施例六提供的半导体器件的结构中，还包括电容器件620，该电容器件620的第一端620a通过第五互联导体610a与所述第一源极电极438连接、第二端620b通过第六互联导体610b与所述第一漏极电极415连接，使该电容器件620并联在所述第一源极106d和第一漏极106c两端。

假设耗尽型半导体器件源漏间电容为C2，增强型半导体器件源漏间电容为C1，在C2＞C1时，电容器件620的容值可以选择大于耗尽型半导体器件源漏间电容C2与所述增强型半导体器件源漏间电容C1的差值ΔC。当半导体器件中的增强型半导体器件和耗尽型半导体器件的源漏沟道电容不匹配时，例如，当耗尽型半导体器件的源漏沟道的电容C2明显大于增强型半导体器件的源漏沟道电容C1时，则由于电容C2和电容C1中不匹配的存储的电荷继续给电容C1充电，将导致增强型半导体器件的漏源电极两端的电容的电压值提前达到雪崩点，进而导致增强型半导体器件提前失效。因此，在半导体器件中设计电容器件620，并联在增强型半导体器件的源漏两端，使得当C2＞C1时，补偿不匹配的电容C＝ΔC＝C2-C1，保证半导体器件的电容在充放电过程达到平衡，从而进一步提高半导体器件工作的可靠性。

可选地，所述第一源极106d和第一漏极106c间的关态漏电流大于或等于所述第二源极106b和第二漏极106a间的关态漏电流。

第一源极106d和第一漏极106c间的电容可选地大于或等于所述第二源极106b和第二漏极106a间的电容。在第二源极106b和第二漏极106a间的电容大于第一源极106d和第一漏极106c间的电容时，需在所述第一源极106d和第一漏极106c两端并联电容器件620。

应理解，实施例一～实施例六所提供的半导体器件的结构还可以根据需要任意结合或者更替。例如：半导体器件中的第一栅极109b可以采用实施例一～实施例三中任意一种结构形成。又例如：组合后的半导体器件可以既包括实施例五的电阻器件520，又包括实施例六的电容器件620。

请结合参阅图7，本发明实施例还提供一种半导体器件制造方法。所述半导体器件制造方法包括：步骤S110、步骤S120、步骤S130、步骤S140和步骤S150。以下将对各步骤进行详细描述。

步骤S110：提供一半导体层。

提供一半导体层的步骤可以包括：在衬底101的一侧沉积第一半导体层102，在所述第一半导体层102远离所述衬底101一侧沉积第二半导体层103，使所述第一半导体层102和所述第二半导体层103的交界面形成二维电子气104，如图10a所示。

步骤S120：基于所述半导体层制作隔离沟槽105a。

隔离沟槽105a可在所述半导体层内设定位置形成，使第一漏极106c和第二源极106b之间形成高阻断区，如图10b所示。

在半导体层包括第一半导体层102和第二半导体层103时，可选地，所述隔离沟槽105a可贯穿所述第二半导体层103并延伸至所述第一半导体层102，隔离沟槽105a使位于第一漏极106c与第二源极106b之间的二维电子气104沟道形成高阻断区。

步骤S130：基于所述半导体层制作第一源极106d、第一漏极106c、第二源极106b和第二漏极106a。

其中，通过对隔离沟槽105a设定位置的选择，制作电极时，在隔离沟槽105a两侧分别制作第一漏极106c和第二源极106b，隔离沟槽105a位于所述第一漏极106c与所述第二源极106b之间，使所述第一漏极106c和所述第二源极106b形成高阻断区。

在半导体层包括第一半导体层102和第二半导体层103时，第一源极106d、第一漏极106c、第二源极106b和第二漏极106a基于所述第二半导体层103远离所述第一半导体层102的一侧制作，并与所述二维电子气104形成欧姆接触，如图10c所示。

步骤S140：基于所述半导体层制作位于所述第一源极106d和第一漏极106c之间的第一栅极109b，位于所述第二源极106b和第二漏极106a之间的第二栅极109a。

其中，第一栅极109b和第二栅极109a的可实现制作方式有多种，本实施例列举了以下制作方式。

请结合参阅图8，所述第一栅极109b可以通过步骤S141、步骤S142和步骤S143形成。

步骤S141：在所述第二半导体层103上生长与所述第二半导体层103电极性相反的第三半导体层112。

步骤S142：将所述第三半导体层112除与所述第一栅极109b对应的位置之外的区域去除。

步骤S143：在所述第三半导体层112剩余区域形成所述第一栅极109b。

请结合参阅图9，所述第一栅极109b和第二栅极109a还可以通过步骤S144、步骤S145和步骤S146形成。

步骤S144：在所述第一源极106d和第一漏极106c之间形成底部贯穿所述第二半导体层103并延伸至所述第一半导体层102的栅极沟槽360。如图10d所示。

步骤S145：在所述栅极沟槽360、隔离沟槽105a和第二半导体层103覆盖栅极电介质层107。如图10e所示。

步骤S146：在所述栅极沟槽360的栅极电介质层107形成第一栅极109b，在所述第二源极106b和第二漏极106a之间的栅极电介质层107形成第二栅极109a。如图10f所示。

应当理解，还可以采用其他方式形成第一栅极109b和第二栅极109a，例如：可以在半导体层与所述第一栅极109b对应的区域注入F离子，在半导体层注入有所述F离子的区域上形成所述第一栅极109b。

步骤S150：基于所述半导体层制作将所述第一漏极106c与所述第二源极106b电连接的第一互联导体110，如图10g所示。以及基于所述半导体层制作将所述第一源极106d与所述第二栅极109a电连接的第二互联导体111，如图10i所示。

可选地，在制作第二互联导体111之前，该半导体器件制造方法还包括步骤S160。

步骤S160：在栅极电介质层107和第一互联导体110远离衬底101的一面沉积钝化介质层108。如图10h所示。

应当理解，上述流程图中各步骤的执行顺序可调，例如，可以先制作第一源极106d、第一漏极106c、第二源极106b和第二漏极106a，再制作隔离沟槽105a，也可以先制作隔离沟槽105a，再制作第一源极106d、第一漏极106c、第二源极106b和第二漏极106a。

本发明实施例提供的半导体器件及其制造方法，采用同步工艺，在相同材料的基础上形成低压增强型半导体器件和高压耗尽型半导体器件，并通过互联金属进行电连接。此方案可以实现高频、低损耗以及高可靠性的半导体器件。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接。可以是机械连接，也可以是电性连接。可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。

在本发明的描述中，还需要说明的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (12)

1.一种半导体器件，其特征在于，包括：

半导体层；

基于所述半导体层制作的第一源极、第一漏极、第一栅极、第二源极、第二漏极和第二栅极，所述第一栅极位于所述第一源极与所述第一漏极之间，所述第二栅极位于所述第二源极与所述第二漏极之间；

隔离沟槽，形成于所述第一漏极与所述第二源极之间的所述半导体层内，使所述第一漏极和所述第二源极形成高阻断区；

基于所述半导体层制作并将所述第一漏极与所述第二源极电连接的第一互联导体；以及

基于所述半导体层制作并将所述第一源极与所述第二栅极电连接的第二互联导体；

其中，所述第一源极、第一漏极和第一栅极形成低压增强型半导体器件，所述第二源极、第二漏极和第二栅极形成高压耗尽型半导体器件；

所述半导体器件还包括电阻器件，所述电阻器件的一端通过第三互联导体与所述第一源极电极连接、另一端通过第四互联导体与所述第一漏极电极连接，使该电阻器件并联在所述第一源极和第一漏极两端。

2.根据权利要求1所述的半导体器件，其特征在于，所述半导体层包括衬底、位于所述衬底一侧的第一半导体层和位于所述第一半导体层远离所述衬底一侧的第二半导体层，所述第一半导体层和所述第二半导体层的交界面形成二维电子气；

所述第一源极、第一漏极、第二源极和第二漏极基于所述第二半导体层远离所述第一半导体层的一侧制作，并与所述二维电子气形成欧姆接触；

所述隔离沟槽贯穿所述第二半导体层并延伸至所述第一半导体层内，所述隔离沟槽使位于所述第一漏极与所述第二源极之间的二维电子气沟道形成高阻断区。

3.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件还包括位于所述第二半导体层上远离所述衬底一侧并与所述第一栅极的位置对应的第三半导体层，所述第三半导体层与所述第二半导体层的电极性相反，所述第一栅极形成于所述第三半导体层。

4.根据权利要求2所述的半导体器件，其特征在于，所述第一源极和第一漏极之间设置有栅极沟槽，所述栅极沟槽的底部贯穿所述第二半导体层并延伸至所述第一半导体层，使所述第一栅极下方的二维电子气耗尽；

所述第一栅极的至少一部分位于所述栅极沟槽内，所述栅极沟槽内覆盖有栅极电介质层，以隔离所述第一栅极与所述第二半导体层。

5.根据权利要求4所述的半导体器件，其特征在于，所述第二半导体层、所述隔离沟槽内部以及所述栅极沟槽内部覆盖有栅极电介质层。

6.根据权利要求1所述的半导体器件，其特征在于，所述半导体层与所述第一栅极对应的区域注入有F离子，所述第一栅极形成于所述半导体层注入有所述F离子的区域上。

7.根据权利要求1所述的半导体器件，其特征在于，所述第一互联导体连接在第一漏极电极与所述第二源极之间，以实现所述第一漏极与所述第二源极之间的电连接；

所述第二互联导体连接在第一源极电极和第二栅极电极之间，以实现所述第一源极与所述第二栅极之间的电连接。

8.根据权利要求7所述的半导体器件，其特征在于，所述半导体器件还包括电容器件，所述电容器件的一端通过第五互联导体与所述第一源极电极连接、另一端通过第六互联导体与所述第一漏极电极连接，使该电容器件并联在所述第一源极和第一漏极两端。

9.一种半导体器件制造方法，其特征在于，包括：

提供一半导体层；

基于所述半导体层制作隔离沟槽；

基于所述半导体层制作第一源极、第一漏极、第二源极和第二漏极，其中，所述隔离沟槽位于所述第一漏极与所述第二源极之间，使所述第一漏极和所述第二源极形成高阻断区；

基于所述半导体层制作位于所述第一源极和第一漏极之间的第一栅极，位于所述第二源极和第二漏极之间的第二栅极；

基于所述半导体层制作将所述第一漏极与所述第二源极电连接的第一互联导体，以及基于所述半导体层制作将所述第一源极与所述第二栅极电连接的第二互联导体；

其中，所述第一源极、第一漏极和第一栅极形成低压增强型半导体器件，所述第二源极、第二漏极和第二栅极形成高压耗尽型半导体器件；

所述半导体器件还包括电阻器件，所述电阻器件的一端通过第三互联导体与所述第一源极电极连接、另一端通过第四互联导体与所述第一漏极电极连接，使该电阻器件并联在所述第一源极和第一漏极两端。

10.根据权利要求9所述的半导体器件制造方法，其特征在于，所述提供一半导体层的步骤包括：

在衬底的一侧沉积第一半导体层；

在所述第一半导体层远离所述衬底一侧沉积第二半导体层，所述第一半导体层和所述第二半导体层的交界面形成二维电子气；其中：

所述第一源极、第一漏极、第二源极和第二漏极基于所述第二半导体层远离所述第一半导体层的一侧制作，并与所述二维电子气形成欧姆接触；

所述隔离沟槽贯穿所述第二半导体层并延伸至所述第一半导体层内，使位于所述第一漏极与所述第二源极之间的二维电子气沟道形成高阻断区。

11.根据权利要求10所述的半导体器件制造方法，其特征在于，所述第一栅极通过以下步骤形成：

在所述第二半导体层上生长与所述第二半导体层电极性相反的第三半导体层；

将所述第三半导体层除与所述第一栅极对应的位置之外的区域去除；

在所述第三半导体层剩余区域上方形成所述第一栅极。

12.根据权利要求10所述的半导体器件制造方法，其特征在于，所述第一栅极和第二栅极通过以下步骤形成：

在所述第一源极和第一漏极之间形成底部贯穿所述第二半导体层并延伸至所述第一半导体层的栅极沟槽；

在所述栅极沟槽、隔离沟槽和第二半导体层覆盖栅极电介质层；

在所述栅极沟槽的栅极电介质层形成第一栅极，在所述第二源极和第二漏极之间的栅极电介质层形成第二栅极。

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