KR101224810B1 - 넓은 밴드갭 반도체 재료로 이루어진 래터럴 트렌치 전계 효과 트랜지스터, 그 제조 방법 및 그러한 트랜지스터를 통합하는 집적 회로 - Google Patents

넓은 밴드갭 반도체 재료로 이루어진 래터럴 트렌치 전계 효과 트랜지스터, 그 제조 방법 및 그러한 트랜지스터를 통합하는 집적 회로 Download PDF

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Abstract

접합형 전계 효과 트랜지스터가 설명된다. 이 트랜지스터는 넓은 밴드갭 반도체 재료로 이루어진다. 이 디바이스는 p형 주입형, 즉 쇼트키 게이트 영역은 물론이고 소스, 채널, 드리프트 및 드레인 반도체 층을 포함한다. 소스, 채널, 드리프트 및 드레인 층은 에피텍셜 성장된다. 소스, 게이트, 및 드레인 영역들에 대한 오믹 접촉은 웨이퍼의 동일 측에 형성될 수 있다. 이 디바이스는 수직 채널 폭에 따라서 다양한 임계 전압을 가질 수 있으며 동일 채널 도우핑을 위한 공핍 및 강화 모드로 구현될 수 있다. 이 디바이스는 디지털, 아날로그 및 모노리딕 마이크로웨이브 집적 회로용으로 이용될 수 있다. 이 트랜지스터, 및 디바이스들을 포함하는 집적 회로를 제조하는 방법이 또한 설명된다.
밴드갭, JFET, 집적회로

Description

넓은 밴드갭 반도체 재료로 이루어진 래터럴 트렌치 전계 효과 트랜지스터, 그 제조 방법 및 그러한 트랜지스터를 통합하는 집적 회로{LATERAL TRENCH FIELD EFFECT TRANSISTORS IN WIDE BANDGAP SEMICONDUCTOR MATERIALS, METHODS OF MAKING, AND INTEGRATED CIRCUITS INCORPORATING THE TRANSISTORS}
본 출원은 "Normally Off Integrated JFET Power Switches in Wide Bandgap Semiconductors and Methods of Making"이라는 명칭으로 2004년 7월 8일 출원된 미국 특허 출원 제60/585,881호 및 2004년 12월 1일 출원된 미국 특허 출원 제11/000,222호와 관련되어 있다. 이들 각각의 출원은 그 전체가 본 명세서에서 참조로서 인용된다.
본 발명은 전반적으로 수직 채널이 있는 래터럴 전계 효과 트랜지스터(FET)에 관한 것이며, 특히 넓은 밴드갭 반도체 재료로 형성된 트랜지스터에 관한 것이다. 본 발명은 또한 이들 트랜지스터를 포함하고 있는 모노리딕 집적 회로에 관한 것이다.
실리콘 카바이드(SiC) 또는 3족 질화물계 화합물 반도체(예를 들어, 갈륨 질화물 GaN)과 같은 넓은 밴드갭 반도체 재료(E G > 2 eV)는 고전력, 고온 및/또는 내방 사선 전자 기기(radiation resistant electronics)에 이용하기에 매우 매력적이다. SiC 전력 정류기 및 RF 트랜지스터는 현재 시판중이며 SiC 전력 스위치와 GaN 마이크로웨이브 트랜지스터는 가까운 미래에 시판될 것으로 예상된다.
재료 특성과 처리 기술에 있어서의 근본적인 차이 때문에, CMOS(Complementary Metal Oxide Semicondudtor) 또는 직접 결합 FET 로직(DCFL)과 같은 전통적인 Si 또는 GaAs 집적 회로(IC) 기술은 대부분의 경우에 넓은 밴드갭 반도체 산업에 용이하게 적용할 수 없다. SiC NMOS 및 CMOS 디지털 및 아날로그 IC의 제조를 위한 몇몇 시도가 지난 10년간 보고되었다(예를 들어, [1],[2]). SiC로 이루어진 모노리딕 CMOS 집적 디바이스 및 이의 제조 방법은 2002에 특허되었다[3]. 더욱이, SiC 래터럴 DMOS 전계 효과 트랜지스터(LDMOSFET)(예를 들어, [4],[5])의 최근 개발은 이론적으로는 MOSFET 기반의 제어 회로 및 전력 스위치의 모노리딕 집적이 스마트 전력 전자 기기에 이용될 수 있게 해준다. 그러나, 일정한 이슈들로 인해 MOSFET 기반의 SiC 집적 회로를 고온 및/또는 방사선 내성이 요구되는 애플리케이션에 이용하는 것이 제약을 받고 있다. 첫번째 그러한 이슈는 실리콘에 비해서 SiO2에 대한 SiC의 헐씬 작은 도전 밴드 오프에 기인한 온 스테이트 절연체 신뢰도이다[6],[7]. 이 이슈는 고온 및 심한 방사선 환경에서 아주 중요하다. 다른 이슈는 절연체에서 SiC/SiO2 인터페이스에서의 높은 인터페이스 상태 밀도 및 높은 부동 전하 밀도에 기인한 낮은 인버젼 채널 이동도; 및 인터페이스 상태의 이온화에 기인한 온도에 따른 상당한 임계 전압 시프트를 포함하고 있다.
SiC IC에 이용할 수 있는 다른 트랜지스터 후보로는 금속 반도체 전계 효과 트랜지스터(MESFET)가 있다. SiC MESFET 모노리딕 마이크로웨이브 집적 회로(MMICS)는 지난 10년간 상당히 주목받아왔음에도 불구하고(예를 들어, [8]), SiC MESFET 로직 및 아날로그 회로(예를 들어, [9])를 구축하려는 시도는 거의 발표되지 않았다.
MOSFET 및 MESFET 접근방식에 대한 대안이 래터럴 JFET 기반의 IC의 이용이다. 홈형 게이트 구조를 이용하는 수직 채널 JFET의 예는 미합중국 특허 제4,587,712호[10]에서 찾아볼 수 있다. SiC로 형성된 래터럴 JFET의 예는 미합중국 특허 No.5,264,713[11]에서 찾아볼 수 있다. 저항성 부하가 있는 개량 모드 JFET 디지털 IC도 보고되었다[12]. JFET 기반의 IC도 또한 상보적인(미합중국 특허 No. 6,503,782[13]에 발표된 바와 같은 n형 및 p형 채널 또는 강화 공핍(n형 채널))형태로 구현될 수 있다. SiC JFET는 온도에 따른 임계 전압 시프트가 거의 없으면서 방사선 내성이 있는 것으로 증명되었다[14]. 이러한 접근 방식의 주요 결함은 스마트 전력 전자 기기용으로 전력 스위치가 있는 저전압 제어 회로의 모노리딕 집적을 성취하기 어렵다는 것이다.
<발명의 개요>
제1 실시예에 따르면, 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지않은 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 도전율이 낮다 -과, 상기 드레인 층 상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 이들 돌출 영역 각각은 상기 드리프트 층상의 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상의 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 재료는 도전율이 상기 채널 영역의 도전율보다 높음- 과, 상기 하나 이상의 돌출 영역에 인접한 상기 드리프트 층상에 있으며 상기 드리프트 층 및 상기 채널 영역(들)의 n형 재료와 함께 정류 접합을 형성하는 p형 반도체 재료로 이루어진 게이트 영역과, 상기 게이트 및 소스 영역 상에 있으며 상기 드레인 층의 노출부 상에 있는 오믹 접촉을 포함하는 접합형 전계 효과 트랜지스터가 제공된다.
이 실시예에 따르면, 상기 소스 영역은 상기 채널 영역과 같은 공간에 있을 수 있다.
제2 실시예에 따르면, 대향하는 제1 및 제2 주면이 있는 기판과, 각각이 상기 기판의 상기 제1 주면 상의 서로 다른 위치에 있는 제1 및 제2 접합형 전계 효과 트랜지스터를 포함하는 반도체 디바이스가 제공되며, 상기 접합형 전계 효과 트랜지스터들 각각은: 드레인 층을 둘러싸는 상기 기판의 부분들이 노출되도록 상기 기판의 제1 주면상에서 같은 공간에 있지않은 n형 반도체 재로 이루어진 드레인 층과, 상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지않은 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층은 상기 드레인 층보다 도전율이 낮다- 과, 상기 드레인 층상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 이들 돌출 영역 각각은 상기 드리프트 층상의 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 재료는 도전율이 상기 채널 영역의 도전율보다 높음- 과, 상기 하나 이상의 돌출 영역들에 인접한 상기 드리프트 층상에 있으며 상기 드리프트 층 및 상기 채널 영역(들)의 n형 재료와 함께 정류 접합을 형성하는 p형 반도체 재료로 이루어진 게이트 영역과, 상기 게이트 및 소스 영역 상에 있으며 상기 드레인 층의 노출부 상에 있는 오믹 접촉을 포함한다. 상기 제1 접합형 전계 효과 트랜지스터는 제1 임계 전압을 가질 수 있고 상기 제2 접합형 전계 효과 트랜지스터는 제1 임계 전압의 값과 다른 값을 갖는 제2 임계 전압을 가질 수 있다.
제3 실시예에 따르면, 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지않은 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층은 상기 드레인 층보다 도전율이 낮다- 과, 상기 드레인 층 상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 이들 돌출 영역 각각은 상기 드리프트 층상의 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 n형 반도체 재료는 도전율이 상기 채널 영역의 도전율보다 높음- 과, 상기 드리프트 영역 및 채널 영역(들)과 금속 반도체 정류 접합을 형성하는 상기 하나 이상의 돌출 영역들에 인접한 상기 드리프트 층상의 금속 층과, 상기 소스 영역 상에 있으며 상기 드레인 층의 노출부 상에 있는 오믹 접촉을 포함하는 전계 효과 트랜지스터가 제공된다. 이 실시예에 따르면, 상기 소스 영역은 상기 채널 영역과 같은 공간에 있을 수 있다.
전술한 실시예들 중 임의 실시예에 따른 전계 효과 트랜지스터는 다수의 돌출 영역을 포함할 수 있다. 이 돌출 영역은 메이저 및 마이너 디멘젼을 갖고 있는 가늘고 긴 형태일 수 있다. 이 돌출 영역들은 이 돌출된 영역들의 메이저 디멘젼이 서로 평행하게 되어 있다. 다수의 돌출 소스 영역들은 마이너 디멘젼의 방향으로 규칙적인 간격으로 서로 이격될 수 있다. 상기 게이트 영역은 인접한 돌출 영역들 사이에 연장되는 다수의 핑거를 포함할 수 있다.
제4 실시예에 따르면, 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 상기 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지않은 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층은 상기 드레인 층보다 도전율이 낮다- 과, 상기 드리프트 층 내에 형성된 p형 반도체 재료로 이루어진 게이트 영역과, 상기 드리프트 층 상에 있으며 상기 게이트 영역과 정류 접합을 형성하는 n형 반도체 재료로 이루어진 채널 영역과, 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역- 이 소스 영역의 반도체 재료는 도전율이 상기 채널 영역의 도전율보다 높다- 과, 상기 소스 영역 및 상기 드레인 층의 노출부 상에 오믹 접촉을 포함하는 전계 효과 트랜지스터가 제공된다. 이 실시예에 따르면, 소스, 채널 및 드레인 영역들은 같은 공간에 있을 수 있다. 또한, 게이트 영역은 다수의 핑거를 포함할 수 있다.
전술한 실시예들 중 임의의 실시예에 따른 전계 효과 트랜지스터에 있어서, 드레인 층, 드리프트 층, 게이트 영역, 채널 영역 및 소스 영역의 반도체 재료는 적어도 2eV의 EG(예를 들어, SiC 또는 GaN과 같은 3족 질화물계 화합물 반도체 재료)를 가질 수 있다.
전술한 실시예들 중 임의의 실시예에 따른 전계 효과 트랜지스터에 있어서, 기판은 반절연, p형, 또는 p형 버퍼층이 위에 있는 n형으로 이루어지는 그룹으로부터 선택될 수 있으며, p형 버퍼층은 기판의 제1 주면을 형성한다.
다른 실시예에 따르면, 공통 기판상에 배치된 앞서 언급한 실시예들중 임의 한 실시예에서 전술한 다수의 전계 효과 트렌지스터를 포함하는 집적 회로가 제공된다. 이 집적 회로는 제1 임계 전압을 갖는 제1 전계 효과 트랜지스터 및 제1 임계 전압과는 다른 제2 임계 전압을 갖는 제2 전계 효과 트랜지스터를 포함할 수 있다.
다른 실시예에 따르면, 다층 구조를 선택적으로 에칭하는 단계를 포함하는 전계 효과 트랜지스터 제조 방법이 제공된다. 이 실시예에 따르면, 다층 구조는 대향하는 제1 및 제2 표면을 구비하는 기판과, 상기 기판의 상기 제1 주면상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층 상에 n형 반도체 재료로 이루어진 드리프트 층- 이 층의 도전율이 상기 드레인 층의 도전율보다 낮다- 과, 인접한 게이트 영역들 사이에 있으며 인접한 게이트 영역들과 접촉하는 상기 드리프트 층상에 n형 반도체 층으로 이루어진 채널 층과, 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 층- 이 소스 층의 도전율은 상기 채널 층보다 높다- 을 포함한다. 이 실시예에 따른 방법은 상기 소스 층을 통해서 그리고 부분적으로 상기 채널 층을 통해서 선택적으로 에칭하여 적어도 하나의 돌출 소스 영역을 형성하는 단계와, 상기 적어도 하나의 돌출 영역에 인접한 상기 채널 층의 노출부들에 p형 도펀트의 이온을 선택적으로 주입하는 단계와, 하부 드레인 층을 노출하기 위해 상기 주입된 채널 층 및 하부 드리프트 층의 노출부들을 통해서 선택적으로 에칭하는 단계와, 하부 기판을 노출시키기 위해 상기 드레인 층의 노출부들을 통해서 선택적으로 에칭하여 에칭된 구조를 형성하는 단계를 포함한다.
다른 실시예에 따르면, 다층 구조상에 p형 도펀트를 선택적으로 주입하는 단계를 포함하는 전계 효과 트랜지스터를 제조하는 방법이 제공된다. 이 실시예에 따르면, 다층 구조는 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층 상에 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층의 도전율은 상기 드레인 층의 도전율보다 낮다- 을 포함한다. 이 실시예에 따른 방법은 게이트 영역을 형성하기 위해 상기 드리프트 층에 p형 도펀트를 선택적으로 주입하는 단계와, 상기 드리프트 층의 주입된 표면상에 n형 반도체 재료의 채널 층을 피착하거나 성장시키는 단계와, 상기 채널 층 상에 n형 반도체 재료로 이루어지며 도전율이 상기 채널의 도전율보다 높은 소스 층을 피착하거나 성장시키는 단계와, 하부 드레인 층을 노출시켜 돌출 영역을 형성하기 위해 상기 소스 층, 상기 채널 층 및 상기 주입된 드리프트 층을 통해 선택적으로 에칭하는 단계와, 하부 기판을 노출시켜 에칭된 구조를 형성하기 위해 노출된 드레인 층의 부분들을 통해 선택적으로 에칭하는 단계를 포함한다.
다른 실시예에 따르면, 다층 구조를 선택적으로 에칭하는 단계를 포함하는 전계 효과 트랜지스터 제조 방법이 제공된다. 이 실시예에 따르면, 다층 구조는 대향하는 제1 및 제2 주면을 구비하는 기판과, 상기 기판의 상기 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과, 상기 드레인 층 상의 n형 반도체 재료로 이루어진 드리프트 층- 이 드리프트 층은 상기 드레인 층보다 도전율이 낮다- 과, 상기 드리프트 층 상에 n형 반도체 재료로 이루어진 채널 영역과, 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역- 이 소스 층의 도전율은 상기 채널 층의 도전율보다 높다- 을 포함한다. 이 실시예에 따른 방법은 하부 드리프트 층을 노출시켜 적어도 하나의 돌출 영역을 형성하기 위해 상기 소스 및 채널 층을 통해서 선택적으로 에칭하는 단계와, 하부 드레인 층을 노출시키기 위해 드리프트 층의 노출부들을 통해 선택적으로 에칭하는 단계와, 하부 기판을 노출시키기 위해 상기 드레인 층의 노출부들을 통해 선택적으로 에칭하는 단계와, 상기 드리프트 층의 노출부들과 접촉하는 쇼트키 금속을 피착하는 단계를 포함한다.
전술한 실시예들 중 임의의 실시예에 따른 방법은 도펀트를 반응시키기 위해 p형 도펀트의 주입 후의 어닐링 처리를 더 포함할 수 있다.
전술한 실시예들 중 임의 실시예에 따른 방법은 상기 에칭된 구조의 노출된 표면상의 유전 재료층을 성장시키거나 피착하는 단계와, 상기 기판의 상기 제1 주면에 평행한 드레인, 게이트 및 소스 영역들의 하부 부분들을 노출시키기 위해 상기 유전 재료를 이방식으로 에칭하는 단계와, 드레인, 게이트 및 소스 영역의 노출부 상에 금속을 피착하는 단계를 더 포함한다.
전술한 실시예들 중 임의 실시예에 따른 방법에 있어서, 반도체 재료는 SiC일 수 있다. 반도체 재료가 SiC일 때, 이 방법은 금속/반도체 재료 인터페이스의 금속이 반응해서 금속 실리사이드가 형성되도록 드레인, 게이트 및 소스 영역들의 노출부 상에 금속을 피착시킨 후에 어닐링하는 단계와, 반응하지 않은 금속을 제거하는 단계를 더 포함한다. 반응하지 않은 금속은 산 에칭을 이용하여 제거할 수 있다.
전술한 실시예들 중 임의 실시예에 따른 방법에 있어서, 다수의 돌출 영역들이 형성될 수 있다. 다수의 돌출 영역들은 가늘고 긴 형태일 수 있으며 메이저 및 마이너 디멘젼을 가질 수 있다. 돌출된 영역들은 돌출된 소스 영역들의 메이저 디멘젼이 서로 평행하도록 배향될 수 있다. 다수의 돌출 소스 영역들은 마이너 디멘젼의 방향으로 규칙적인 간격으로 서로 이격될 수 있다.
전술한 실시예들 중 임의 실시예에 따른 방법에 있어서, 다수의 에칭된 구조는 싱글 기판상에 형성되며 상기 드레인 층을 통한 에칭이 각각의 에칭된 구조를 분리한다.
도 1은 멀티 핑거 래터럴 트렌치 JFET의 개략적인 3차원 도면.
도 2는 싱글 핑거 래터럴 트렌치 JFET의 제조 과정을 보여주는 개략도.
도 3a는 p형 기판상에 제조된 싱글 핑거 래터럴 트렌치 JFET의 객략적인 단면도.
도 3b는 p형 버퍼층이 있는 n형 기판상에 제조된 싱글 핑거 래터럴 트렌치 JFET의 개략적인 단면도.
도 4a는 과성장 소스 영역이 있는 싱글 채널 래터럴 JFET의 개략적인 단면도.
도 4b는 쇼트키 게이트가 있는 싱글 핑거 래터럴 트렌치 FET의 개략적인 단면도.
도 5a는 반절연 기판상에 제조된 싱글 핑거 래터럴 트렌치 JFET의 개략적인 단면도 및 전기적인 연결의 개약적인 표현.
도 5b는 반절연 기판상에 제조된 멀티 핑거 래터럴 트렌치 JFET의 개략적인 단면도 및 전기적인 연결의 개약적인 표현.
도 6a는 동일 다이상에 제조된 다양한 임계 전압의 두개의 싱글 핑거 래터럴 트렌치 JFET의 개략적인 단면도.
도 6b는 모노리딕 인버터 회로를 형성하는데 이용되는 전기적인 연결을 포함하는 동일 다이상에 제조된 다양한 임계 전압이 있는 두개의 싱글 핑거 래터럴 트렌치 JFET의 개략적인 단면도.
도 7a는 드레인 전류의 값이 게이트 주변의 1 ㎛로 표준화되어 있는 강화 모드 동작을 위해 구현된 각각의 수직 채널 전력 VJFET의 측정된 I-V 특성을 보여주는 도면.
도 7b는 드레인 전류의 값이 게이트 주변의 1 ㎛로 표준화되어 있는 공핍 모드 동작을 위해 구현된 각각의 수직 채널 전력 VJFET의 측정된 I-V 특성을 보여주는 도면.
도 8a 내지 8c는 각각의 수직 채널 전력 VJFET를 이용하는 알루미나 기판상에 구축된 하이브리드 로직 NOR 게이트의 사진(도 8a), 측정된 파형(도 8b) 및 논리 성능(도 8c)을 보여주는 도면.
참조 번호
도면에서 이용된 참조 번호는 이하 설명되는 바와 같이 정의된다.
1. 기판
2. n형 드레인층(예를 들어, n++)
3. n형 드리프트 영역
4. n형 채널층
5. n형 소스층(예를 들어, n++)
6. 에칭/주입 마스크
7. 주입된 p+ 게이트 영역
8. 절연체
9. 오믹 접촉
10. p형 버퍼층
11. 소스 상호접속
12. 드레인 상호접속
13. 게이트 상호접속
동일 다이상에 제조된 다른 디바이스들로부터 전기적으로 분리되게 만들어질 수 있으며 동일 다이상에 제조된 디바이스들이 서로다른 임계 전압을 가질 수 있는 방식으로 구현될 수 있는 수직 채널 접합형 전계 효과 트랜지스터(JFET)가 제공된다. 또한 상기 디바이스를 포함하는 모노리딕 집적 회로와 이 디바이스 및 이 디바이스를 포함하는 집적 회로를 제조하는 방법이 제공된다.
본 발명은 일반적으로 수직 채널이 있는 접합형 전계 효과 트랜지스터(JFET) 및 그러한 디바이스를 이용하여 제조된 모노리딕 집적 회로에 관한 것이다. 특히, 본 발명은 그러한 트랜지스터 및 넓은 밴드갭 반도체 재료로 형성된 회로에 관한 것이다.
본 발명의 장치는 반절연, p형, 또는 p형 버퍼층이 있는 n형일 수 있는 넓은 밴드갭(즉, EG > 2eV) 반도체 기판상에 구축될 수 있다. 이 디바이스는 p형 주입된 게이트 영역은 물론이고 에피텍셜 성장된 n형 소스, 채널, 드리프트 및 드레인 층을 포함할 수 있다. 이 디바이스 구조는 플라즈마 에칭 및 이온 주입을 이용하여 정의될 수 있으며 소스, 게이트 및 드레인 영역에 대한 오믹 접촉은 웨이퍼의 동일 측상에 형성될 수 있다.
수직 채널 폭에 따라서, JFET는 다양한 임계 전압을 가질 수 있으며, 동일 채널 도우핑을 위한 공핍 및 강하 모드용으로 구현될 수 있다. 동일 웨이퍼 또는 다이상에는 디지털 및 아날로그 집적 회로용으로 이용될 수 있는 다양한 임계 전압의 디바이스들이 제조될 수 있다. 또한, 앞서 설명한 디바이스는 모노리딕 마이크로웨이브 집적 회로(MMIC)에 이용될 수 있다.
본 발명은 첨부 도면 및 사진을 참조로 보다 상세하게 설명될 것이다. 여기서 본 발명의 양호한 실시예는 실리콘 카바이드(SiC) 반도체를 예로 들어서 설명된다. 실리콘 카바이드는 다수의(즉, 200 초과) 다양한 수정(폴리타입)으로 결정화된다. 가장 중요한 폴리타입은 3C-SiC(큐빅 유닛 셀, 섬아연광); 2H-SiC; 4H-SiC; 6H-SiC(헥사고널 유닛 셀, wurtzile); 15R-SiC(롬보헤드럴 유닛 셀)을 포함한다. 그러나, 4H 폴리타입은 그의 높은 전자 이동도 때문에 전력 디바이스용으로 아주 매력적이다. 4H-SiC를 선택하더라도, 본 발명이 예를 들어서 갈륨 질화물 및 다른 폴리타입의 실리콘 카바이드와 같은 넓은 밴드갭 반도체 재료로 이루어지는 여기서 설명되는 디바이스 및 집적 회로에 적용될 수 있음을 이해해야 한다.
도 1을 참조해 보면, 래터럴 트렌지 전계 효과 트랜지스터(JFET)라 불리는 반도체 디바이스의 예시적이 3차원 도면에 개략적으로 도시되어 있다. 설명된 디바이스는 반절연, p형, 또는 p형 버퍼층이 있는 n형일 수 있는 넓은 밴드갭 반도체 기판(1)상에 구축되어 있다. 도 1에 도시된 바와 같이, 이 디바이스는 p형 주입된 게이트 영역(7)은 물론이고 에피텍셜 성장된 소스, 채널, 드리프트(3) 및 드레인(2) n형 층들을 포함한다. 도 1에 도시된 디바이스 구조는 플라즈마 에칭 및 이온 주입을 이용하여 한정되며, 소스, 게이트 및 드레인 영역에 대한 오믹 접촉(9)은 웨이퍼의 동일 측에 형성된다. 소스(11), 드레인(12) 및 게이트(13) 상호접속도 도 1에 도시되어 있다.
도 2는 반절연 기판상에 구축된 싱글 핑거 LTJFET에 대한 예시적인 제조 방법을 보여주는 개략도이다. 도 2에 도시된 바와 같이, 에피택셜 스택이 제조 단계 A에서 반절연 기판상에 형성된다. 제조 단계 B에서, 에칭/주입 마스크(6)가 탑 에피택셜 층의 표면에 형성된다. 단계 C에서, 소스 및 채널 영역들은 층(5)를 통하고 층(4)을 부분적으로 통한 순차적인 플라즈마 에칭 단계, 및 이 단계 다음 단계로서 p형 게이트 영역(7)을 형성하기 위한 Al+ 또는 B+ 이온 주입에 의해 정의된다. 고온 포스트 주입 어닐후에, 순차적인 플라즈마 에칭 단계는 게이트 영역(7)과 드리프트 층(3)을 통해서 에칭함으로써 중 도우프된 드레인층(2)을 노출시키고, 층(2)을 통해서 반절연 기판(1)내로 에칭함으로써 메사 분리를 형성하는데 이용된다. 단계 E에서, 박 절연층(8)은 이전의 제조 단계에서 이루어진 표면상에 성장되거나 피착된다. 이후 비등방성 플라즈마 에칭은 제조 단계 F에서 실행되어, 박 절연층을 통한 에칭에 의해 이 디바이스의 수평 영역상의 반도체 재료가 노출된다. 이 에칭 단계 이후에 금속 피착과 고온 오믹 접촉 어닐이 실행되어, 금속이 반도체 재료에 접촉하는 영역에 금속 실리사이드가 형성된다. 실리사이드 형성 후에, 반응하지 않은 금속을 제거할 수 있다(예를 들어, 산 에칭을 이용한다).
도 3a 및 3b는 도전 기판상에 제조되어 플라즈마 다이상에 제조된 다른 디바이들과 p-n 접합에 의해 분리되는 LTJFET의 개략적인 단면도이다. 도 3a는 도 2에 도시된 제조 과정을 이용하여 p형 기판상에 제조된 싱글 핑거 LTJFET의 개략적인 단면도이다. 도 3b에 도시된 바와 같이, LTJFET는 또한 n형 기판상에 제조될 수 있다. 도 3b에 도시된 바와 같이, 이 디바이스는 p-n 접합 분리를 제공하기 위해 에피텍셜 성장된 부가의 p형 층을 포함하고 있다.
예시적인 실시예들이 도 1, 2, 3a 및 3b에 도시되어 있을지라도, 본 발명의 다른 대안도 가능하다. 예를 들어, GaN n형 에피택셜 층은 디바이스 구조의 제조를 위한 시료 스택을 형성하기 위해 실리콘 카바이드, 샤파이어 또는 실리콘 기판상에 성장될 수 있다. 대안으로, 에피텍셜 성장된 반절연 버퍼층이 있는 도전 SiC 기판을 포함하는 기판 재료가 이용될 수 있다. 그러한 디바이스는 미합중국 특허 공개 번호 2002-0149012 [15]로서 공개된 2002년 1월 3일자 출원된 미합중국 특허 출원 번호 10/033,785에 설명되어 있으며, 이 출원은 전체가 참조로서 본 명세서에 통합된다.
대안으로, 고온 도전율을 갖고 있는 다양한 유형의 세라믹이 기판 재료(예를 들어, AIL, Al2O3, BeO 등)로 이용될 수 있다.
홈형 이온 주입 게이트가 있는 채널이 형성되어 있는 JFET구조가 앞서 설명되었을지라도, 다양한 채널 구조의 전계 효과 트랜지스터(FET)를 이용할 수도 있다. 도 4a 및 4b는 수직 채널용의 대안 구조로 이루어진 반절연 기판상에 제조된 FET의 개략 단면도이다. 도 4a는 싱글 채널 JFET의 개략 단면도를 보여주고 있으며, 여기서 채널 영역은 p형 주입 및 이에 뒤이은 n형 층의 에피택셜 성장에 의해 정의된다. 예로서 수직 JFET 구조에 과성장 소스 영역을 형성하는 방법은 미합중국 특허 번호 5,610,085 [16]에서 찾아볼 수 있다.
도 4b에 도시된 바와 같이, 이온 주입 p형 게이트 대신에 쇼트키 게이트를 구현하는 래터럴 트렌치 FET도 제조할 수 있다. 예로서 트렌치 구조에 쇼트키 게이트를 형성하는 방법은 미합중극 특허 번호 6,156,611 및 5,945,701 [17],[18]에서 찾아볼 수 있다.
도 5a 및 5b는 소스, 드레인 및 게이트 터미널에 대한 전기적 접속의 개략적인 묘사를 포함하는 싱글 핑거 및 멀티 핑거 래터럴 트렌치 JFET의 개략적인 단면도이다.
앞서 설명한 바와 같이, 동일 다이상에 제조된 LTJFET는 다양한 임계 전압을 구현하는 다양한 폭(즉, 소스 핑거들의 폭)의 수직 채널들을 가질 수 있다. 레이아웃 디자인으로 디바이스 임계 전압을 정의하는 가능성은 모노리딕 집적 회로의 디자인에 부가적인 융통성을 제공한다. 예를 들어, 동일 칩으로 멀티플 임계 전압을 구현하면 RF 디자인의 좀더 많은 융통성과 높은 무결성이 가능해진다. 그러한 융통성은, 예를 들어, MOSFET 또는 래터럴 JFET와 같은 래터럴 채널이 있는 디바이스들의 경우에는 성취하기가 매우 어려울 수 잇다.
특히, 동일 다이상에 제조된 제시된 디바이스들은 소스 핑거들의 적절한 폭을 선택함으로써 강화 및 공핍 모드로 구현될 수 있다. 도 6a는 다양한 수직 채널 폭이 있는 동일 다이상에 제조된 두개의 싱글 핑거 래터럴 트렌치 JFET의 개략 단면도이다. 도 6b는 도 6a에 도시된 디바이스들을 이용하는 모노리딕 인버터 회로를 보여주는 개략도이다.
래터럴 트렌치 JFET를 이용하는 집적 회로를 제조하는 가능성은 동일 웨이퍼에 제조되어 있고 강화 및 공핍 동작 모드로 구현되는 각각의 전력 수직 채널 VJFET를 이용하는 것으로 도시되어 있다. 각각의 수직 채널 전력 VJFET에 대해 측정되었고 게이트 주변의 유닛 길이에 표준화된 드레인 I-V 특성이 도 7a 및 7b에 도시되어 있다. 이 디바이스의 측정된 파형 및 로직 성능은 물론이고 이들 디바이스를 이용하는 알루미나 기판상에 구축된 하이브리드 로직 NOR 게이트는 도 8a, 8b 및 8c에 도시되어 있다.
SiC 층들은 공지된 기술을 이용하여 도우너 또는 억셉터 재료로 층들을 도우핑함으로써 형성된다. 예시적인 도우너 재료는 질소 및 인을 포함한다. 질소는 양호한 도우너 재료이다. SiC를 도우핑하기 위한 예시적인 억셉터 재료는 보론 및 알루미늄을 포함하고 있다. 알루미늄은 양호한 억셉터 재료이다. 이들 재료는 단지 예시적인 것이며, 실리콘 카바이드에 도우프될 수 있는 임의 억셉터 및 도우너 재료가 이용될 수 있다. 특정 애플리케이션을 위한 원하는 특성을 갖고 있는 디바이스를 생산하기 위해 여기서 설명된 래터럴 트렌치 JFET의 다양한 층의 도우핑 레벨 및 두께를 변경할 수 있다. 유사하게, 특정 애플리케이션에 대해 원하는 특성을 갖고 있는 디바이스를 생산하기 위해 이 디바이스의 다양한 특징들의 디멘젼을 변경할 수 있다.
SiC 층들은 적합한 기판상의 에피택셜 성장에 의해 형성될 수 있다. 이 층들은 에피택셜 성장 동안 도우프될 수 있다.
다른 방식으로 표시하지 않는다면, 본 발명의 전후 관계에서 중 도우프(++)는 1018 원자·cm-3 이상의 도펀트 농도에 해당하며, 경 도우프(-)는 5×1016 원자·cm-3 이하의 도펀트 농도에 해당하며, 중간 정도의 도우프(+)는 5×1016 원자·cm-3 와 1018 원자·cm-3 사이의 도펀트 농도에 해당한다.
예를 들어서 설명한 본 명세서가 본 발명의 원리를 보여주고 있을지라도, 본 기술 분야에 숙련된 자이면 본 발명의 근거를 벗어남이 없이도 본 명세서로부터 형태와 세부사항에 있어 다양한 변화를 꾀할 수 있음은 자명하다.
참고문헌
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5. Agarwal, A. K., Saks, N.S., Mani, S.S., Hedge, V.S., and Sanger, P.A., "Investigation of Lateral RESURF, 6H-SiC MOSFETS," Material Science Forum, Vol.:338-342(2000), pp.1307-1310.
6. Agarwal,A.K., Siergiej,R.R., Seshadri, S., White,M.H., McMullin, P.G., Burk, A.A., Rowland, L.B., Brandt, C.D., Hopkins, R.H., "A critical look at the performance advantages and limitations of 4H-SiC power UMOSFET structures," Proceeding of 8 th International Symposium on Power Semiconductor Device and ICs, Mary 23,1996,pp.119-122.
7. Agarwal,A.K., Seshadri, S., Rolland, L.B., "Temperature dependence of Fowler-Nordheim current in 6H- and 4H-SiC MOS capacitors," IEEE Electron Device Letters, Vol.18, Issue 12, Dec.1997, pp.592-594.
8. Sheppard,S.T.; Smith,R.P.,;Pribble,W.L.; Ring,Z.; Smith, T.; Allen,S.T.; Milligan,J.; Pahnour,J.W., "High power hybrid and NMIC amplifiers using wide-bandgap semiconductor devices on semi-insulating SiC substrates," Digest of 60th Device Research Conference, June 24-26, 2002, pp.175-178.
9. Lam,M.P.; Kornegay,K.T.; Cooper,J.A.,Jr.; Melloch,M.R., "Ion implant technology for 6H-SiC MESFETs digital ICs," Digest of 54th Annual Device Research Conference, June 24-26, 1996, Pages 158-159.
10. Baliga,B.J., "Method for making vertical channel field controlled device employing a recessed gate structure," U.S.Patent 4,587,712, May 13, 1986.
11. J.W. Palmour, "Junction Field-Effect Transistor Formed in Silicon Carbide," U.S. Patent 5,264,713, November 23, 1993.
12. P.G. Neudeck et al., "6000C Logic Gates Using Silicon Carbide JFET's," Government Microcircuit Applications Conference cosponsored by DoD, NASA, DoC, DoE, NSA, and CIA Anaheim, California, March 20-24, 2000.
13. Casady, et al., "Complementary accumulation-mode JFET integrated circuit topology using wide(>2eV) bandgap semiconductors," U.S. Patent No. 6,503,782, January 7, 2003.
14. J.N. Merrett, W.A.Draper, J.R.B.Casady, I.Sankin, R. Kelley, V.Bondarenko, M.Mazzola, D.Seale, "Silicon Carbide Vertical Junction Field Effect Transistors Operated at Junction Temperatures Exceeding 300℃," Proceedings of IMAPS International Conference and Exhibition on High Temperature Electronics ( HITECH 2004), May 17-20, 2004, Santa Fe, NM.
15. Casady, et al., "Silicon carbide and related wide-bandgap transistors on semi-insulating epitaxy for high-speed, high-power applications," U.S. Patent Publication No. 2002-0149021, October 17, 2002.
16. Yuan, et al., "Method of making a vertical FET using epitaxial overgrowth," U.S.Patent No. 5,610,085, March 11, 1997.
17. Lan et al., "Method of fabricating vertical FET with sidewall gate electrode," U.S.Patent No. 6,156,611, Dec.5, 2000.
18. Siergiej et al., "Static Induction Transistor," U.S.Patent No. 5,945,701, Aug. 31, 1999.

Claims (27)

  1. 대향하는 제1 및 제2 주면을 구비하는 기판과,
    상기 기판의 제1 주면 상의 n형 반도체 재료로 이루어진 드레인 층과,
    상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지 않은 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 낮은 도전율을 가짐 -과,
    상기 드레인 층상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 상기 돌출 영역 각각은 상기 드리프트 층상의 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상의 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 재료는 상기 채널 영역의 재료보다 높은 도전율을 가짐 -과,
    상기 하나 이상의 돌출 영역에 인접하여 상기 드리프트 층상에 있으며 상기 드리프트 층 및 상기 채널 영역(들)의 n형 재료와 함께 정류 접합을 형성하는 p형 반도체 재료로 이루어진 게이트 영역과,
    상기 게이트 영역 및 소스 영역 상에 있으며 상기 드레인 층의 노출부들 상에 있는 오믹(ohmic) 접촉들
    을 포함하는 접합형 전계 효과 트랜지스터.
  2. 제1항에 있어서,
    상기 드레인 층, 드리프트 층, 게이트 영역, 채널 영역 및 소스 영역의 각각의 반도체 재료는, 적어도 2 eV의 EG를 가지거나, SiC이거나, 또는 3족 질화물계 화합물 반도체 재료인 접합형 전계 효과 트랜지스터.
  3. 제1항에 있어서,
    상기 소스 영역은 상기 채널 영역과 같은 공간에 있고; 또는
    상기 기판은 반절연, p형, 또는 p형 버퍼층이 위에 있는 n형으로 구성되는 그룹으로부터 선택되며, 상기 p형 버퍼층은 상기 기판의 제1 주면을 형성하는 접합형 전계 효과 트랜지스터.
  4. 제1항에 있어서,
    다수의 돌출 영역을 포함하며, 상기 돌출 영역 각각은 메이저(major) 및 마이너(minor) 디멘젼(dimension)을 갖고 있는 가늘고 긴 형태이며, 상기 돌출 영역의 메이저 디멘젼은 서로 평행하게 배향된 접합형 전계 효과 트랜지스터.
  5. 제4항에 있어서,
    다수의 돌출 소스 영역은 상기 마이너 디멘젼의 방향으로 규칙적인 간격으로 서로 이격되어 있는 접합형 전계 효과 트랜지스터.
  6. 제5항에 있어서,
    상기 게이트 영역은 인접한 돌출 영역들 사이에 연장하는 다수의 핑거를 포함하는 접합형 전계 효과 트랜지스터.
  7. 반도체 디바이스로서,
    대향하는 제1 및 제2 주면을 구비하는 기판과,
    각각이 상기 기판의 상기 제1 주면 상의 서로 다른 위치에 있는 제1 및 제2 접합형 전계 효과 트랜지스터
    를 포함하며,
    상기 접합형 전계 효과 트랜지스터들의 각각은,
    드레인 층을 둘러싸는 상기 기판의 일부가 노출되도록 상기 기판의 제1 주면 상에 있으며, 상기 기판의 제1 주면과는 같은 공간에 있지 않은 n형 반도체 재료로 이루어진 드레인 층과,
    상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지 않은 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 낮은 도전율을 가짐 -과,
    상기 드리프트 층상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 상기 돌출 영역들의 각각은 상기 드리프트 층 상의 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상의 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 재료는 상기 채널 영역의 재료보다 높은 도전율을 가짐 -과,
    상기 하나 이상의 돌출 영역에 인접하여 상기 드리프트 층 상에 있으며 상기 드리프트 층 및 상기 채널 영역(들)의 n형 재료와 함께 정류 접합을 형성하는 p형 반도체 재료로 이루어진 게이트 영역과,
    상기 게이트 영역 및 소스 영역 상에 있으며 상기 드레인 층의 노출부 상에 있는 오믹 접촉들
    을 포함하는 반도체 디바이스.
  8. 제7항에 있어서,
    상기 제1 접합형 전계 효과 트랜지스터는 제1 임계 전압을 갖고, 상기 제2 접합형 전계 효과 트랜지스터는 상기 제1 임계 전압의 값과는 다른 값을 가지는 제2 임계 전압을 갖는 반도체 디바이스.
  9. 접합형 전계 효과 트랜지스터를 제조하는 방법으로서,
    대향하는 제1 및 제2 주면을 구비하는 기판과,
    상기 기판의 상기 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과,
    상기 드레인 층 상에 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 낮은 도전율을 가짐 -과,
    인접한 게이트 영역들 사이에 있으며 인접한 게이트 영역들과 접촉하는 상기 드리프트 층 상에 n형 반도체 재료로 이루어진 채널 층과,
    상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 층- 상기 소스 층은 상기 채널 층보다 높은 도전율을 가짐 -을 포함하는 다층 구조를 선택적으로 에칭하는 단계- 상기 선택적으로 에칭하는 단계는 상기 소스 층을 통해서 그리고 부분적으로 상기 채널 층을 통해서 선택적으로 에칭하여 적어도 하나의 돌출 소스 영역을 형성하는 단계를 포함함 -와,
    상기 돌출 소스 영역에 인접한 상기 채널 층의 노출부에 p형 도펀트의 이온을 선택적으로 주입하는 단계와,
    상기 주입된 채널 층 및 하부 드리프트 층의 노출부를 통해서 선택적으로 에칭하여 하부 드레인 층을 노출하는 단계와,
    상기 드레인 층의 노출부를 통해서 선택적으로 에칭하여 하부 기판을 노출시켜 에칭된 구조를 형성하는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    p형 도펀트의 이온들을 선택적으로 주입한 후에 어닐링하여 상기 도펀트를 활성화시키는 단계를 더 포함하는 방법.
  11. 제9항에 있어서,
    상기 에칭된 구조의 노출된 표면들 상에 유전 재료층을 성장시키거나 피착하는 단계와,
    상기 유전 재료를 이방성 에칭하여 상기 기판의 상기 제1 주면에 평행한 드레인, 게이트 및 소스 영역의 하부를 노출시키는 단계와,
    드레인, 게이트 및 소스 영역의 노출부 상에 금속을 피착하는 단계
    를 더 포함하는 방법.
  12. 제11항에 있어서,
    상기 반도체 재료는 SiC이며,
    상기 방법은,
    금속과 반도체 재료의 인터페이스들에서의 금속이 반응해서 금속 실리사이드를 형성하도록 드레인, 게이트 및 소스 영역들의 노출부 상에 금속을 피착한 후에 어닐링하는 단계와,
    반응하지 않은 금속을 제거하는 단계
    를 더 포함하는 방법.
  13. 제12항에 있어서,
    반응하지 않은 금속은 산 에칭(acid etch)을 이용하여 제거되는 방법.
  14. 제12항에 있어서,
    다수의 돌출 소스 영역이 형성되고, 또는
    다수의 에칭된 구조는 단일 기판상에 형성되며 상기 드레인 층을 통한 에칭이 각각의 에칭된 구조를 분리하는 방법.
  15. 제14항에 있어서,
    다수의 돌출 소스 영역들이 형성되고,
    상기 다수의 돌출 소스 영역들은 가늘고 긴 형태이며, 메이저 디멘젼과 마이너 디멘젼을 가지며, 상기 돌출 소스 영역들의 메이저 디멘젼들은 서로 평행하게 배향되는 방법.
  16. 제15항에 있어서,
    상기 다수의 돌출 소스 영역은 마이너 디멘젼의 방향으로 규칙적인 간격으로 서로 이격되어 있는 방법.
  17. 전계 효과 트랜지스터를 제조하는 방법으로서,
    대향하는 제1 및 제2 주면을 구비하는 기판과,
    상기 기판의 제1 주면상에 n형 반도체 재료로 이루어진 드레인 층과,
    상기 드레인 층 상에 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 낮은 도전율을 가짐 -을 포함하는 다층 구조상에 p형 도펀트를 선택적으로 주입하는 단계- 상기 선택적으로 주입하는 단계는, 상기 드리프트 층에 p형 도펀트를 선택적으로 주입해서 게이트 영역을 형성하는 단계를 포함함 -와,
    상기 드리프트 층의 주입된 표면상에 n형 반도체 재료의 채널 층을 피착하거나 성장시키는 단계와,
    상기 채널 층상의 n형 반도체 재료로 이루어지며 상기 채널 층보다 높은 도전율을 가지는 소스 층을 피착하거나 성장시키는 단계와,
    상기 소스 층, 상기 채널 층 및 상기 주입된 드리프트 층을 통해 선택적으로 에칭하여 하부 드레인 층을 노출시켜 돌출된 소스 영역 및 게이트 영역을 형성하는 단계와,
    상기 노출된 드레인 층의 일부를 통해 선택적으로 에칭하여 하부 기판을 노출시켜 에칭된 구조를 형성하는 단계
    를 포함하는 방법.
  18. 전계 효과 트랜지스터를 제조하는 방법으로서,
    대향하는 제1 및 제2 주면을 구비하는 기판과,
    상기 기판의 상기 제1 주면상에 n형 반도체 재료로 이루어진 드레인 층과,
    상기 드레인 층 상에 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 낮은 도전율을 가짐 -과,
    상기 드리프트 층 상에 n형 반도체 재료로 이루어진 채널 층과,
    상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 층- 상기 소스 층은 상기 채널 층보다 높은 도전율을 가짐 -을 포함하는 다층 구조를 선택적으로 에칭하는 단계- 상기 선택적으로 에칭하는 단계는 상기 소스 및 채널 층을 통해 선택적으로 에칭하여 하부 드리프트 층을 노출시켜 적어도 하나의 돌출 소스 영역을 형성하는 단계를 포함함 -와,
    상기 드리프트 층의 노출부를 통해서 선택적으로 에칭하여 하부 드레인 층을 노출시키는 단계와,
    상기 드레인 층의 노출부를 통해서 선택적으로 에칭하여 하부 기판을 노출시켜 에칭된 구조를 형성하는 단계와,
    상기 드리프트 층의 노출부와 접촉하는 쇼트키(Schottky) 금속을 선택적으로 피착하는 단계
    를 포함하는 방법.
  19. 대향하는 제1 및 제2 주면을 구비하는 기판과,
    상기 기판의 상기 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과,
    상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지 않은 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 낮은 도전율을 가짐 -과,
    상기 드리프트 층상에 이격되어 있는 하나 이상의 개별적인 돌출 영역- 상기 돌출 영역들의 각각은 상기 드리프트 층상에 n형 반도체 재료로 이루어진 채널 영역과 상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역을 포함하며, 상기 소스 영역의 n형 반도체 재료는 상기 채널 영역의 n형 반도체 재료보다 높은 도전율을 가짐 -과,
    상기 드리프트 층 및 채널 영역(들)과 금속 반도체 정류 접합을 형성하는 상기 하나 이상의 돌출 영역에 인접한 상기 드리프트 층 상의 금속 층과,
    상기 소스 영역 상에 있으며 상기 드레인 층의 노출면 상에 있는 오믹 접촉들
    을 포함하는 전계 효과 트랜지스터.
  20. 제19항에 있어서,
    상기 소스 영역은 상기 채널 영역과 같은 공간에 있는 전계 효과 트랜지스터.
  21. 대향하는 제1 및 제2 주면을 구비하는 기판과,
    상기 기판의 상기 제1 주면 상에 n형 반도체 재료로 이루어진 드레인 층과,
    상기 드레인 층의 일부가 노출되도록 상기 드레인 층상에 있으며 상기 드레인 층과는 같은 공간에 있지 않은 n형 반도체 재료로 이루어진 드리프트 층- 상기 드리프트 층은 상기 드레인 층보다 낮은 도전율을 가짐 -과,
    상기 드리프트 층 내에 형성된 p형 반도체 재료로 이루어진 게이트 영역과,
    상기 드리프트 층 상에 있으며 상기 게이트 영역과 정류 접합을 형성하는 n형 반도체 재료로 이루어진 채널 영역과,
    상기 채널 영역 상에 n형 반도체 재료로 이루어진 소스 영역- 상기 소스 영역의 반도체 재료는 상기 채널 영역의 반도체 재료보다 높은 도전율을 가짐 -과,
    상기 소스 영역 상 및 상기 드레인 층의 노출부 상의 오믹 접촉들
    을 포함하는 전계 효과 트랜지스터.
  22. 제21항에 있어서,
    상기 소스 및 채널 영역들과, 상기 드리프트 층은 같은 공간에 있고, 또는
    상기 게이트 영역은 다수의 핑거(finger)를 포함하는 전계 효과 트랜지스터.
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