CN107919397A - 一种高线性场效应晶体管器件及其制作方法 - Google Patents

一种高线性场效应晶体管器件及其制作方法 Download PDF

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Abstract

本发明公开了一种高线性场效应晶体管器件，主要解决现有FinFET器件栅控能力不均匀的问题。其自上而下包括衬底层(1)、GaN缓冲层(2)和AlGaN势垒层(3)，AlGaN势垒层(3)的两端分别设有源电极(4)和漏电极(5)，源极(4)和漏极(5)之间刻蚀有若干条均匀排列的纳米线沟道，其特征在于纳米线沟道上覆盖有介质层(6)，介质层(6)上设有栅电极(7)，该介质层(6)在竖直方向的厚度为零，在水平方向厚度为1nm‑3nm，以使得纳米线沟道在多方向上电容平衡。本发明相较传统器件，减小了短沟道效应和栅极电流泄漏，提高了栅控能力的均匀性，可广泛应用于通讯，卫星导航，雷达系统和基站系统中。

Description

一种高线性场效应晶体管器件及其制作方法
技术领域
本发明属于半导体器件技术领域，特别涉及一种高线性场效应晶体管器件，可用于通讯，卫星导航，雷达系统和基站系统中。
背景技术
随着科技水平的提高，现有的第一、二代半导体材料已经无法满足更高频率、更高功率电子器件的需求，而基于氮化物半导体材料的电子器件则可满足这一要求，大大提高了器件性能，使得以GaN为代表的第三代半导体材料在微波毫米波器件制造中有了广泛的应用。GaN是一种新型宽禁带化合物半导体材料，具有许多硅基半导体材料所不具备的优良特性，如宽禁带宽度，高击穿电场，以及较高的热导率，且耐腐蚀，抗辐射等。进入二十世纪90年代后，由于P型掺杂技术的突破以及成核层技术的引入，使得GaN材料得到快速的发展。GaN材料可以形成AlGaN/GaN异质结构，这种异质结构不仅在室温下能获得很高的电子迁移率，以及极高的峰值电子速度和饱和电子速度，而且可以获得比第二代化合物半导体异质结更高的二维电子气浓度。这些优势使得AlGaN/GaN高电子迁移率晶体管在微波毫米波频段的大功率、高效率、宽带宽、低噪声性能方面显著超过了GaAs基HEMT和InP基HEMT。
随着半导体器件特征尺寸按摩尔定律等比缩小，芯片集成度不断提高，出现的众多负面效应使传统的平面型MOSFET在半导体技术发展到22nm时遇到了瓶颈。尤其是短沟道效应显著增大，导致器件关态电流急剧增加。尽管提高掺杂浓度可以在一定程度上抑制短沟道效应，然而高掺杂沟道会增大库伦散射，使载流子迁移率下降。针对此问题现有技术已经提出了多种可能的解决措施，主要包括全耗尽绝缘体上硅技术FDSOI及三维立体鳍式场效应管FinFet等。其中：
FDSOI技术拥有许多显见的优势，如器件的结构形式相比传统平面型晶体管基本变化不大，消除了传统PDSOI技术因浮体效应所导致的记忆效应，但是由于FDSOI晶圆的制作成本十分昂贵，并且其晶圆制造技术风险大，使其市场应用并不广泛。
三维立体鳍式场效应管FinFet，其沟道从硅衬底表面竖起，形成垂直型的纳米线沟道结构，然后再在纳米线沟道表面构造栅极，以形成立体器件，缩小短沟道效应。但是由于纳米线沟道凸出的三个面均为栅极受控面，使得栅极电流泄漏增大，栅控能力不均匀，也增加了三维立体FinFET技术的制造难度。
发明内容
本发明的目的在于针对已有技术的局限，提出一种GaN基的高线性场效应晶体管器件及其制作方法，以在发挥FinFet结构减小短沟道效应的优点基础上，使得纳米线沟道多方向电容平衡，减小栅极电流泄漏，提高栅控能力的均匀性。
为实现上述目的，本发明高线性场效应晶体管器件，自上而下包括衬底层、GaN缓冲层、AlGaN势垒层，AlGaN势垒层的两端分别设有源电极和漏电极，源极和漏极之间刻蚀有若干条均匀排列的纳米线沟道，其特征在于纳米线沟道上覆盖有介质层，介质层上设有栅电极。
上述器件，其特征在于介质层在竖直方向的厚度为零，在水平方向厚度为1nm-3nm,以使得纳米线沟道在多方向上电容平衡；
上述器件，其特征在于所述衬底采用蓝宝石或SiC基底；
上述器件，其特征在于GaN缓冲层的厚度为1-1.2μm；
上述器件，其特征在于AlGaN势垒层的厚度为15-25nm，Al组分为15％-25％；
上述器件，其特征在于介质层选用SiN或AlN。
为实现上述目的，本发明制备高线性场效应晶体管器件的方法，包括以下步骤：
1)获取含有衬底，厚度为1-1.2μm的GaN缓冲层，厚度为15-25nm、Al组分为15％-25％的AlGaN势垒层的外延基片，并对其进行清洗；
2)在AlGaN势垒层上制作源电极和漏电极，形成欧姆接触；
3)在完成欧姆接触的AlGaN势垒层上进行台面光刻和台面刻蚀；
4)在源电极和漏电极之间进行区域光刻，并利用感应耦合等离子体刻蚀ICP工艺刻蚀出纳米线沟道；
5)在源电极与漏电极之间的纳米线沟道上生长1nm-3nm的介质层；
6)在介质层上光刻栅区域，并利用ICP工艺对该光刻区域内的纳米线沟道顶部介质层和部分AlGaN势垒层、GaN缓冲层进行刻蚀；
7)采用电子束蒸发工艺，在栅区域内蒸发栅电极金属层，去除光刻胶，完成栅电极的制作；
8)使用等离子增强化学气相沉积PECVD技术在源漏电极、栅电极、纳米线沟道表面淀积SiN保护层；
9)在SiN保护层上光刻金属互联层开孔区，并利用ICP工艺依次刻蚀掉互联开孔区的SiN保护层和介质层，并利用电子束蒸发工艺进行互联金属蒸发，完成器件制作。
本发明与现有技术相比具有如下优点：
1.本发明通过在AlGaN/GaN异质结上制作FinFet器件，以使器件形成立体结构，减小了短沟道效应，显著提高了器件性能；
2.本发明通过在纳米线沟道上采用栅介质层，使得纳米线沟道多方向电容平衡，减小了栅极电流泄漏，提高了栅控能力的均匀性。
附图说明
图1是本发明器件结构立体示意图；
图2是图1的主视图；
图3是图1的侧视图；
图4是图1的俯视图；
图5是本发明器件制作的工艺流程图。
具体实施方式
参照图1、图2、图3和图4，本发明的高线性场效应晶体管器件包括：衬底1、GaN缓冲层2、AlGaN势垒层3、源极4、漏极5、介质层6、栅极7。其中，
衬底1采用蓝宝石或SiC基底，位于最下端；
GaN缓冲层2厚度为1-1.2μm，位于衬底1之上；
AlGaN势垒层3厚度为15nm-25nm，铝组分为15％-25％，位于GaN缓冲层2之上；
AlGaN势垒层3上的两端分别为源极4和漏极5，源极4和漏极5之间刻蚀有若干个均匀排列的纳米线沟道，纳米线沟道上覆盖有介质层6，介质层6在竖直方向的厚度为零，在水平方向厚度为1nm-3nm，以使得纳米线沟道在多方向上电容平衡；
介质层6之上设有栅电极7，栅长为0.2μm或0.5μm。
参照图3，本发明制作的高线性场效应晶体管器件的工艺流程，按照不同势垒层厚度和铝组分、不同的介质层材料、不同的栅长，给出如下三种实施例：
本发明是在现有的外延基片上制作高线性场效应晶体管器件，现有外延基片有不同的衬底，其上包括GaN缓冲层和AlGaN势垒层。
实施例一，在蓝宝石衬底上制作AlGaN势垒层厚度为15nm、Al组分为15％，栅介质层为SiN，栅长为0.2μm的高线性场效应晶体管器件。
步骤1，获取含有蓝宝石衬底、厚度为1μm的GaN缓冲层、厚度为15nm，Al组分为15％的AlGaN势垒层的外延基片样品，并对其进行清洗。
首先，将样品放置在丙酮中超声2分钟，然后在60℃水浴加热的正胶剥离液中煮10分钟，随后将样品依次放入丙酮和乙醇中各超声3分钟，在去离子水清洗掉残留的丙酮、乙醇后，用HF溶液清洗样品30s，最后用去离子水清洗干净并用超纯氮气吹干。
步骤2，在AlGaN势垒层上制作源电极和漏电极。
(2a)在势垒层上光刻源电极区域和漏电极区域：
首先，将完成基片清洗的样品放在200℃的热板上烘烤5min；
然后，在样品上甩剥离胶，其甩胶厚度为0.35μm，并将其放在温度为200℃的热板上烘5min；
接着，在该样品上甩光刻胶，其甩胶厚度为0.77μm，并将其放在90℃热板上烘1min；
之后，将样品放入光刻机中对源电极区域和漏电极区域的光刻胶进行曝光；
最后，将完成曝光的样品放入显影液中移除源电极区域和漏电极区域的光刻胶和剥离胶，并对其进行超纯水冲洗和氮气吹干；
(2b)打底膜：
将完成源电极区域和漏电极区域光刻的样片采用等离子去胶机去除图形区未显影干净的光刻胶薄层，其处理的时间为5min，该步骤大大提高了剥离的成品率；
(2c)蒸发源漏电极金属：
将完成等离子去胶的样品放入电子束蒸发台中，待电子束蒸发台的反应腔室真空度达到2×10-6Torr之后，再在源电极区域和漏电极区域内的势垒层上以及源电极区域和漏电极区域外的光刻胶上蒸发欧姆金属，该欧姆金属是由下向上依次由Ti、Al、Ni和Au四层金属组成的金属堆栈结构；
(2d)剥离金属及退火：
首先，将完成源漏金属蒸发的样片在丙酮中浸泡40分钟以上后进行超声处理；
然后，将样片放入温度为60℃的剥离液中水浴加热5min；
之后，将样片依次放入丙酮溶液和乙醇溶液中超声清洗3min；
接着，用超纯水冲洗样片并用氮气吹干。
最后，将样片放入快速退火炉中，向退火炉中通入10min氮气，再在氮气气氛中将退火炉温度设为830℃，进行30s的高温退火，以使源电极和漏电极区域上欧姆金属下沉至GaN缓冲层，从而形成欧姆金属与异质结沟道之间的欧姆接触，形成源电极和漏电极。
步骤3，在做完欧姆接触的AlGaN势垒层上进行台面光刻和台面刻蚀。
(3a)在AlGaN势垒层上台面光刻：
首先，将样品放在200℃的热板上烘烤5min；
然后，进行光刻胶的涂胶和甩胶，其甩胶转速为3500rpm，并将样品放在90℃的热板上烘烤1min；
接着，将样品放入光刻机中，通过台面隔离版图对电隔离区域内的光刻胶进行曝光；
最后，将完成曝光后的样品放入显影液中以移除电隔离区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干；
(3b)利用ICP工艺在AlGaN势垒层上台面刻蚀：
首先，利用ICP工艺依次刻蚀电隔离区域的AlGaN势垒层和GaN外延层，以实现有源区的台面隔离，其总的刻蚀深度为100nm；
然后，将样品依次放入丙酮溶液、剥离液、丙酮溶液和乙醇溶液中进行清洗，以移除电隔离区域外的光刻胶；
最后，用超纯水冲洗样品并用氮气吹干。
步骤4，在源电极和漏电极之间区域光刻并刻蚀出纳米线沟道。
(4a)在AlGaN势垒层上光刻纳米线沟道之间的隔离区：
首先，将样品放在200℃的热板上烘烤5min，再进行光刻胶的涂胶和甩胶，其甩胶厚度为2μm，并将样品放在90℃的热板上烘烤1min；
接着，将样品放入电子束光刻机，利用FinFET光刻版对纳米线沟道之间电隔离区的光刻胶进行曝光；
最后，将完成曝光后的样品放入显影液中以移除电隔离区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干；
(4b)对纳米线沟道之间的隔离区进行刻蚀：
首先，利用ICP刻蚀纳米线沟道之间的电隔离区域的AlGaN势垒层和GaN缓冲层，以实现纳米沟道之间的电隔离，其中纳米线沟道宽为200nm，纳米线沟道高为30nm；
然后，将样品依次放入丙酮溶液、剥离液、丙酮溶液和乙醇溶液中进行清洗，以移除电隔离区域外的光刻胶；
最后，用超纯水冲洗样品并用氮气吹干。
步骤5，利用PECVD工艺在源电极与漏电极之间的纳米线沟道上生长厚度为1.75nm的SiN钝化层。
(5a)对完成纳米线沟道制作的样品进行表面清洗：
首先，将样品放入丙酮溶液中超声清洗3min，其超声强度为3.0；
然后，将样品放入温度为60℃的剥离液中水浴加热5min；
接着，将样品依次放入丙酮溶液和乙醇溶液中超声清洗3min，其超声强度为3.0；
最后，用超纯水冲洗样品并用氮气吹干；
(5b)利用PECVD工艺在源电极与漏电极之间的纳米线沟道上生长厚度为1.75nm的SiN钝化层，其生长的工艺条件为：采用NH3和SiH4作为反应气体，衬底温度为250℃，反应腔室压力为600mTorr，RF功率为22W。
步骤6，在介质层上光刻栅区域，并利用ICP工艺对该光刻区域内的纳米线沟道顶部介质层和部分AlGaN势垒层、GaN缓冲层进行刻蚀。
(6a)在SiN钝化层上光刻栅区域：
首先，将样品放在200℃的热板上烘烤5min；
然后，进行光刻胶的涂胶和甩胶，其甩胶转速为3500转/min，并将样品放在90℃的热板上烘烤1min；
接着，将样品放入光刻机中，通过版图对栅区域的光刻胶进行曝光；
最后，将完成曝光后的样品放入显影液中以移除栅区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干；
(6b)利用ICP刻蚀工艺移除栅区域内的SiN钝化层，其刻蚀的条件为：反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W，刻蚀的深度为1.75nm至AlGaN势垒层。
(6c)利用ICP刻蚀工艺移除栅区域内的一部分AlGaN势垒层，刻蚀掉AlGaN势垒层5nm，其刻蚀的条件为：反应气体为Cl2，反应腔室压力为5mTorr，上电极和下电极的射频功率分别为100W和10W。
步骤7，采用电子束蒸发工艺，在栅区域内蒸发栅电极金属层，去除光刻胶，完成栅电极的制作。
(7a)蒸发栅电极金属：
将完成栅区域刻蚀的样品放入电子束蒸发台中，待电子束蒸发台的反应腔室真空度达到2×10-6Torr之后，再在栅电极区域以外的光刻胶上蒸发栅金属，该栅金属是由下向上依次由Ni、Au和Ni三层金属组成的金属堆栈结构；
(7b)剥离金属：
将完成栅电极蒸发的样片在丙酮中浸泡40分钟以上后进行超声处理；然后将样片放入温度为60的剥离液中水浴加热5min；接着，将样片依次放入丙酮溶液和乙醇溶液中超声清洗3min；最后，用超纯水冲洗样片并用氮气吹干，完成栅电极的制作。
步骤8，利用PECVD在源漏电极、栅电极、纳米线沟道表面淀积200nm的SiN保护层。
(8a)对完成栅电极制作的样品进行表面清洗：
首先，将样品放入丙酮溶液中超声清洗3min，其超声强度为3.0；
然后，将样品放入温度为60℃的剥离液中水浴加热5min；
接着，将样品依次放入丙酮溶液和乙醇溶液中超声清洗3min，其超声强度为3.0；
最后，用超纯水冲洗样品并用氮气吹干；
(8b)利用PECVD工艺生长厚度为200nm的SiN保护层，生长保护层采用的工艺条件为：气体为2％SiH4/N2、NH3、N2和He，气体流量分别为200sccm，2sccm，0sccm，200sccm，压强为600mTorr，温度为250℃，功率为22W。
步骤9，在SiN保护层上光刻金属互联层开孔区，并利用ICP工艺依次刻蚀掉互联开孔区的SiN保护层和介质层，并利用电子束蒸发工艺进行互联金属蒸发，完成器件制作。
(9a)在SiN保护层上光刻金属互联层开孔区：
首先，将样品放在200℃的热板上烘烤5min；
然后，进行光刻胶的涂胶和甩胶，其甩胶转速为3500转/min，并将样品放在90℃的热板上烘烤1min；
接着，将样品放入光刻机中，通过互联开孔版图对金属互联层开孔区域内的光刻胶进行曝光；
最后，将完成曝光后的样品放入显影液中以移除互联开孔区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干；
(9b)利用ICP工艺刻蚀掉互联开孔区的SiN保护层和介质层：
先移除互联开孔区域内的200nm厚的SiN保护层，再刻蚀掉1.75nm厚的SiN钝化层，其中ICP刻蚀工艺条件为：反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W；
(9c)在金属互连区域内的电极和SiN保护层以及金属互连区域外的光刻胶上蒸发金属互连：
首先，将有金属互连光刻图形的样品放入等离子去胶机中进行底膜处理，其处理的时间为5min；
然后，将样品放入电子束蒸发台中，待电子束蒸发台的反应腔室真空度达到2×10-6Torr；
之后，在互连金属区域内的电极和SiN保护层以及金属互连区域外的光刻胶上蒸发互联金属，该互联金属是由下向上依次由Ti和Au两层金属组成的金属堆栈结构；
接着，对完成互联金属蒸发的样品进行剥离，以移除金属互联层区域外的互联金属、光刻胶和剥离胶；
最后，用超纯水冲洗样品并用氮气吹干。
实施例二，在SiC衬底上制作AlGaN势垒层厚度为20nm、Al组分为20％，栅介质层为AlN，栅长为0.5μm的高线性场效应晶体管器件。
步骤一，获取含有SiC衬底，厚度为1.1μm的GaN缓冲层，厚度为20nm、Al组分为20％的AlGaN势垒层的外延基片，并对其进行清洗。
本步骤清洗过程与实施例一中的步骤1相同。
步骤二，在AlGaN势垒层上制作源电极和漏电极；
(2.1)在势垒层上光刻源电极区域和漏电极区域：
本步骤的具体实现与实施例一中的步骤(2a)相同；
(2.2)打底膜：
本步骤的具体实现与实施例一中的步骤(2b)相同；
(2.3)蒸发源漏电极金属：
本步骤的具体实现与实施例一中的步骤(2c)相同；
(2.4)剥离金属及退火：
本步骤的具体实现与实施例一中的步骤(2d)相同；
步骤三，在AlGaN势垒层上进行台面光刻和台面刻蚀。
(3.1)在AlGaN势垒层上进行台面光刻：
本步骤的具体实现与实施例一中的步骤(3a)相同；
(3.2)在AlGaN势垒层上进行台面刻蚀：
本步骤的具体实现与实施例一中的步骤(3b)相同；
步骤四，在源电极和漏电极之间区域光刻并刻蚀出纳米线沟道。
(4.1)在AlGaN势垒层上光刻纳米线沟道之间的隔离区：
本步骤的具体实现与实施例一中的步骤(4a)相同；
(4.2)利用ICP对纳米线沟道之间的电隔离区域进行刻蚀：
本步骤的具体实现与实施例一中的步骤(4b)相同；
步骤五，利用PEALD在源电极与漏电极之间的纳米线沟道上生长厚度为1nm的AlN介质层。
(5.1)对完成纳米线沟道制作的样品进行表面清洗：
本步骤的具体实现与实施例一中的步骤(5a)相同；
(5.2)利用PEALD沉积1nmAlN介质层:
选用无毒、高纯度的三甲基铝TMA作铝前驱体源，选用NH3作为氮源，工艺压力为0.2Torr,工艺过程中腔体压力随着源通入腔体和泵抽脉冲周期化变化，NH3化流量为10sccm，N2吹扫气/载气流量为115sccm，沉积厚度1nm的AlN介质层。
步骤六，在介质层上光刻栅区域，并利用ICP工艺对该光刻区域内的纳米线沟道顶部介质层和部分AlGaN势垒层、GaN缓冲层进行刻蚀。
(6.1)在AlN介质层上光刻栅区域：
首先，将样品放在200℃的热板上烘烤5min；
然后，进行光刻胶的涂胶和甩胶，其甩胶转速为3500转/min，并将样品放在90℃的热板上烘烤1min；
接着，将样品放入光刻机中，通过凹槽版图对凹槽区域的光刻胶进行曝光；
最后，将完成曝光后的样品放入显影液中以移除凹槽区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干；
(6.2)利用ICP刻蚀工艺移除凹槽区域内的AlN介质层，其刻蚀的条件为：反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W，刻蚀的深度为1nm至AlGaN势垒层。
(6.3)利用ICP刻蚀工艺移除凹槽区域内的一部分AlGaN势垒层，刻蚀掉AlGaN势垒层5nm，其刻蚀的条件为：反应气体为Cl2，反应腔室压力为5mTorr，上电极和下电极的射频功率分别为100W和10W。
步骤七，采用电子束蒸发工艺，在凹槽区域内蒸发栅电极金属层，去除光刻胶，完成栅电极的制作。
(7.1)蒸发栅电极金属：
将成凹槽区域刻蚀的样品放入电子束蒸发台中，待电子束蒸发台的反应腔室真空度达到2×10-6Torr之后，再在栅电极区域以外的光刻胶上蒸发栅金属，该栅金属是由下向上依次由Ni、Au和Ni三层金属组成的金属堆栈结构；
(7.2)剥离金属：
本步骤的具体实现与实施例一中的步骤(7b)相同；
步骤八，利用PECVD在源漏电极、栅电极、纳米线沟道表面淀积200nm的SiN保护层。
(8.1)对完成栅电极制作的样品进行表面清洗：
本步骤的具体实现与实施例一中的步骤(8a)相同；
(8.2)利用PECVD工艺生长厚度为200nm的SiN保护层，
本步骤的具体实现与实施例一中的步骤(8b)相同；
步骤九，在SiN保护层上光刻金属互联层开孔区，并利用ICP工艺依次刻蚀掉互联开孔区的SiN保护层和介质层，并利用电子束蒸发工艺进行互联金属蒸发，完成器件制作。
(9.1)在SiN保护层上光刻金属互联层开孔区：
本步骤的具体实现与实施例一中的步骤(9a)相同；
(9.2)利用ICP工艺刻蚀掉互联开孔区的SiN保护层和介质层：
先移除互联开孔区域内的200nm厚的SiN保护层，再刻蚀掉1nm厚的AlN介质层。
ICP刻蚀工艺条件为：反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W。
(9.3)在金属互连区域内的电极和SiN保护层以及金属互连区域外的光刻胶上蒸发金属互连：
本步骤的具体实现与实施例一中的步骤(9c)相同。
实施例三，在蓝宝石衬底上制作AlGaN势垒层厚度为25nm、Al组分为25％，栅介质层为SiN，栅长0.5μm的高线性场效应晶体管器件。
步骤A，获取含有蓝宝石衬底，厚度为1.2μm的GaN缓冲层，厚度为25nm、Al组分为25％的AlGaN势垒层的外延基片，并对材料进行清洗。
本步骤清洗的具体实现与实施例一中的步骤1相同。
步骤B，在AlGaN势垒层上制作源电极和漏电极；
(B1)在势垒层上光刻源电极区域和漏电极区域：
本步骤的具体实现与实施例一中的步骤(2a)相同；
(B2)打底膜：
本步骤的具体实现与实施例一中的步骤(2b)相同；
(B3)蒸发源漏电极金属：
本步骤的具体实现与实施例一中的步骤(2c)相同；
(B4)剥离金属及退火：
本步骤的具体实现与实施例一中的步骤(2d)相同；
步骤三，在AlGaN势垒层上进行台面光刻和台面刻蚀。
(C1)在AlGaN势垒层上进行台面光刻：
本步骤的具体实现与实施例一中的步骤(3a)相同；
(C2)在AlGaN势垒层上进行台面刻蚀：
本步骤的具体实现与实施例一中的步骤(3b)相同；
步骤D，在源电极和漏电极之间区域光刻并刻蚀出纳米线沟道。
(D1)在AlGaN势垒层上光刻纳米线沟道之间的隔离区：
本步骤的具体实现与实施例一中的步骤(4a)相同；
(D2)利用ICP刻蚀纳米线沟道之间的电隔离区域的AlGaN势垒层和GaN缓冲层，以实现纳米沟道之间的电隔离，其刻蚀深度为60nm，刻蚀宽度为50nm，完成后的纳米线沟道宽为200nm，纳米线沟道高为30nm:
本步骤的具体实现与实施例一中的步骤(4b)相同；
步骤E，利用PECVD工艺在源电极与漏电极之间的纳米线沟道上生长厚度为3nm的SiN钝化层。
(E1)对形成纳米线沟道的样品进行表面清洗：
本步骤的具体实现与实施例一中的步骤(5a)相同；
(E2)利用PECVD工艺在源电极与漏电极之间的纳米线沟道上生长厚度为3nm的SiN钝化层，其生长的工艺条件为：采用NH3和SiH 4作为反应气体，衬底温度为250℃，反应腔室压力为600mTorr，RF功率为22W。
步骤F，在介质层上光刻栅区域，并利用ICP工艺对该光刻区域内的纳米线沟道顶部介质层和部分AlGaN势垒层、GaN缓冲层进行刻蚀。
(F1)在SiN介质层上光刻栅区域，栅长为0.5μm：
首先，将样品放在200℃的热板上烘烤5min；
然后，进行光刻胶的涂胶和甩胶，其甩胶转速为3500转/min，并将样品放在90℃的热板上烘烤1min；
接着，将样品放入光刻机中，通过凹槽版图对凹槽区域的光刻胶进行曝光；
最后，将完成曝光后的样品放入显影液中以移除凹槽区域内的光刻胶，并对其进行超纯水冲洗和氮气吹干；
(F2)利用ICP刻蚀工艺移除凹槽区域内的SiN介质层，其刻蚀的条件为：反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W，刻蚀的深度为3nm至AlGaN势垒层。
(F3)利用ICP刻蚀工艺移除凹槽区域内的一部分AlGaN势垒层，刻蚀掉AlGaN势垒层5nm，其刻蚀的条件为：反应气体为Cl2，反应腔室压力为5mTorr，上电极和下电极的射频功率分别为100W和10W。
步骤G，采用电子束蒸发工艺，在凹槽区域内蒸发栅电极金属层，去除光刻胶，完成栅电极的制作。
(G1)蒸发栅电极金属：
将成凹槽区域刻蚀的样品放入电子束蒸发台中，待电子束蒸发台的反应腔室真空度达到2×10-6Torr之后，再在栅电极区域以外的光刻胶上蒸发栅金属，该栅金属是由下向上依次由Ni、Au和Ni三层金属组成的金属堆栈结构；
(G2)剥离金属：
本步骤的具体实现与实施例一中的步骤(7b)相同；
步骤H，利用PECVD在源漏电极、栅电极、纳米线沟道表面淀积200nm的SiN保护层。
(H1)对完成栅电极制作的样品进行表面清洗：
本步骤的具体实现与实施例一中的步骤(8a)相同；
(H2)利用PECVD工艺生长厚度为200nm的SiN保护层，
本步骤的具体实现与实施例一中的步骤(8b)相同；
步骤I，在SiN保护层上光刻金属互联层开孔区，并利用ICP工艺依次刻蚀掉互联开孔区的SiN保护层和介质层，并利用电子束蒸发工艺进行互联金属蒸发，完成器件制作。
(I1)在SiN保护层上光刻金属互联层开孔区：
本步骤的具体实现与实施例一中的步骤(9a)相同；
(I2)利用ICP工艺刻蚀掉互联开孔区的SiN保护层和介质层：
先移除互联开孔区域内的200nm厚的SiN保护层，再刻蚀掉3nm厚的SiN介质层。
ICP刻蚀工艺条件为：反应气体为CF4和O2，反应腔室压力为10mTorr，上电极和下电极的射频功率分别为100W和10W。
(I3)在金属互连区域内的电极和SiN保护层以及金属互连区域外的光刻胶上蒸发金属互连：
本步骤的具体实现与实施例一中的步骤(9c)相同；
以上描述仅是本发明的几个具体实例，不构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (10)

1.一种高线性场效应晶体管器件，自上而下包括衬底层(1)、GaN缓冲层(2)和AlGaN势垒层(3)，AlGaN势垒层(3)的两端分别设有源电极(4)和漏电极(5)，源极(4)和漏极(5)之间刻蚀有若干条均匀排列的纳米线沟道，其特征在于纳米线沟道上覆盖有介质层(6)，介质层(6)上设有栅电极(7)。
2.根据权利要求1所述的器件，其特征在于介质层(6)在竖直方向的厚度为零，在水平方向厚度为1nm-3nm，以使得纳米线沟道在多方向上电容平衡。
3.根据权利要求1所述的器件，其特征在于衬底(1)采用蓝宝石或SiC基底。
4.根据权利要求1所述的器件，其特征在于GaN缓冲层(2)的厚度为1-1.2μm。
5.根据权利要求1所述的器件，其特征在于AlGaN势垒层(3)的厚度为15-25nm，Al组分为15％-25％。
6.根据权利要求1所述的器件，其特征在于介质层(6)选用SiN或AlN。
7.根据权利要求1所述的器件，其特征在于栅电极(7)栅长为0.2μm或0.5μm。
8.一种高线性场效应晶体管器件的制备方法，包括以下步骤：
1)获取含有衬底、厚度为1-1.2μm的GaN缓冲层、厚度为15nm-25nm、Al组分为15％-25％的AlGaN势垒层的外延基片，并对其进行清洗；
2)在AlGaN势垒层上制作源电极和漏电极，形成欧姆接触；
3)在完成欧姆接触的AlGaN势垒层上进行台面光刻和台面刻蚀；
4)在源电极和漏电极之间进行区域光刻，并利用感应耦合等离子体刻蚀ICP工艺刻蚀出纳米线沟道；
5)在源电极与漏电极之间的纳米线沟道上生长厚度为1nm-3nm的介质层；
6)在介质层上光刻栅区域，并利用ICP工艺对该光刻区域内的纳米线沟道顶部介质层和部分AlGaN势垒层、GaN缓冲层进行刻蚀；
7)采用电子束蒸发工艺，在栅区域内蒸发栅电极金属层，去除光刻胶，完成栅电极的制作；
8)使用等离子增强化学气相沉积PECVD技术在源漏电极、栅电极、纳米线沟道表面淀积SiN保护层；
9)在SiN保护层上光刻金属互联层开孔区，并利用ICP工艺依次刻蚀掉互联开孔区的SiN保护层和介质层，并利用电子束蒸发工艺进行互联金属蒸发，完成器件制作。
9.根据权利要求8所述的方法，其中步骤3)、4)、6)中利用感应耦合等离子体ICP刻蚀工艺刻蚀AlGaN势垒层和GaN缓冲层的工艺条件如下：
反应气体为Cl2，
Cl2流量：25sccm
反应腔室压力：5mTorr。
10.根据权利要求7所述的方法，其中步骤6)、9)中利用感应耦合等离子体ICP刻蚀工艺刻蚀介质层和SiN保护层的工艺条件如下：
反应气体为CF4和O2，
CF4流量：25sccm，
O2流量：5sccm，
反应腔室压力：10mTorr，
上电极和下电极的射频功率分别为100W和10W。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029404A (zh) * 2018-10-09 2020-04-17 西安电子科技大学 基于鳍形栅结构的p-GaN/AlGaN/GaN增强型器件及其制作方法
CN112838121A (zh) * 2021-01-21 2021-05-25 西安电子科技大学 环栅全控型AlGaN/GaN毫米波HEMT器件及其制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080224183A1 (en) * 2005-12-12 2008-09-18 Muhammad Nawaz Method for Manufacturing a Compound Semiconductor Field Effect Transistor Having a Fin Structure, and Compound Semiconductor Field Effect Transistor Having a Fin Structure
CN103367428A (zh) * 2013-07-04 2013-10-23 西安电子科技大学 基于刻蚀的一维电子气GaN基HEMT器件及制备方法
CN106684151A (zh) * 2016-12-08 2017-05-17 中国电子科技集团公司第五十五研究所 一种GaN侧墙绝缘栅鳍式高电子迁移率晶体管及其制造方法
CN106981514A (zh) * 2017-05-25 2017-07-25 中国电子科技集团公司第十三研究所 基于纳米沟道的凹槽栅增强型GaN晶体管器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080224183A1 (en) * 2005-12-12 2008-09-18 Muhammad Nawaz Method for Manufacturing a Compound Semiconductor Field Effect Transistor Having a Fin Structure, and Compound Semiconductor Field Effect Transistor Having a Fin Structure
CN103367428A (zh) * 2013-07-04 2013-10-23 西安电子科技大学 基于刻蚀的一维电子气GaN基HEMT器件及制备方法
CN106684151A (zh) * 2016-12-08 2017-05-17 中国电子科技集团公司第五十五研究所 一种GaN侧墙绝缘栅鳍式高电子迁移率晶体管及其制造方法
CN106981514A (zh) * 2017-05-25 2017-07-25 中国电子科技集团公司第十三研究所 基于纳米沟道的凹槽栅增强型GaN晶体管器件

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111029404A (zh) * 2018-10-09 2020-04-17 西安电子科技大学 基于鳍形栅结构的p-GaN/AlGaN/GaN增强型器件及其制作方法
CN112838121A (zh) * 2021-01-21 2021-05-25 西安电子科技大学 环栅全控型AlGaN/GaN毫米波HEMT器件及其制备方法
CN112838121B (zh) * 2021-01-21 2023-03-31 西安电子科技大学 环栅全控型AlGaN/GaN毫米波HEMT器件及其制备方法

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