KR101611761B1 - 절연층의 형성 방법 - Google Patents

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Abstract

예시적인 실시예에 따르면, 절연층의 형성 방법이 제공된다. 방법은 아래의 작업, 즉 기판을 제공하는 단계와, 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계와, 제1 층 위에 제1 층간 유전체를 제공하는 단계와, 제1 층간 유전체 상에서 CMP를 수행하는 단계와, 수직 구조체의 소스에 대응하는 절연층을 형성하도록 제1 층간 유전체와 제1 층을 에칭백하는 단계를 포함한다.

Description

절연층의 형성 방법{METHOD OF FORMING ISOLATION LAYER}
수직 전면 게이트 트랜지스터(vertical gate-all-around transistor) 등의 수직 반도체 디바이스는 반도체 산업에서 최근 생겨난 연구 분야이다. 그러나, 수직 반도체 디바이스의 낮은 패턴 밀도로 인해, 내부에 있는 층간 유전체(또는 절연층)의 두께 균일성 제어가 약화될 수 있다. 따라서, 상기 결점을 개선시킬 필요가 있다.
본 발명의 배경이 되는 기술은 공개특허공보 제10-2010-0019909호에 개시되어 있다
본 개시의 양태는 첨부 도면과 함께 읽을 때에 이하의 상세한 설명으로부터 가장 잘 이해된다. 산업에 있어서의 표준적 실시에 따라, 다양한 특징부들은 실척으로 도시되지 않는 점을 언급한다. 사실상, 다양한 특징부들의 치수는 논의의 명확도를 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 11은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다.
도 12 내지 도 20은 일부 실시예에 따른 다른 예시적인 반도체 디바이스를 도시하는 단면도이다.
도 21 내지 도 27은 일부 실시예에 따른 또 다른 예시적인 반도체 디바이스를 도시하는 단면도이다.
도 28은 일부 실시예에 따른 수직 구조체를 형성하는 방법의 흐름도이다.
도 29는 일부 실시예에 따른 수직 구조체를 형성하는 방법의 흐름도이다.
도 30은 일부 실시예에 따른 수직 구조체를 형성하는 방법의 흐름도이다.
이하의 개시는 제공된 주제의 상이한 특징부들을 실시하기 위한 많은 상이한 실시예, 즉 예를 제공한다. 구성요소 및 구조의 특정한 예는 본 개시를 간소화하도록 아래에서 설명된다. 물론, 이들은 단지 예일 뿐이고 한정하도록 의도되지 않는다. 예컨대, 아래의 설명에서 제2 특징부 위에 또는 제2 특징부 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접적인 접촉 상태로 형성되는 실시예를 포함할 수 있고, 또한 제1 및 제2 특징부가 직접적으로 접촉하지 않을 수 있도록 제1 및 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 간소화 및 명확도를 위한 것이고 논의되는 다양한 실시예들 및/또는 구성들 간의 관계를 자체가 결정하지 않는다.
또한, "밑에", "아래에", "하부", "위에", "상부" 등과 같이 공간적으로 상대적인 용어는 본 명세서에서 도면에 예시된 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 하나의 요소 또는 특징부의 관계를 설명하도록 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에 사용 또는 작업 시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 달리 배향(90도 또는 다른 배향으로 회전)될 수 있고 본 명세서에 사용되는 공간적으로 상대적인 기술어는 마찬가지로 이에 따라 해석될 수 있다.
본 개시는 절연층을 형성하는 방법을 설명한다. 본 개시는 절연층을 위한 적어도 4가지 종류의 제조 방법을 제공한다.
제1 방법은, 제1 층을 갖는 수직 구조체 위에 층간 유전체를 적층하는 단계와, 제1 층간 유전체 상에서 화학적 기계 연마(CMP; chemical mechanical polishing)를 수행하는 단계와, 제1 층에서 CMP를 중지시키는 단계와, 제1 층간 유전체와 제1 층을 에칭백(etching back)하는 단계를 포함한다. 제2 방법은, 제1 층을 갖는 수직 구조체 위에 층간 유전체를 적층하는 단계와, 제1 층간 유전체 상에서 CMP를 수행하는 단계와, 제1 층간 유전체의 미리 정해진 높이에서 CMP를 중지시키는 단계와, 제1 층간 유전체와 제1 층을 에칭백하는 단계를 포함한다.
제3 방법은, 제1 층을 갖는 수직 구조체 위에 층간 유전체를 적층하는 단계와, 제1 층간 유전체 위에 제2 층을 제공하는 단계와, 제2 층 위에 제2 층간 유전체를 제공하는 단계와, 제1 층간 유전체, 제2 층, 및 제2 층간 유전체 상에서 CMP를 수행하는 단계와, 제2 층의 하부 상에서 CMP를 중지시키는 단계와, 제1 층간 유전체와 제1 층을 에칭백하는 단계를 포함한다. 제3 방법은 제1 층간 유전체, 제2 층, 및 제2 층간 유전체를 형성하도록 ONO(산화물/질화물/산화물 층들)의 3층 샌드위치 구조체를 이용할 수 있다. 제1 층간 유전체는, 예컨대 유동성 산화물로 형성될 수 있고, 제2 층은, 예컨대 SiN, SiON, SiC, SiCN, SiCO, 또는 SiCON으로 형성될 수 있으며, 제2 층간 유전체는, 예컨대 플라즈마 강화 산화물(PE 산화물)로 형성될 수 있다. 제2 층은 약 5-300 옹스트롬의 두께를 가질 수 있다. 제2 층간 유전체는 약 100-3000 옹스트롬의 두께를 가질 수 있다.
제4 방법은 제1 층을 갖는 수직 구조체 위에 층간 유전체를 적층하는 단계와, 제1 층간 유전체 상에서 CMP를 수행하고 제1 층간 유전체의 미리 정해진 높이에서 CMP를 중지시키는 단계와, 가스 클러스터 이온 빔을 이용하여 제1 층간 유전체와 제1 층을 에칭백하는 단계와, 제1 층간 유전체에 습식 세정 공정을 수행하는 단계와, 플라즈마 에칭 또는 습식 에칭을 이용함으로써 제1 층간 유전체와 제1 층을 에칭백하는 단계를 포함한다. NF3, SiF4, CHF3 및 CF4 등의 가스가 가스 클러스터 이온 빔에 사용될 수 있다. 포스트 습식 세정은 가스 클러스터 이온 빔을 이용한 공정 후에 생성되는 결함을 감소시키는 옵션이다.
전술한 4개의 방법은, (1) 수직 구조체의 소스에 대응하는 바닥부 절연층과, (2) 수직 구조체의 채널에 대응하는 중간 절연층과, (3) 수직 구조체의 드레인에 대응하는 상부 절연층의 형성에 적용될 수 있다. 이들 방법은 절연층의 양호한 두께 균일성을 제공하여 디바이스 성능을 향상시킨다.
도 1은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 1에 도시된 바와 같이, 반도체 디바이스(100)가 제공된다. 반도체 디바이스(100)에서, 기판(101) 위에 제1 수직 구조체(110)와 제2 수직 구조체(120)가 제공된다. 제1 수직 구조체(110)와 제2 수직 구조체(120)는 얕은 트렌치 절연부(102)에 의해 전기적으로 절연된 전면 수직 게이트 디바이스일 수 있다. 제1 수직 구조체(110)는 PMOS일 수 있고, n웰(111), 제1 소스(112), 제1 채널(113), 및 제1 드레인(114)을 포함할 수 있다. 제2 수직 구조체(120)는 NMOS일 수 있고, p웰(121), 제2 소스(122), 제2 채널(123), 및 제2 드레인(124)을 포함할 수 있다. 접촉 저항을 감소시키기 위해 규화물(115, 116, 125, 126)이 사용된다.
제1 소스(112)는 n웰(111) 위에 배치된다. 제1 채널(113)은 제1 소스(112) 위에 배치된다. 제1 드레인(114)은 제1 채널(113) 위에 배치된다. 제2 소스(122)는 p웰(121) 위에 배치된다. 제2 채널(123)은 제2 소스(122) 위에 배치된다. 제2 드레인(124)은 제2 채널(123) 위에 배치된다. 아래의 절차는 제1 수직 구조체(110)와 제2 수직 구조체(120)에 대해 수행될 수 있으므로, 아래에서는 제1 수직 구조체(110)에 관해서만 논의하기로 한다.
일 실시예에서, 기판(101)은 결정질 실리콘 기판을 포함한다. 일부 변형예에서, 기판(101)은 다이아몬드 또는 게르마늄 등의 기타 적절한 원소 반도체와, 갈륨 비화물, 실리콘 탄화물, 인듐 비화물, 또는 인듐 인화물 등의 적절한 화합물 반도체, 또는 실리콘 게르마늄 탄화물, 갈륨 비소 인화물, 또는 갈륨 인듐 인화물 등의 적절한 합금 반도체로 제조될 수 있다. 또한, 기판(101)은 에피택셜층(epi-층)을 포함할 수 있고, 성능 향상을 위해 변형될 수 있고/있거나 실리콘-온-절연체(SOI; silicon-on-insulator) 구조체를 포함할 수 있다.
도 2는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 2에 도시된 바와 같이, 제1 층(202)이 제1 수직 구조체(110) 위에 형성된다. 제1 층(202)은 에칭 중지층으로서 SiN으로 형성될 수 있다. 제1 층(202)은 예컨대 약 30-300 옹스트롬의 두께를 가질 수 있다. 실시예에서, 제1 층(202)은 제1 수직 구조체(110)에 포함된다. 더욱이, 제1 층간 유전체(204)(예컨대, 산화물층)가 제1 층(202) 위에 형성된다.
도 3은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 3에 도시된 바와 같이, 제1 층간 유전체(204) 상에서 화학적 기계 연마가 수행되고 제1 층(202)에서 중지된다. 제1 층(202)에서 CMP를 중지하면 양호한 웨이퍼 균일성이 제공된다.
도 4는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 4에 도시된 바와 같이, 제1 층간 유전체(204)와 제1 층(202)은, 습식 에칭 또는 플라즈마 에칭을 이용하여, 제1 수직 구조체(110)의 소스(112)에 대응하는 절연층(402)을 형성하도록 에칭백된다. 실시예에서, 절연층(402)은 채널(113)과 함께 소스(112)의 상부면에 정렬된다. 방법은 상이한 웨이퍼들 간에 졀연층(402)의 양호한 두께 균일성을 제공한다.
도 5는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 2로부터 계속하면, 도 5에 도시된 바와 같이, 제1 층간 유전체(204) 상에서 화학적 기계 연마가 수행되고 제1 수직 구조체(110) 위의 제1 층간 유전체(204)의 미리 정해진 두께(502)(예컨대, 약 100-1000 옹스트롬)에서 중지된다. 상세하게, 미리 정해진 두께(502)는 제1 수직 구조체(110)의 드레인(114) 위에서 제1 층(202)으로부터 측정된 두께일 수 있다. CMP를 제1 층간 유전체(204)의 미리 정해진 두께(502)에서 중지시키면 양호한 다이 균일성이 제공된다.
화학적 연마 공정은 아래와 같이 구성될 수 있다. 연마 하향력(down force)은 약 0.5-5 psi일 수 있고, 테이블 속도는 약 30-110 rpm일 수 있으며, 슬러리 종류는 콜로이드 SiO2, Al2O3 또는 CeO2계 슬러리를 포함할 수 있고, 슬러리 유량은 약 50-500 ml/min일 수 있다.
도 6은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 5로부터 계속하면, 도 6에 도시된 바와 같이, 제1 층간 유전체(204)와 제1 층(202)은 습식 에칭 또는 플라즈마 에칭을 이용함으로써 제1 수직 구조체(110)의 소스(112)에 대응하는 절연층(602)을 형성하도록 에칭백된다. 실시예에서, 절연층(602)은 채널(113)과 함께 소스(112)의 상부면에 대해 정렬된다. 방법은 상이한 다이들 간에 졀연층(602)의 양호한 두께 균일성을 제공한다.
일부 실시예에서, 습식 에칭 또는 플라즈마 에칭을 이용한 제1 층간 유전체(204)와 제1 층(202)의 에칭백 전에, 가스 클러스터 이온 빔을 이용함으로써 제1 층간 유전체(204)와 제1 층(202)에 다른 에칭백이 적용될 수 있다.
가스 클러스터 이온 빔은 다음과 같이 구성될 수 있다. 처리 가스는 NF3, SiF4, CHF3, 또는 CF4를 포함할 수 있고, 캐리어 가스는 N2 또는 He를 포함할 수 있으며, 클러스터 가속 전압은 약 1 KV-200 KV일 수 있고, 클러스터 도스(dose)는 약 1013 - 1017 cm2/sec일 수 있으며, 클러스터 유량은 약 100-5000 sccm일 수 있고, 압력은 약 10-3 - 10-8 torr일 수 있으며, 클러스터 수는 약 100~50000 분자일 수 있고, 클러스터 크기는 약 1-500 나노미터일 수 있다. 가스 클러스터 이온 빔은 제1 층간 유전체(204)와 제1 층(202)의 표면에 대해 활성 에너지(active energy)(예컨대, 1-3 eV/분자)를 발생시켜, 표면의 온도를 높일 수 있다(예컨대, 104 K). 가스 클러스터 이온 빔은 표면과 반응하여 SiF4 및 O2, O, NO, NO2, H2O, CO, 또는 CO2 휘발성 가스를 형성하는 불소를 생성하도록 처리 가스를 가열한다.
일부 실시예에서, 포스트 습식 세정은 가스 클러스터 이온 빔을 이용한 공정 후에 생성되는 결함을 감소시키는 옵션이다. 습식 세정 공정은 1 내지 5회 동안의 세정제로서 O3, 묽은 HF 및 암모니아(NH3)의 조합을 이용할 수 있다.
도 7은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 2로부터 계속하면, 도 7에 도시된 바와 같이, 제2 층(720)이 제1 층간 유전체(204) 위에 형성된다. 제2 층간 유전체(704)가 제2 층(702) 위에 형성된다.
제1 층간 유전체(204), 제2 층(702), 및 제2 층간 유전체(704)를 형성하도록 ONO(산화물/질화물/산화물 층들)의 3층 샌드위치 구조체가 이용될 수 있다. 제1 층간 유전체(204)는, 예컨대 유동성 산화물로 형성될 수 있고, 제2 층(702)은, 예컨대 SiN, SiON, SiC, SiCN, SiCO, 또는 SiCON으로 형성될 수 있으며, 제2 층간 유전체(704)는, 예컨대 플라즈마 강화 산화물(PE 산화물)로 형성될 수 있다. 제2 층(702)은 약 5-300 옹스트롬의 두께를 가질 수 있다. 제2 층간 유전체(704)는 약 100-3000 옹스트롬의 두께를 가질 수 있다.
더욱이, 제2 층(702)의 부분(702a)은 제1 수직 구조체(110)의 돌출부에 대응하는 상부를 지칭하고, 제2 층(702)의 부분(702b)은 수직 돌출부를 제외한, 아래에 있는 영역에 대응하는 하부를 지칭한다. 일반적으로, 돌출부를 갖는 영역은, 제2 층(702)의 부분(702a)이 제2 층(702)의 부분(702b)보다 화학적 연마 공정에 더 취약하기 때문에 전체 다이의 10% 미만이다.
도 8은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 7 및 도 8에 도시된 바와 같이, 화학적 연마 공정이 제1 층간 유전체(204), 제2 층(702), 및 제2 층간 유전체(704)에서 수행되고, 제2 층(702)의 하부(702b)에서 중지된다.
도 9는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 8로부터 계속하면, 도 9에 도시된 바와 같이, 제1 층간 유전체(204)와 제1 층(202)은, 습식 에칭 또는 플라즈마 에칭을 이용하여, 제1 수직 구조체(110)의 소스(112)에 대응하는 절연층(902)을 형성하도록 에칭백된다. 실시예에서, 절연층(902)은 채널(113)과 함께 소스(112)의 상부면에 대해 정렬된다. 방법은 절연층(902)의 양호한 두께 균일성을 제공한다.
도 10은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 4로부터 계속하면, 도 10에 도시된 바와 같이, 제1 수직 구조체(110) 위에 하이-k 유전체층(1002), 일함수 금속(WFM; work function metal)층(1004, 1006), 및 금속 게이트(1008)가 형성된다. 도 10에 도시된 공정은 도 6 또는 도 9에 적용되어 그로부터 계속될 수 있다.
도 11은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 10으로부터 계속하면, 도 11에 도시된 바와 같이, 제1 수직 구조체(110)와 제2 수직 구조체(120) 사이에서 STI(102) 위에 있는 하이-k 유전체층(1002), 일함수 금속(WFM)층(1004, 1006), 및 금속 게이트(1008)의 일부가 에칭백되고, 에칭백은 바닥부 층간 유전체로서 절연층(402) 상에서 중지된다.
도 12는 일부 실시예에 따른 예시적이 반도체 디바이스를 도시하는 단면도이다. 도 12에 도시된 바와 같이, 바닥부 층간 유전체(1202)를 갖는 기판(1201)이 제공된다. 기판(1201) 위에는 제1 층(1212)을 갖는 (도 11의 제1 수직 구조체(110)와 유사한)수직 구조체(1210)가 제공된다. 제1 층(1212)은, 예컨대 금속 게이트일 수 있다. 더욱이, 제1 층간 유전체(1204)(예컨대, 산화물층)가 제1 층(1212)과 바닥부 층간 유전체(1202) 위에 형성된다.
도 13은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 13에 도시된 바와 같이, 제1 층간 유전체(1204) 상에서 화학적 기계 연마가 수행되고 제1 층(1212) 상에서 중지된다. CMP를 제1 층(1212) 상에서 중지시키면 양호한 웨이퍼 균일성이 제공된다.
도 14는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 14에 도시된 바와 같이, 제1 층간 유전체(1204)는, 습식 에칭 또는 플라즈마 에칭을 이용하여, 제1 수직 구조체(1210)의 채널(1404)에 대응하는 절연층(1402)을 형성하도록 에칭백된다. 실시예에서, 절연층(1402)은 드레인(1406)과 함께 채널(1404)의 상부면에 대해 정렬된다. 방법은 상이한 웨이퍼들 간에 졀연층(1402)의 양호한 두께 균일성을 제공한다.
도 15는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 12로부터 계속하면, 도 15에 도시된 바와 같이, 제1 층간 유전체(1204) 상에서 화학적 기계 연마가 수행되고 제1 수직 구조체(1210) 위의 제1 층간 유전체(1204)의 미리 정해진 두께(1502)(예컨대, 약 100-1000 옹스트롬)에서 중지된다. 상세하게는, 미리 정해진 두께(1502)는 제1 수직 구조체(1210)의 드레인(1514) 위의 제1 층(1212)으로부터 측정된 두께일 수 있다. CMP를 제1 층간 유전체(1204)의 미리 정해진 두께(1502)에서 중지시키면 양호한 균일성이 제공된다.
화학적 연마 공정은 다음과 같이 구성될 수 있다. 연마 하향력은 약 0.5-5 psi일 수 있고, 테이블 속도는 약 30-110 rpm일 수 있으며, 슬러리 종류는 콜로이드 SiO2, Al2O3 또는 CeO2계 슬러리를 포함할 수 있고, 슬러리 유량은 약 50-500 ml/min일 수 있다.
도 16은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 15로부터 계속하면, 도 16에 도시된 바와 같이, 제1 층간 유전체(1204)는, 습식 에칭 또는 플라즈마 에칭을 이용하여, 제1 수직 구조체(1210)의 채널(1604)에 대응하는 절연층(1602)을 형성하도록 에칭백된다. 실시예에서, 절연층(1402)은 드레인(1606)과 함께 채널(1604)의 상부면에 대해 정렬된다. 방법은 상이한 다이들 간에 졀연층(1602)의 양호한 두께 균일성을 제공한다.
일부 실시예에서, 습식 에칭 또는 플라즈마 에칭을 이용한 제1 층간 유전체(1204)의 에칭백 전에, 가스 클러스터 이온 빔을 이용함으로써 제1 층간 유전체(1204)에 다른 에칭백이 적용될 수 있다.
가스 클러스터 이온 빔은 다음과 같이 구성될 수 있다. 처리 가스는 NF3, SiF4, CHF3, 또는 CF4를 포함할 수 있고, 캐리어 가스는 N2 또는 He를 포함할 수 있으며, 클러스터 가속 전압은 약 1 KV-200 KV일 수 있고, 클러스터 도스(dose)는 약 1013 - 1017 cm2/sec일 수 있으며, 클러스터 유량은 약 100-5000 sccm일 수 있고, 압력은 약 10-3 - 10-8 torr일 수 있으며, 클러스터 수는 약 100~50000 분자일 수 있고, 클러스터 크기는 약 1-500 나노미터일 수 있다. 가스 클러스터 이온 빔은 제1 층간 유전체(1204)의 표면에 대해 활성 에너지(예컨대, 1-3 eV/분자)를 발생시켜, 표면의 온도를 높일 수 있다(예컨대, 104 K). 가스 클러스터 이온 빔은 표면과 반응하여 SiF4 및 O2, O, NO, NO2, H2O, CO, 또는 CO2 휘발성 가스를 형성하는 불소를 생성하도록 처리 가스를 가열한다.
일부 실시예에서, 포스트 습식 세정은 가스 클러스터 이온 빔을 이용한 공정 후에 생성되는 결함을 감소시키는 옵션이다. 습식 세정 공정은 1 내지 5회 동안의 세정제로서 O3, 묽은 HF 및 암모니아(NH3)의 조합을 이용할 수 있다.
도 17은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 12로부터 계속하면, 도 17에 도시된 바와 같이, 제2 층(1702)이 제1 층간 유전체(1204) 위에 형성된다. 제2 층간 유전체(1704)가 제2 층(702) 위에 형성된다.
제1 층간 유전체(1204), 제2 층(1702), 및 제2 층간 유전체(1704)를 형성하도록 ONO(산화물/질화물/산화물 층들)의 3층 샌드위치 구조체가 이용될 수 있다. 제1 층간 유전체(1204)는, 예컨대 유동성 산화물로 형성될 수 있고, 제2 층(1702)은, 예컨대 SiN, SiON, SiC, SiCN, SiCO, 또는 SiCON으로 형성될 수 있으며, 제2 층간 유전체(1704)는, 예컨대 플라즈마 강화 산화물(PE 산화물)로 형성될 수 있다. 제2 층(1702)은 약 5-300 옹스트롬의 두께를 가질 수 있다. 제2 층간 유전체(1704)는 약 100-3000 옹스트롬의 두께를 가질 수 있다.
더욱이, 제2 층(1702)의 부분(1702a)은 제1 수직 구조체(1210)의 돌출부에 대응하는 상부를 지칭하고, 제2 층(1702)의 부분(1702b)은 수직 돌출부를 제외한, 아래에 있는 영역에 대응하는 하부를 지칭한다. 일반적으로, 돌출부를 갖는 영역은, 제2 층(1702)의 부분(1702a)이 제2 층(1702)의 부분(1702b)보다 화학적 연마 공정에 더 취약하기 때문에 전체 다이의 10% 미만이다.
도 18은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 17 및 도 18에 도시된 바와 같이, 제1 층간 유전체(1204), 제2 층(1702), 및 제2 층간 유전체(1704)에서 화학적 연마 공정이 수행되고, 제2 층(1702)의 하부(1702b)에서 중지된다.
도 19는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 18로부터 계속하면, 도 19에 도시된 바와 같이, 제1 층간 유전체(1204)는, 습식 에칭 또는 플라즈마 에칭을 이용하여, 제1 수직 구조체(1210)의 채널(1904)에 대응하는 절연층(1902)을 형성하도록 에칭백된다. 실시예에서, 절연층(1902)은 드레인(1906)과 함께 채널(1904)의 상부면에 대해 정렬된다. 방법은 절연층(1902)의 양호한 두께 균일성을 제공한다.
도 20은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 14로부터 계속하면, 도 20에 도시된 바와 같이, 제1 수직 구조체(1210)의 드레인(1406)을 둘러싸는 하이-k 유전체층(2002), 일함수 금속(WFM; work function metal)층(2004, 2006), 및 제1 층(1212)의 일부가 드레인(1406)을 노출시키도록 에칭된다. 도 20에 도시된 공정은 도 16 또는 도 19에 적용되어 그로부터 계속될 수 있다. 드레인(1406)은 규화물(2008)을 포함할 수 있다.
도 21은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 21에 도시된 바와 같이, 중간 층간 유전체(2102)를 갖는 기판(2101)이 제공된다. 기판(2101) 위에는 제1 층(2112)을 갖는 (도 20의 제1 수직 구조체(1210)와 유사한)수직 구조체(2110)가 제공된다. 제1 층(2112)은, 예컨대 규화물일 수 있다. 더욱이, 제1 층간 유전체(2104)(예컨대, 산화물층)가 제1 층(2112), 수직 구조체(2110), 및 중간 층간 유전체(2102) 위에 형성된다.
도 22는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 22에 도시된 바와 같이, 제1 층간 유전체(2104) 상에서 화학적 기계 연마가 수행되고 제1 층(2112) 상에서 중지된다. 방법은 상이한 웨이퍼들 간에 졀연층(2202)의 양호한 두께 균일성을 제공한다.
도 23은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 21로부터 계속하면, 도 23에 도시된 바와 같이, 제1 층간 유전체(2104) 상에서 화학적 기계 연마가 수행되고 제1 수직 구조체(2110) 위의 제1 층간 유전체(2104)의 미리 정해진 두께(2302)(예컨대, 약 100-1000 옹스트롬)에서 중지된다. 상세하게, 미리 정해진 두께(2302)는 제1 수직 구조체(2110)의 제1 층(2112)으로부터 측정된 두께일 수 있다. CMP를 제1 층간 유전체(2104)의 미리 정해진 두께(2302)에서 중지시키면 양호한 다이 균일성이 제공된다.
화학적 연마 공정은 아래와 같이 구성될 수 있다. 연마 하향력은 약 0.5-5 psi일 수 있고, 테이블 속도는 약 30-110 rpm일 수 있으며, 슬러리 종류는 콜로이드 SiO2, Al2O3 또는 CeO2계 슬러리를 포함할 수 있고, 슬러리 유량은 약 50-500 ml/min일 수 있다.
도 24는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 23으로부터 계속하면, 도 24에 도시된 바와 같이, 제1 층간 유전체(2104)는, 습식 에칭 또는 플라즈마 에칭을 이용하여, 제1 수직 구조체(2110)의 드레인(2404)에 대응하는 절연층(2402)을 형성하도록 에칭백된다. 방법은 상이한 다이들 간에 졀연층(2404)의 양호한 두께 균일성을 제공한다. 드레인(2404)은 (규화물로 제조된)제1 층(2112)을 포함할 수 있다.
일부 실시예에서, 습식 에칭 또는 플라즈마 에칭을 이용한 제1 층간 유전체(2104)의 에칭백 전에, 가스 클러스터 이온 빔을 이용함으로써 제1 층간 유전체(2104)에 다른 에칭백이 적용될 수 있다.
가스 클러스터 이온 빔은 다음과 같이 구성될 수 있다. 처리 가스는 NF3, SiF4, CHF3, 또는 CF4를 포함할 수 있고, 캐리어 가스는 N2 또는 He를 포함할 수 있으며, 클러스터 가속 전압은 약 1 KV-200 KV일 수 있고, 클러스터 도스(dose)는 약 1013 - 1017 cm2/sec일 수 있으며, 클러스터 유량은 약 100-5000 sccm일 수 있고, 압력은 약 10-3 - 10-8 torr일 수 있으며, 클러스터 수는 약 100~50000 분자일 수 있고, 클러스터 크기는 약 1-500 나노미터일 수 있다. 가스 클러스터 이온 빔은 제1 층간 유전체(2104)의 표면에 대해 활성 에너지(예컨대, 1-3 eV/분자)를 발생시켜, 표면의 온도를 높일 수 있다(예컨대, 104 K). 가스 클러스터 이온 빔은 표면과 반응하여 SiF4 및 O2, O, NO, NO2, H2O, CO, 또는 CO2 휘발성 가스를 형성하는 불소를 생성하도록 처리 가스를 가열한다.
일부 실시예에서, 포스트 습식 세정은 가스 클러스터 이온 빔을 이용한 공정 후에 생성되는 결함을 감소시키는 옵션이다. 습식 세정 공정은 1 내지 5회 동안의 세정제로서 O3, 묽은 HF 및 암모니아(NH3)의 조합을 이용할 수 있다.
도 25는 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 21로부터 계속하면, 도 25에 도시된 바와 같이, 제2 층(2502)이 제1 층간 유전체(2104) 위에 형성된다. 제2 층간 유전체(2504)가 제2 층(2502) 위에 형성된다.
제1 층간 유전체(2104), 제2 층(2502), 및 제2 층간 유전체(2504)를 형성하도록 ONO(산화물/질화물/산화물 층들)의 3층 샌드위치 구조체가 이용될 수 있다. 제1 층간 유전체(2104)는, 예컨대 유동성 산화물로 형성될 수 있고, 제2 층(2502)은, 예컨대 SiN, SiON, SiC, SiCN, SiCO, 또는 SiCON으로 형성될 수 있으며, 제2 층간 유전체(2504)는, 예컨대 플라즈마 강화 산화물(PE 산화물)로 형성될 수 있다. 제2 층(2502)은 약 5-300 옹스트롬의 두께를 가질 수 있다. 제2 층간 유전체(2504)는 약 100-3000 옹스트롬의 두께를 가질 수 있다.
더욱이, 제2 층(2502)의 부분(2502a)은 제1 수직 구조체(2110)의 돌출부에 대응하는 상부를 지칭하고, 제2 층(2502)의 부분(2502b)은 수직 돌출부를 제외한, 아래에 있는 영역에 대응하는 하부를 지칭한다. 일반적으로, 돌출부를 갖는 영역은, 제2 층(2502)의 부분(2502a)이 제2 층(2502)의 부분(2502b)보다 화학적 연마 공정에 더 취약하기 때문에 전체 다이의 10% 미만이다.
도 26은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 25 및 도 26에 도시된 바와 같이, 화학적 연마 공정이 제1 층간 유전체(2104), 제2 층(2502), 및 제2 층간 유전체(2504)에서 수행되고, 제2 층(2502)의 하부(2502b)에서 중지된다.
도 27은 일부 실시예에 따른 예시적인 반도체 디바이스를 도시하는 단면도이다. 도 26으로부터 계속하면, 도 27에 도시된 바와 같이, 제1 층간 유전체(2104)는 습식 에칭 또는 플라즈마 에칭을 이용하여, 제1 수직 구조체(2110)의 드레인(2704)에 대응하는 절연층(2702)을 형성하도록 에칭백된다. 방법은 절연층(2702)의 양호한 두께 균일성을 제공한다. 드레인(2704)은 (규화물로 제조된)제1 층(2112)을 포함할 수 있다.
도 28은 수직 구조체를 형성하는 방법의 흐름도이다. 도 28에 도시된 바와 같이, 방법(2800)이 제공된다. 방법(2800)은 아래의 작업, 즉 기판을 제공하는 단계(2802)와, 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계(2804)와, 제1 층 위에 제1 층간 유전체를 제공하는 단계(2806)와, 제1 층간 유전체 상에서 CMP를 수행하는 단계(2808)와, 수직 구조체의 소스에 대응하는 절연층을 형성하도록 제1 층간 유전체와 제1 층을 에칭백하는 단계(2810)를 포함한다.
작업(2804)은 기판 위에 에칭 중지층으로서 SiN으로 제조된 제1 층을 갖는 수직 구조체를 제공하는 단계를 더 포함할 수 있다. 방법(2800)은 제1 층 상에서 CMP를 중지시키는 단계를 더 포함할 수 있다. 방법(2800)은 수직 구조체 위의 제1 층간 유전체의 미리 정해진 두께에서 CMP를 중지시키는 단계를 더 포함할 수 있다. 작업(2804)은 습식 에칭 또는 플라즈마 에칭을 이용하여 제1 층간 유전체와 제1 층을 에칭백하는 단계를 더 포함할 수 있다. 방법(2800)은 가스 클러스터 이온 빔을 이용하여 제1 층간 유전체와 제1 층을 에칭백하는 단계를 더 포함할 수 있다. 방법(2800)은 제1 층간 유전체 위에 제2 층을 제공하는 단계와, 제2 층 위에 제2 층간 유전체를 제공하는 단계와, 제1 층간 유전체, 제2 층, 및 제2 층간 유전체 상에서 CMP를 수행하는 단계와, 제2 층의 하부 상에서 CMP를 중지시키는 단계를 더 포함할 수 있다.
도 29는 수직 구조체를 형성하는 방법의 흐름도이다. 도 29에 도시된 바와 같이, 방법(2900)이 제공된다. 방법(2900)은 아래의 작업, 즉 바닥부 층간 유전체를 갖는 기판을 제공하는 단계(2902)와, 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계(2904)와, 제1 층과 바닥부 층간 유전체 위에 제1 층간 유전체를 제공하는 단계(2906)와, 제1 층간 유전체 상에서 CMP를 수행하는 단계(2908)와, 수직 구조체의 채널에 대응하는 절연층을 형성하도록 제1 층간 유전체를 에칭백하는 단계(2910)를 포함한다.
작업(2904)은 기판 위에 에칭 중지층으로서 금속 게이트로 제조된 제1 층을 갖는 수직 구조체를 제공하는 단계를 더 포함할 수 있다. 방법(2900)은 제1 층 상에서 CMP를 중지시키는 단계를 더 포함할 수 있다. 방법(2900)은 수직 구조체 위의 제1 층간 유전체의 미리 정해진 두께에서 CMP를 중지시키는 단계를 더 포함할 수 있다. 작업(2910)은 습식 에칭 또는 플라즈마 에칭을 이용하여 제1 층간 유전체를 에칭백하는 단계를 더 포함할 수 있다. 방법(2900)은 가스 클러스터 이온 빔을 이용하여 제1 층간 유전체와 제1 층을 에칭백하는 단계를 더 포함할 수 있다. 방법(2900)은 제1 층간 유전체 위에 제2 층을 제공하는 단계와, 제2 층 위에 제2 층간 유전체를 제공하는 단계와, 제1 층간 유전체, 제2 층, 및 제2 층간 유전체 상에서 CMP를 수행하는 단계와, 제2 층의 하부 상에서 CMP를 중지시키는 단계를 더 포함할 수 있다.
도 30은 수직 구조체를 형성하는 방법의 흐름도이다. 도 30에 도시된 바와 같이, 방법(3000)이 제공된다. 방법(3000)은 아래의 작업, 즉 중간 층간 유전체를 갖는 기판을 제공하는 단계(3002)와, 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계(3004)와, 제1 층과 중간 층간 유전체 위에 제1 층간 유전체를 제공하는 단계(3006)와, 제1 층간 유전체 상에서 CMP를 수행하는 단계(3008)와, 수직 구조체의 드레인에 대응하는 절연층을 형성하도록 제1 층간 유전체를 에칭백하는 단계(3010)를 포함한다.
작업(3004)은 기판 위에 에칭 중지층으로서 규화물로 제조된 제1 층을 갖는 수직 구조체를 제공하는 단계를 더 포함할 수 있다. 방법(3000)은 제1 층 상에서 CMP를 중지시키는 단계를 더 포함할 수 있다. 방법(3000)은 수직 구조체 위의 제1 층간 유전체의 미리 정해진 두께에서 CMP를 중지시키는 단계를 더 포함할 수 있다. 방법(3000)은 가스 클러스터 이온 빔을 이용하여 제1 층간 유전체를 에칭백하는 단계를 더 포함할 수 있다. 방법(3000)은 제1 층간 유전체 위에 제2 층을 제공하는 단계와, 제2 층 위에 제2 층간 유전체를 제공하는 단계와, 제1 층간 유전체, 제2 층, 및 제2 층간 유전체 상에서 CMP를 수행하는 단계와, 제2 층의 하부 상에서 CMP를 중지시키는 단계를 더 포함할 수 있다.
예시적인 실시예에 따르면, 절연층의 형성 방법이 제공된다. 방법은 아래의 작업, 즉 기판을 제공하는 단계와, 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계와, 제1 층 위에 제1 층간 유전체를 제공하는 단계와, 제1 층간 유전체 상에서 CMP를 수행하는 단계와, 수직 구조체의 소스에 대응하는 절연층을 형성하도록 제1 층간 유전체와 제1 층을 에칭백하는 단계를 포함한다.
예시적인 실시예에 따르면, 절연층의 형성 방법이 제공된다. 방법은 아래의 작업, 즉 바닥부 층간 유전체를 갖는 기판을 제공하는 단계와, 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계와, 제1 층과 바닥부 층간 유전체 위에 제1 층간 유전체를 제공하는 단계와, 제1 층간 유전체 상에서 CMP를 수행하는 단계와, 수직 구조체의 채널에 대응하는 절연층을 형성하도록 제1 층간 유전체를 에칭백하는 단계를 포함한다.
예시적인 실시예에 따르면, 절연층의 형성 방법이 제공된다. 방법은 아래의 작업, 즉 중간 층간 유전체를 갖는 기판을 제공하는 단계와, 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계와, 제1 층과 중간 층간 유전체 위에 제1 층간 유전체를 제공하는 단계와, 제1 층간 유전체 상에서 CMP를 수행하는 단계와, 수직 구조체의 드레인에 대응하는 절연층을 형성하도록 제1 층간 유전체를 에칭백하는 단계를 포함한다.
전술한 내용은 당업자가 본 개시의 양태를 더욱 잘 이해할 수 있도록 여러 개의 실시예들의 특징을 개설하고 있다. 당업자라면 본 명세서에서 소개된 실시예들의 동일한 목적을 수행하고 및/또는 동일한 이점을 달성하기 위해 다른 공정 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 알아야 한다. 당업자라면 또한 그러한 균등한 구성이 본 개시의 사상 및 범위로부터 벗어나지 않고, 본 개시의 사상 및 범위로부터 벗어남이 없이 본 명세서에 다양한 변화, 대체 및 변경이 이루어질 수 있다는 것을 알아야 한다.

Claims (10)

  1. 절연층을 형성하는 방법에 있어서,
    기판을 제공하는 단계와,
    상기 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계와,
    상기 제1 층 위에 제1 층간 유전체를 제공하는 단계와,
    상기 제1 층간 유전체 상에서 CMP(chemical mechanical polishing)를 수행하는 단계와,
    상기 수직 구조체의 소스에 대응하는 바닥부 절연층을 형성하도록 상기 제1 층간 유전체와 상기 제1 층을 에칭백하는 단계와,
    상기 수직 구조체 상에 제2 층을 형성하는 단계와,
    상기 제2 층 및 상기 바닥부 절연층 위에 제2 층간 유전체를 제공하는 단계와,
    상기 제2 층간 유전체 상에서 CMP를 수행하는 단계와,
    상기 수직 구조체의 채널에 대응하는 절연층을 형성하도록 상기 제2 층간 유전체를 에칭백하는 단계
    를 포함하는 절연층의 형성 방법.
  2. 제1항에 있어서, 상기 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계는, 상기 기판 위에 에칭 중지층으로서 SiN으로 제조되는 제1 층을 갖는 수직 구조체를 제공하는 단계를 더 포함하는 것인 절연층의 형성 방법.
  3. 제1항에 있어서, 상기 제1 층 상에서 CMP를 중지시키는 단계를 더 포함하는 절연층의 형성 방법.
  4. 제1항에 있어서, 상기 수직 구조체 위의 상기 제1 층간 유전체의 미리 정해진 두께에서 CMP를 중지시키는 단계를 더 포함하는 절연층의 형성 방법.
  5. 제4항에 있어서, 상기 수직 구조체의 소스에 대응하는 바닥부 절연층을 형성하도록 상기 제1 층간 유전체와 상기 제1 층을 에칭백하는 단계는, 습식 에칭 또는 플라즈마 에칭을 이용하여 상기 제1 층간 유전체와 상기 제1 층을 에칭백하는 단계를 더 포함하는 것인 절연층의 형성 방법.
  6. 제4항에 있어서, 상기 제1 층간 유전체와 상기 제1 층을 가스 클러스터 이온 빔을 이용하여 에칭백하는 단계를 더 포함하는 절연층의 형성 방법.
  7. 제1항에 있어서,
    상기 제1 층간 유전체 상에서 CMP를 수행하기 전에, 상기 제1 층간 유전체 위에 제3 층을 제공하는 단계와,
    상기 제3 층 위에 제3 층간 유전체를 제공하는 단계와,
    상기 제1 층간 유전체, 상기 제3 층, 및 상기 제3 층간 유전체 상에서 CMP를 수행하는 단계와,
    상기 제3 층의 하부 상에서 CMP를 중지시키는 단계
    를 더 포함하는 절연층의 형성 방법.
  8. 절연층을 형성하는 방법에 있어서,
    바닥부 층간 유전체를 갖는 기판을 제공하는 단계와,
    상기 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계와,
    상기 제1 층과 상기 바닥부 층간 유전체 위에 제1 층간 유전체를 제공하는 단계와,
    상기 제1 층간 유전체 상에서 CMP를 수행하는 단계와,
    상기 수직 구조체의 채널에 대응하는 절연층을 형성하도록 상기 제1 층간 유전체를 에칭백하는 단계
    를 포함하는 절연층의 형성 방법.
  9. 절연층을 형성하는 방법에 있어서,
    중간 층간 유전체를 갖는 기판을 제공하는 단계와,
    상기 기판 위에 제1 층을 갖는 수직 구조체를 제공하는 단계와,
    상기 제1 층과 상기 중간 층간 유전체 위에 제1 층간 유전체를 제공하는 단계와,
    상기 제1 층간 유전체 상에서 CMP를 수행하는 단계와,
    상기 수직 구조체의 드레인에 대응하는 절연층을 형성하도록 상기 제1 층간 유전체를 에칭백하는 단계
    를 포함하는 절연층의 형성 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 제1 층간 유전체 위에 제2 층을 제공하는 단계와,
    상기 제2 층 위에 제2 층간 유전체를 제공하는 단계와,
    상기 제1 층간 유전체, 상기 제2 층, 및 상기 제2 층간 유전체 상에서 CMP를 수행하는 단계와,
    상기 제2 층의 하부 상에서 CMP를 중지시키는 단계
    를 더 포함하는 절연층의 형성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10003014B2 (en) * 2014-06-20 2018-06-19 International Business Machines Corporation Method of forming an on-pitch self-aligned hard mask for contact to a tunnel junction using ion beam etching
US9318447B2 (en) * 2014-07-18 2016-04-19 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device and method of forming vertical structure
CN105870192A (zh) * 2016-05-11 2016-08-17 武汉新芯集成电路制造有限公司 一种3d周围栅极mos管的制备方法
US10103147B1 (en) 2017-05-01 2018-10-16 International Business Machines Corporation Vertical transport transistors with equal gate stack thicknesses
KR102401181B1 (ko) 2017-10-11 2022-05-24 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100373355B1 (ko) * 1999-06-28 2003-02-25 주식회사 하이닉스반도체 반도체소자의 평탄화방법
KR100515061B1 (ko) * 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
JP2006080264A (ja) * 2004-09-09 2006-03-23 Seiko Epson Corp 半導体装置の製造方法

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6713884B2 (en) 2001-12-20 2004-03-30 Infineon Technologies Ag Method of forming an alignment mark structure using standard process steps for forming vertical gate transistors
US7259425B2 (en) 2003-01-23 2007-08-21 Advanced Micro Devices, Inc. Tri-gate and gate around MOSFET devices and methods for making same
KR100545863B1 (ko) * 2004-07-30 2006-01-24 삼성전자주식회사 핀 구조물을 갖는 반도체 장치 및 이를 제조하는 방법
US7425491B2 (en) * 2006-04-04 2008-09-16 Micron Technology, Inc. Nanowire transistor with surrounding gate
US20080280442A1 (en) 2007-05-09 2008-11-13 Hynix Semiconductor Inc. Method for fabricating semiconductor device
KR100985107B1 (ko) 2008-08-11 2010-10-05 한국과학기술원 수직 트랜지스터 소오스(또는 드레인)와 벌크 영역 내의 트랩 전하를 완전히 제거하기 위한 방법
KR101285948B1 (ko) 2009-07-21 2013-07-12 한양대학교 산학협력단 멀티 선택비를 갖는 연마 슬러리 조성물 및 이를 사용한 반도체 소자 제조방법
CN102117829B (zh) * 2009-12-30 2012-11-21 中国科学院微电子研究所 鳍式晶体管结构及其制作方法
JP5087655B2 (ja) * 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8193094B2 (en) * 2010-06-21 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Post CMP planarization by cluster ION beam etch
US8207032B2 (en) 2010-08-31 2012-06-26 Micron Technology, Inc. Methods of forming pluralities of vertical transistors, and methods of forming memory arrays
CN102651345B (zh) * 2011-02-24 2014-01-08 中芯国际集成电路制造(上海)有限公司 晶体管的制造方法
KR101893848B1 (ko) * 2011-06-16 2018-10-04 삼성전자주식회사 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법
KR20130005120A (ko) 2011-07-05 2013-01-15 에스케이하이닉스 주식회사 수직게이트를 구비한 반도체장치 제조 방법
US8866214B2 (en) * 2011-10-12 2014-10-21 International Business Machines Corporation Vertical transistor having an asymmetric gate
US8975179B2 (en) 2011-10-18 2015-03-10 Taiwan Semiconductor Manufacturing Company, Ltd. Planarization process for semiconductor device fabrication
KR20130094018A (ko) 2012-02-15 2013-08-23 에스케이하이닉스 주식회사 반도체장치 제조 방법
WO2013129394A1 (ja) * 2012-03-02 2013-09-06 株式会社ブリヂストン ゴム組成物およびゴム組成物の製造方法
US8742492B2 (en) 2012-08-07 2014-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Device with a vertical gate structure
US9257347B2 (en) * 2012-08-30 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for a field-effect transistor with a raised drain structure
US8962465B2 (en) * 2012-10-15 2015-02-24 Micron Technology, Inc. Methods of forming gated devices
US8754470B1 (en) * 2013-01-18 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9166001B2 (en) * 2014-02-11 2015-10-20 Taiwan Semiconductor Manufacturing Company Limited Vertical structure and method of forming semiconductor device
US9224833B2 (en) * 2014-02-13 2015-12-29 Taiwan Semiconductor Manufacturing Company Limited Method of forming a vertical device
US9147730B2 (en) * 2014-03-03 2015-09-29 Globalfoundries Inc. Methods of forming fins for FinFET semiconductor devices and selectively removing some of the fins by performing a cyclical fin cutting process
US20150270159A1 (en) * 2014-03-20 2015-09-24 Globalfoundries Inc. Fabrication of semiconductor structures using oxidized polycrystalline silicon as conformal stop layers
US9941394B2 (en) 2014-04-30 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Tunnel field-effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100373355B1 (ko) * 1999-06-28 2003-02-25 주식회사 하이닉스반도체 반도체소자의 평탄화방법
KR100515061B1 (ko) * 2003-10-31 2005-09-14 삼성전자주식회사 핀 전계 효과 트랜지스터를 갖는 반도체 소자 및 그 형성방법
JP2006080264A (ja) * 2004-09-09 2006-03-23 Seiko Epson Corp 半導体装置の製造方法

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