KR20070089539A - 반도체소자의 자기정렬콘택 식각 방법 - Google Patents

반도체소자의 자기정렬콘택 식각 방법 Download PDF

Info

Publication number
KR20070089539A
KR20070089539A KR1020060019707A KR20060019707A KR20070089539A KR 20070089539 A KR20070089539 A KR 20070089539A KR 1020060019707 A KR1020060019707 A KR 1020060019707A KR 20060019707 A KR20060019707 A KR 20060019707A KR 20070089539 A KR20070089539 A KR 20070089539A
Authority
KR
South Korea
Prior art keywords
etching
gas
semiconductor device
polymer
self
Prior art date
Application number
KR1020060019707A
Other languages
English (en)
Other versions
KR100838392B1 (ko
Inventor
김승범
신수범
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060019707A priority Critical patent/KR100838392B1/ko
Publication of KR20070089539A publication Critical patent/KR20070089539A/ko
Application granted granted Critical
Publication of KR100838392B1 publication Critical patent/KR100838392B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 고집적 반도체소자에서 콘택낫오픈(LPC Not oepn) 및 자기정렬콘택 페일(SAC fail)을 동시에 방지할 수 있는 반도체소자의 자기정렬콘택 식각 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 자기정렬콘택 식각 방법은 적어도 하드마스크질화막이 최상부에 구비된 복수개의 패턴을 형성하는 단계, 상기 패턴 상부에 질화막스페이서를 형성하는 단계, 상기 질화막스페이서 상에 층간절연막을 형성하는 단계, 및 자기정렬콘택식각을 통해 상기 층간절연막을 식각하여 상기 패턴 사이를 오픈시키는 콘택홀을 형성하되, 폴리머를 다량 생성시키는 1차 식각과 폴리머를 소량 생성시키는 2차 식각을 순차적으로 진행하는 단계를 포함하고, 상술한 본 발명은 고집적 반도체소자에서 랜딩플러그콘택낫오픈(LPC Not oepn) 및 자기정렬콘택 페`일(SAC fail)을 동시에 방지할 수 있는 효과가 있다.
자기정렬콘택식각, 폴리머, 콘택낫오픈, 질화막스페이서

Description

반도체소자의 자기정렬콘택 식각 방법{METHOD FOR SELF ALIGNED CONTACT IN SEMICONDUCTOR DEVICE}
도 1a는 종래기술에 따른 랜딩플러그콘택 낫오픈 문제를 도시한 도면,
도 1b는 종래기술에 따른 자기정렬콘택 페일을 도시한 도면,
도 2a 내지 도 2c는 본 발명의 실시예에 따른 자기정렬콘택식각공정을 이용한 랜딩플러그콘택의 형성 방법을 도시한 공정 단면도,
도 3a는 종래기술에 따른 게이트라인의 측벽 모양을 도시한 도면,
도 3b는 본 발명의 실시예에 따른 게이트라인의 측벽 모양을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 소자분리막
23 : 게이트폴리실리콘 24 : 게이트텅스텐실리사이드
25 : 게이트하드마스크질화막 26 : 질화막스페이서
27 : 층간절연막 28 : 유기반사방지막
30, 31 : 폴리머 32 : 콘택홀
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 자기정렬콘택식각(Self Aligned Contact; SAC) 방법에 관한 것이다.
반도체소자의 집적도가 증가함에 따라 단위 소자의 수직 배열 구조가 사용되고 있으며, 이들 단위 소자간의 전기적 연결을 위해 랜딩플러그콘택(Landing Plug Contact) 형성기술이 채용되었는 바, 현재는 이러한 랜딩플러그콘택 형성 기술이 반도체소자 공정 기술에 있어서 일반화되었다.
아울러, 피치는 감소하고 그 수직 두께는 증가함에 따라 식각 공정 예컨대, 게이트 패턴 사이에 랜딩플러그콘택을 위한 콘택홀을 형성하는 식각 공정 등에서 식각 마진이 부족하게 되었고, 이에 따라 식각선택비를 개선하고 원한는 식각 프로파일을 얻기 위해 자기정렬콘택(Self Aligned Contact) 식각 공정이 도입되었고, 현재는 통상적인 반도체소자 공정으로 사용되고 있다.
도 1a는 종래기술에 따른 랜딩플러그콘택 낫오픈 문제를 도시한 도면이고, 도 1b는 종래기술에 따른 자기정렬콘택 페일을 도시한 도면이다.
일반적으로 100nm급 이상의 반도체소자의 자기정렬콘택(SAC) 공정은 오픈마진(Open margin) 부족 또는 자기정렬콘택 마진(SAC Margin) 부족의 두가지 문제점 중 한가지만 발생하였으나, 도 1a 및 도 1b에 도시된 것처럼, 80nm, 60nm급 이하의 고집적 소자에서는 랜딩플러그콘택낫오픈(LPC Not oepn) 및 자기정렬콘택 페일(SAC fail)이 동시에 발생하는 문제가 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 제안된 것으로, 고집적 반도체소자에서 콘택낫오픈(LPC Not oepn) 및 자기정렬콘택 페일(SAC fail)을 동시에 방지할 수 있는 반도체소자의 자기정렬콘택 식각 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 자기정렬콘택 식각 방법은 적어도 하드마스크질화막이 최상부에 구비된 복수개의 패턴을 형성하는 단계, 상기 패턴 상부에 질화막스페이서를 형성하는 단계, 상기 질화막스페이서 상에 층간절연막을 형성하는 단계, 및 자기정렬콘택식각을 통해 상기 층간절연막을 식각하여 상기 패턴 사이를 오픈시키는 콘택홀을 형성하되, 폴리머를 다량 생성시키는 1차 식각과 폴리머를 소량 생성시키는 2차 식각을 순차적으로 진행하는 단계를 포함하는 것을 특징으로 하며, 상기 1차 식각은 폴리머를 생성시키는 메인 식각가스와 폴리머의 양을 조절하는 첨가가스를 혼합하여 진행하되, 상기 메인식각가스의 비율을 크게 하여 진행하는 것을 특징으로 하고, 상기 2차 식각은 폴리머를 생성시키는 메인 식각가스와 폴리머의 양을 조절하는 첨가가스를 혼합하여 진행하되, 상기 메인식각가스의 비율을 작게 하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
후술하는 본 발명은 자기정렬콘택 식각공정을 이용하는 콘택식각공정(랜딩플러그콘택 또는 스토리지노드콘택)에서 자기정렬콘택식각공정을 2스텝으로 나누어 진행하되, 1차 식각은 폴리머를 다량 생성시키는 조건으로 진행하고, 2차 식각은 폴리머를 소량 생성시키는 조건으로 진행한다.
도 2a 내지 도 2c는 본 발명의 실시예에 따른 자기정렬콘택식각공정을 이용한 랜딩플러그콘택의 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 소자분리막(22)이 형성된 반도체기판(21) 상에 게이트폴리실리콘(23), 게이트텅스텐실리사이드(24) 및 게이트하드마스크질화막(25)의 순서로 적층되는 게이트라인을 형성한다. 여기서, 게이트라인은 리세스(Recess) 구조일 수 있으며, 게이트산화막은 편의상 생략하기로 한다.
이어서, 게이트라인을 포함한 전면에 질화막스페이서(26)를 형성한 후, 질화막스페이서(26) 상부에 게이트라인 사이를 충분히 채울때까지 층간절연막(27)을 증착한다. 이때, 층간절연막(27)은 BPSG 등의 산화막 계열이다.
이어서, 층간절연막(27) 상부에 유기반사방지막(OBARC, 28)을 형성한 후, 유기반사방지막(28) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 감광막패턴(29)을 형성한다.
이어서, 감광막패턴(29)을 식각마스크로 하여 유기반사방지막(28)을 식각한다.
이어서, 자기정렬콘택 식각공정을 진행한다. 본 발명은 자기정렬콘택 페일 및 랜딩플러그콘택 낫 오픈을 방지하기 위해 자기정렬콘택 식각공정을 2스텝으로 나누어 진행한다.
도 2b에 도시된 바와 같이, 먼저 자기정렬콘택식각의 1차 식각을 진행한다.
이때, 1차 식각공정은 폴리머(30)를 생성시키는 메인 식각가스와 폴리머(30)의 양을 조절하는 첨가가스를 혼합하여 진행하되, 메인식각가스의 비율을 크게 하여 진행한다. 예컨대, 메인식각가스와 첨가가스의 비율을 1.1:1∼2:1로 한다.
바람직하게, 1차 식각공정시 메인 식각가스는 CF계 가스를 사용하고, 첨가가스는 산소가스 또는 아르곤가스를 사용하는데, CF계 가스는 C4F8, C5F8 또는 C4F6를 사용한다. 그리고, 1차 식각공정시 반응로의 압력은 15∼40mTorr으로 한다.
상술한 1차 식각공정의 레시피를 사용한 자기정렬콘택식각으로 층간절연막(27)을 식각하면, 폴리머(30)가 다량 생성되어 게이트라인의 게이트하드마스크 어깨부분에 많은 폴리머(30)가 생성된다. 이때, 1차 식각공정시 식각타겟은 게이트라인의 게이트텅스텐실리사이드와 게이트폴리실리콘의 중간까지의 깊이로 한다.
다음으로, 도 2c에 도시된 바와 같이, 자기정렬콘택식각의 2차 식각을 진행하여 콘택홀(32)을 완전히 오픈시킨다.
이때, 2차 식각공정은 폴리머(31)를 생성시키는 메인 식각가스와 폴리머(31)의 양을 조절하는 첨가가스를 혼합하여 진행하되, 1차 식각보다 메인식각가스의 비율을 작게 하여 진행한다. 예컨대, 메인식각가스와 첨가가스의 비율을 0.5:1∼ 1.1:1로 한다.
바람직하게, 2차 식각공정시 메인 식각가스는 CF계 가스를 사용하고, 첨가가스는 산소가스 또는 아르곤가스를 사용하는데, CF계 가스는 C4F8, C5F8 또는 C4F6를 사용한다. 그리고, 1차 식각공정시 반응로의 압력은 10∼30mTorr으로 한다. 이처럼, CF계 가스와 첨가가스의 비율을 조절하면, 1차 식각과는 다르게 생성되는 폴리머(31)의 양이 적다. 여기서, 폴리머의 생성 양을 적게 하므로써 콘택홀(32)을 낫오픈 없이 완전히 오픈시킬 수 있다.
상술한 바와 같은 1차 식각 및 2차 식각으로 나누어 진행하는 자기정렬콘택식각 공정은, 산소 또는 아르곤가스의 이온 스퍼터링에 의해 생성된 폴리머를 제거시키면서 메인식각가스인 CF 가스의 CFx의 라디칼에 의한 콘택내부의 산화막을 식각해 나가는 것이다. 즉, 본 발명의 자기정렬콘택식각공정은 질화막(게이트하드마스크질화막) 위에서의 폴리머 증착이 산화막(층간절연막) 위에서 보다 5배 이상 많은 것을 이용하는 것이다.
결국, 본 발명의 자기정렬콘택 식각 공정은 먼저 폴리머 생성 가스의 비율을 크게 하여 게이트라인의 게이트하드마스크질화막의 어깨부 부분에 많은 폴리머가 생성되도록 한다. 식각타겟은 게이트텅스텐실리사이드 및 게이트폴리실리콘의 중간까지로 한다. 다음으로, 폴리머 생성 가스의 비율을 적게하여 콘택홀 바닥의 오픈능력을 크게 한다. 1차 식각 스텝에서 벌어놓은 어깨부로 2차 식각의 손실로 인한 자기정렬콘택페일이 발생하지 않는다.
다시 말하면, 1차 식각시에는 게이트하드마스크질화막이 드러나기 시작할때부터 완전히 드러날 때까지는 폴리머를 많이 생성시켜서 어깨부는 보호하고 2차 식각시에는 이를 배리어로 하여 오픈능력이 있는 방향으로 레시피를 구성하는 것이다.
도시하지 않았지만, 2차 식각이 완료된 후에는 콘택홀 후세정을 진행하여 생성된 폴리머 및 식각부산물을 제거해주고, 후속 공정으로 폴리실리콘 증착 및 CMP(Chemical Mechanical Polishing)를 통해 랜딩플러그콘택을 형성한다.
위와 같은 1,2차 식각으로 나누어 진행하는 자기정렬콘택 식각공정은 랜딩플러그콘택을 위한 자기정렬콘택 식각은 물론 스토리지노드콘택을 위한 자기정렬콘택식각 등 반도체소자에서 사용되는 자기정렬콘택식각 공정에 모두 적용이 가능하다.
도 3a는 종래기술에 따른 게이트라인의 측벽 모양을 도시한 도면이고, 도 3b는 본 발명의 실시예에 따른 게이트라인의 측벽 모양을 도시한 도면이다.
도 3a 및 도 3b를 참조하면, 종래기술에서는 게이트라인의 측벽에서 100Å 이하의 두께로 잔류하였으나, 본 발명의 실시예에 따르면 게이트라인의 측벽에서 질화막스페이서가 250Å 두께 이상으로 매우 두껍게 잔류함을 알 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 고집적 반도체소자에서 랜딩플러그콘택낫오픈(LPC Not oepn) 및 자기정렬콘택 페`일(SAC fail)을 동시에 방지할 수 있는 효과가 있다.

Claims (9)

  1. 적어도 하드마스크질화막이 최상부에 구비된 복수개의 패턴을 형성하는 단계;
    상기 패턴 상부에 질화막스페이서를 형성하는 단계;
    상기 질화막스페이서 상에 층간절연막을 형성하는 단계; 및
    자기정렬콘택식각을 통해 상기 층간절연막을 식각하여 상기 패턴 사이를 오픈시키는 콘택홀을 형성하되, 폴리머를 다량 생성시키는 1차 식각과 폴리머를 소량 생성시키는 2차 식각을 순차적으로 진행하는 단계
    를 포함하는 반도체소자의 제조 방법.
  2. 제1항에 있어서,
    상기 1차 식각은,
    폴리머를 생성시키는 메인 식각가스와 폴리머의 양을 조절하는 첨가가스를 혼합하여 진행하되, 상기 메인식각가스의 비율을 크게 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제2항에 있어서,
    상기 1차 식각시,
    상기 메인식각가스와 첨가가스의 비율을 1.1:1 2:1로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  4. 제2항에 있어서,
    상기 1차 식각시, 반응로의 압력은 15∼40mTorr으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제1항에 있어서,
    상기 2차 식각은,
    폴리머를 생성시키는 메인 식각가스와 폴리머의 양을 조절하는 첨가가스를 혼합하여 진행하되, 상기 메인식각가스의 비율을 작게 하여 진행하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제5항에 있어서,
    상기 2차 식각시,
    상기 메인식각가스와 첨가가스의 비율을 0.5:1 1.1:1로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  7. 제5항에 있어서,
    상기 2차 식각시, 반응로의 압력은 10 30으로 하는 것을 특징으로 하는 반도체소자의 제조 방법.
  8. 제2항 내지 제7항 중 어느 한 항에 있어서,
    상기 메인 식각가스는 CF계 가스이고, 상기 첨가가스는 산소가스 또는 아르곤가스
    를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  9. 제8항에 있어서,
    상기 CF계 가스는 C4F8, C5F8 또는 C4F6를 사용하는 것을 특징으로 하는 반도체소자의 제조 방법.
KR1020060019707A 2006-02-28 2006-02-28 반도체소자의 자기정렬콘택 식각 방법 KR100838392B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020060019707A KR100838392B1 (ko) 2006-02-28 2006-02-28 반도체소자의 자기정렬콘택 식각 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060019707A KR100838392B1 (ko) 2006-02-28 2006-02-28 반도체소자의 자기정렬콘택 식각 방법

Publications (2)

Publication Number Publication Date
KR20070089539A true KR20070089539A (ko) 2007-08-31
KR100838392B1 KR100838392B1 (ko) 2008-06-13

Family

ID=38614521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060019707A KR100838392B1 (ko) 2006-02-28 2006-02-28 반도체소자의 자기정렬콘택 식각 방법

Country Status (1)

Country Link
KR (1) KR100838392B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101175278B1 (ko) * 2010-12-07 2012-08-21 에스케이하이닉스 주식회사 반도체 장치 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980015773A (ko) 1996-08-23 1998-05-25 김광호 반도체 장치의 콘택홀 형성방법
KR100461335B1 (ko) 1997-12-31 2005-04-06 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
KR100680416B1 (ko) 2004-05-21 2007-02-08 주식회사 하이닉스반도체 반도체 소자의 형성 방법

Also Published As

Publication number Publication date
KR100838392B1 (ko) 2008-06-13

Similar Documents

Publication Publication Date Title
US7709369B2 (en) Method for forming a roughened contact in a semiconductor device
US7842593B2 (en) Semiconductor device and method for fabricating the same
US7592268B2 (en) Method for fabricating semiconductor device
KR100838392B1 (ko) 반도체소자의 자기정렬콘택 식각 방법
KR20080040128A (ko) 반도체 소자의 패턴 형성방법
US7582560B2 (en) Method for fabricating semiconductor device
KR100668508B1 (ko) 깊은 콘택홀을 갖는 반도체소자의 제조 방법
KR100668831B1 (ko) 반도체 소자의 랜딩 플러그 폴리 형성방법
US20070004105A1 (en) Method for fabricating semiconductor device
KR20040038049A (ko) 반도체 소자의 콘택 형성 방법
KR100835506B1 (ko) 반도체소자의 제조방법
KR100695417B1 (ko) 미세 패턴 형성이 가능한 반도체 장치 제조 방법
US20040238482A1 (en) Method for fabricating semiconductor device
KR100677772B1 (ko) 깊은 콘택홀을 갖는 반도체소자의 제조 방법
KR20010058545A (ko) 반도체 소자 제조를 위한 자기정렬콘택 식각 방법
KR100670681B1 (ko) 반도체 소자 제조 방법
KR100772532B1 (ko) 반도체 소자 제조 방법
KR100886641B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100745052B1 (ko) 반도체소자의 랜딩플러그 콘택 형성방법
KR20070036495A (ko) 반도체 소자의 콘택홀 형성 방법
KR20070002798A (ko) 반도체소자의 제조 방법
KR20040008646A (ko) 랜딩플러그콘택 구조를 갖는 반도체소자의 제조 방법
KR20050117108A (ko) 반도체 소자의 콘택홀 형성 방법
KR20030002110A (ko) 자기정렬콘택 플러그의 형성 방법
KR20040008661A (ko) 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110526

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee