JPS593946A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS593946A JPS593946A JP11063382A JP11063382A JPS593946A JP S593946 A JPS593946 A JP S593946A JP 11063382 A JP11063382 A JP 11063382A JP 11063382 A JP11063382 A JP 11063382A JP S593946 A JPS593946 A JP S593946A
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- Japan
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- epitaxial layer
- film
- grooves
- oxide film
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、半導体装置、より詳しく述べるならば、絶縁
体を充填したＶ＃の集子分離（アイソレーション）領域
を有する半導体装置の製造方法に関するものである。
体を充填したＶ＃の集子分離（アイソレーション）領域
を有する半導体装置の製造方法に関するものである。
本発明はバイポーラＩＣの製造に特に適している。
（２）発明の背景
ＩＣ，ＬＳＩなどの半導体装置の高密度化合ν」るため
に素子分離領域をより小さくすることが問題となってい
・る。特に、選択酸化の際に生じるバーズビークのない
素子分離技術が検討されている・（例えば、津田建二：
「選択酸化法に代わる新しい素子分離技術の発表相欠ぐ
」９日経エレクトロニクス、１９８２年３月２９日号、
Ｎ（Ｌ２８７゜ｐｐ、 ９０−１００参照）。
に素子分離領域をより小さくすることが問題となってい
・る。特に、選択酸化の際に生じるバーズビークのない
素子分離技術が検討されている・（例えば、津田建二：
「選択酸化法に代わる新しい素子分離技術の発表相欠ぐ
」９日経エレクトロニクス、１９８２年３月２９日号、
Ｎ（Ｌ２８７゜ｐｐ、 ９０−１００参照）。
（３）従来技術と問題点
絶縁体を充填した■溝の素子分離はＶ Ｉ Ｐ （Ｖ−
ｇｒｏｏｖｅ ｌ５ｏｌａｔｉｏｎ Ｐｏ１ｙｃｒｙｓ
ｔａｌ ｂａｃｋｆ目Ｉ）あルイはＩ ＯＰ （ｌ５ｏ
ｌａｔｉｏｎ ｗｉｔｈ ０ｘｉｄｅ ａｎｄＰｏｌｙ
ｓ目１ｃｏｎ ） として知られている。ＶＩＰ構造
を有する半導体装置を製造する場合に、■溝形成後の■
溝表面の酸化処理が選択酸化であって第１図に示すよう
にバーズビークが生じてしまう。
ｇｒｏｏｖｅ ｌ５ｏｌａｔｉｏｎ Ｐｏ１ｙｃｒｙｓ
ｔａｌ ｂａｃｋｆ目Ｉ）あルイはＩ ＯＰ （ｌ５ｏ
ｌａｔｉｏｎ ｗｉｔｈ ０ｘｉｄｅ ａｎｄＰｏｌｙ
ｓ目１ｃｏｎ ） として知られている。ＶＩＰ構造
を有する半導体装置を製造する場合に、■溝形成後の■
溝表面の酸化処理が選択酸化であって第１図に示すよう
にバーズビークが生じてしまう。
第１図において、参照番号１，２．３，４．５および６
がシリコン半導体基板、シリコンエピタキシャル層、酸
化（Ｓｉｎｇ）膜、窒化（Ｓｉ３Ｎ４＞膜、■溝内の酸
化膜およびバーズビーク全示している。
がシリコン半導体基板、シリコンエピタキシャル層、酸
化（Ｓｉｎｇ）膜、窒化（Ｓｉ３Ｎ４＞膜、■溝内の酸
化膜およびバーズビーク全示している。
第１図に示した構造は次のようにして形成される。
まず、半導箱板１上にエピタキシャル層２を形成し、こ
のエピタキシャル層２を酸化して酸化膜３を形成する。
のエピタキシャル層２を酸化して酸化膜３を形成する。
そして、その上に耐酸化膜である窒化膜４を形成する。
次に、通常のホトエツチング法によって窒化膜４および
酸化膜３を選択的にエツチング除去する。この窒化膜４
および酸化膜３なマスクとして異方性エツチングによっ
てエピタキシャル層２にＶ溝を形成する。このエピタキ
シャル層２の■溝光面金熱酸化して酸化膜５を形成する
際に、窒化膜４の下にある酸化膜３の方へもシリコンの
熱酸化が進行してバーズビーク６が生じてしまう。この
後で■溝内の酸化膜５を含めた全面に窒化膜（図示せず
）を形成し、■溝内に多結晶シリコン（図示せず）を充
填する。場合によっては充填した多結晶シリコンの表面
全酸化して酸化膜全形成する。ＩＯＰ構造の場合には■
溝内に窒化膜全形成しないことがＶＩＰ構造の場合と異
なり、その他は同じ工程で作られる。
酸化膜３を選択的にエツチング除去する。この窒化膜４
および酸化膜３なマスクとして異方性エツチングによっ
てエピタキシャル層２にＶ溝を形成する。このエピタキ
シャル層２の■溝光面金熱酸化して酸化膜５を形成する
際に、窒化膜４の下にある酸化膜３の方へもシリコンの
熱酸化が進行してバーズビーク６が生じてしまう。この
後で■溝内の酸化膜５を含めた全面に窒化膜（図示せず
）を形成し、■溝内に多結晶シリコン（図示せず）を充
填する。場合によっては充填した多結晶シリコンの表面
全酸化して酸化膜全形成する。ＩＯＰ構造の場合には■
溝内に窒化膜全形成しないことがＶＩＰ構造の場合と異
なり、その他は同じ工程で作られる。
上述の場合にはバーズビークが必然的に発生してしまい
、素子分離領域が大きく高密度化が図れない。
、素子分離領域が大きく高密度化が図れない。
（４）発明の目的
本発明の目的はバーズビーク奮発生させることなく絶縁
体を充填した■溝の素子分離構造を有する半導体装置を
製造する方法を１提案することである。
体を充填した■溝の素子分離構造を有する半導体装置を
製造する方法を１提案することである。
（５）発明の構成
前述の目的が、工程（支）〜に）：■−導電型の半導体
基板上に反対導電型のエピタキシャル層を形成する工程
＝（イ）エピタキシャル層の上にＣＶＤ法によるマスク
層を形成し、その一部を選択エツチングする工程；（ロ
）マスク層を利用してエピタキシャル層に異方エツチン
グによるＶ溝を形成する工程；に）マスク層を除去する
工程；（６）Ｖ＋＃表面を含めてエピタキシャル層の全
表面を酸化して酸化膜を形成する工程：（至）酸化膜上
に８ｉＯＮ膜を形成する工程；ｍＶ溝内に多結晶シリコ
ンを充填する工程；（イ）■溝内多結晶シリコンの表面
を酸化して酸化膜を形成する工程；（２）表出している
８ｉＯＮ膜全除去する工程；および、エピタキシャル層
に所定の半導体菓子を形成する工程；を含んでなる半導
体装置の製造方味ヲ提案することによって達成される。
基板上に反対導電型のエピタキシャル層を形成する工程
＝（イ）エピタキシャル層の上にＣＶＤ法によるマスク
層を形成し、その一部を選択エツチングする工程；（ロ
）マスク層を利用してエピタキシャル層に異方エツチン
グによるＶ溝を形成する工程；に）マスク層を除去する
工程；（６）Ｖ＋＃表面を含めてエピタキシャル層の全
表面を酸化して酸化膜を形成する工程：（至）酸化膜上
に８ｉＯＮ膜を形成する工程；ｍＶ溝内に多結晶シリコ
ンを充填する工程；（イ）■溝内多結晶シリコンの表面
を酸化して酸化膜を形成する工程；（２）表出している
８ｉＯＮ膜全除去する工程；および、エピタキシャル層
に所定の半導体菓子を形成する工程；を含んでなる半導
体装置の製造方味ヲ提案することによって達成される。
（６）発明の芙施態様例
以下、図面に関連した笑施態様例によって本発明を詳し
く駅、明する。
く駅、明する。
多結晶シリコン全充填した■（ＩＩｒを角°する半導体
装置を本発明にしたがって次のようにして製造する。
装置を本発明にしたがって次のようにして製造する。
第２図に示したように、Ｐ型のシリコン半導体基板（ウ
ェハ）１１の上にシリコンエピタキシャル層１２を成長
させる。このとき、あらかじめ半導体基板１２にＮ型不
純物（砒素、アンチモン）を選択的に導入しておき、埋
込み層１３を形成する。このＮ型不純物はエピタキシャ
ル層１２内にも拡散して埋込みＪ＠１３となる。エピタ
キシャル層１２の上にＣＶ Ｄ （Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉ−ｔｉｏｎｌ法によって二酸
化珪素（Ｓｉ０２）あるいは窒化珪ＩＡ’ｘマスク層１
４として形成する。次に、通常のホトエツチング法によ
ってこのマスク層１４を所定パターンに選択エツチング
除去して、■溝を形成すべき部分のエピタキシャル層底
面を露出する（第２図）。
ェハ）１１の上にシリコンエピタキシャル層１２を成長
させる。このとき、あらかじめ半導体基板１２にＮ型不
純物（砒素、アンチモン）を選択的に導入しておき、埋
込み層１３を形成する。このＮ型不純物はエピタキシャ
ル層１２内にも拡散して埋込みＪ＠１３となる。エピタ
キシャル層１２の上にＣＶ Ｄ （Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉ−ｔｉｏｎｌ法によって二酸
化珪素（Ｓｉ０２）あるいは窒化珪ＩＡ’ｘマスク層１
４として形成する。次に、通常のホトエツチング法によ
ってこのマスク層１４を所定パターンに選択エツチング
除去して、■溝を形成すべき部分のエピタキシャル層底
面を露出する（第２図）。
異方性エツチング液（例えば、水散化カリウム溶液）で
エピタキシャル層１２をエツチングして先端が半導体基
板１１に達する■溝１５を形成する（第３１’ｉ４＋
）。■溝１５の深さはマスク層１４のエツチング除去部
分の大きさによって規足される。
エピタキシャル層１２をエツチングして先端が半導体基
板１１に達する■溝１５を形成する（第３１’ｉ４＋
）。■溝１５の深さはマスク層１４のエツチング除去部
分の大きさによって規足される。
マスク層１４をエツチング除去してから、熱酸化処理に
よってＶ溝表面を含めてエピタキシャル層１２の全表面
を酸化して酸化膜（例えば、厚さｌＱＱｎｍの５１０２
膜）１６を形成する（第４図）。
よってＶ溝表面を含めてエピタキシャル層１２の全表面
を酸化して酸化膜（例えば、厚さｌＱＱｎｍの５１０２
膜）１６を形成する（第４図）。
この熱酸化処理は選択的にでなく全面にわたってシリコ
ン？酸化するのでバーズビークは発生しない。
ン？酸化するのでバーズビークは発生しない。
次に、酸化膜１６の上に８１ＯＮ （窒化ナイトライド
）膜１７２ＣＶＤ法によって、例えば、２００ｎｍ厚さ
程度に形成する（第５図）。そして５ｉＯＮ膜１７上に
ＣＶＤ法によって多結晶シリコン層１８を十分に厚く形
成する（第５図）。この多結晶シリコン層１８の厚さは
、例えば、■溝の深さが３．５μｍでおれば約８μｍで
あるのが好ましい。この多結晶シリコン層１８をポリッ
シング（ラッピング）Ｋ、よって除去して■溝内にのみ
多結晶シリコンを残す。このとき、８ｉＯＮ層１７がポ
リッシングのストッパーとして働く。
）膜１７２ＣＶＤ法によって、例えば、２００ｎｍ厚さ
程度に形成する（第５図）。そして５ｉＯＮ膜１７上に
ＣＶＤ法によって多結晶シリコン層１８を十分に厚く形
成する（第５図）。この多結晶シリコン層１８の厚さは
、例えば、■溝の深さが３．５μｍでおれば約８μｍで
あるのが好ましい。この多結晶シリコン層１８をポリッ
シング（ラッピング）Ｋ、よって除去して■溝内にのみ
多結晶シリコンを残す。このとき、８ｉＯＮ層１７がポ
リッシングのストッパーとして働く。
ａ酸化処理を施こしてＶ溝内の多結晶シリコン層１８の
表面を酸化し、酸化膜（例えば、厚さ約４（ｊＯｎｍの
５ｊ０２膜）１９を形成ｆル（第６１Ｍ＋）。
表面を酸化し、酸化膜（例えば、厚さ約４（ｊＯｎｍの
５ｊ０２膜）１９を形成ｆル（第６１Ｍ＋）。
この熱酸化処理において、５ｉＯＮ膜１７が存在するの
で、エピタキシャル層１２が酸化されることはなく、し
たがって酸化膜１６は淳〈ならず、かつバーズビークは
発生しない。
で、エピタキシャル層１２が酸化されることはなく、し
たがって酸化膜１６は淳〈ならず、かつバーズビークは
発生しない。
そして、５ｉＯＮ膜１７の表出部分をエツチング除去す
る（第７し１）。上述したようにして形成したＶ溝累子
分離構造によってアイソレーションされているエピタキ
シャル層１２の素子形成領域２０内にノ々イポーラトラ
ンジスタ、拡散抵抗などの半導体素子全形成する。第７
図はパイボーラド２ンジスタ全形成した場合を示し、辿
常の製造工程にしたがって、ペース領域２１、ニーミッ
タ領域２２およびコレクタコンタクト領域２３全形成し
、ペース電極２４、エミッタ電極２５およびコレクタ電
極２６の配線全形成する。
る（第７し１）。上述したようにして形成したＶ溝累子
分離構造によってアイソレーションされているエピタキ
シャル層１２の素子形成領域２０内にノ々イポーラトラ
ンジスタ、拡散抵抗などの半導体素子全形成する。第７
図はパイボーラド２ンジスタ全形成した場合を示し、辿
常の製造工程にしたがって、ペース領域２１、ニーミッ
タ領域２２およびコレクタコンタクト領域２３全形成し
、ペース電極２４、エミッタ電極２５およびコレクタ電
極２６の配線全形成する。
（７）発明の効果
上述したように本発明の製造方法にて製作した半導体装
置においてはそのＶ溝素子分離構造にパーツビークがな
いので、その分だけ素子の高密度化が実現できる。また
、本発明では窒化膜を使用し寿いで５ｉＯＮ膜全使用し
ているので、熱酸化処理などの加熱冷却時に生じるスト
レスが窒化膜よりも小さく、それだけストレスによるエ
ピタキシャル層の欠陥発生も小さい。
置においてはそのＶ溝素子分離構造にパーツビークがな
いので、その分だけ素子の高密度化が実現できる。また
、本発明では窒化膜を使用し寿いで５ｉＯＮ膜全使用し
ているので、熱酸化処理などの加熱冷却時に生じるスト
レスが窒化膜よりも小さく、それだけストレスによるエ
ピタキシャル層の欠陥発生も小さい。
【図面の簡単な説明】
第１図は従来方法によるＶ溝表面の選択酸化を説明する
半導体装置の部分断面図であり、第２図ないし第７図は
本発明に係る製造方法の工程全説明する半導体装置の部
分断面図である。 １・・・半導体基板、２・・・エピタキシャル層、３゜
５・・・酸化膜、４・・・窒化膜、６・・・バーズビー
ク、１１・・・半導体基板、１２・・・エピタキシャル
層、１４・・・マスク層゛、１５・・−■溝、１６・・
・酸化膜、１７・・・５ｉＯＮ膜、１８・・・多結晶シ
リコン層、２０・・・素子形成領域。
半導体装置の部分断面図であり、第２図ないし第７図は
本発明に係る製造方法の工程全説明する半導体装置の部
分断面図である。 １・・・半導体基板、２・・・エピタキシャル層、３゜
５・・・酸化膜、４・・・窒化膜、６・・・バーズビー
ク、１１・・・半導体基板、１２・・・エピタキシャル
層、１４・・・マスク層゛、１５・・−■溝、１６・・
・酸化膜、１７・・・５ｉＯＮ膜、１８・・・多結晶シ
リコン層、２０・・・素子形成領域。
Claims (1)
- 【特許請求の範囲】 １、下記工程（至）〜（ロ）： （ト）−４電型の半導体基板上に反対導電型のエピタキ
シャル層を形成する工程； （イ）前記エピタキシャル層の上にｃＶＤ法によるマス
ク層を形成し、その一部を選択エツチングする工程； （ロ）前記マスクｒｍ＊利用して前記エピタキシャル層
に異方性エツチングにょる■溝全形成する工程； に）前記マスク層上除去する工程； （３）前記■溝表面金倉めて前記エピタキシャル層の全
表面ｋｆｆ化して酸化膜を形成する工程：（２）前記臥
化膜の上に５ｉＯＮ膜を形成する工程；（４）前記Ｖ溝
内に多結晶シリコンを充填する工程； し）前記■溝内多結晶シリコンの表面を酸化して酸化膜
全形成する工程； （至）表出している前記５ｉＯＮ膜を除去する工程；お
よび、 （ロ）前記エピタキシャル層に所定の半導体素子を形成
する工程； 會含んでなる半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11063382A JPS593946A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11063382A JPS593946A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593946A true JPS593946A (ja) | 1984-01-10 |
Family
ID=14540687
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11063382A Pending JPS593946A (ja) | 1982-06-29 | 1982-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593946A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0316550A2 (en) * | 1987-11-17 | 1989-05-24 | Motorola, Inc. | Trench isolation means and method |
-
1982
- 1982-06-29 JP JP11063382A patent/JPS593946A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0316550A2 (en) * | 1987-11-17 | 1989-05-24 | Motorola, Inc. | Trench isolation means and method |
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