JPS5963741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5963741A JPS5963741A JP17503882A JP17503882A JPS5963741A JP S5963741 A JPS5963741 A JP S5963741A JP 17503882 A JP17503882 A JP 17503882A JP 17503882 A JP17503882 A JP 17503882A JP S5963741 A JPS5963741 A JP S5963741A
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- JP
- Japan
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- substrate
- silanol
- impurity
- groove
- channel stopper
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特にMO8型
集積回路の能動領域を決定する素子分離領域の形成方法
に関するものである。
集積回路の能動領域を決定する素子分離領域の形成方法
に関するものである。
従来例の構成とその問題点
従来、たとえばMO8型集積回路(MOS・IC)にお
いて、半導体装置の能動領域とフィールド領域の分離は
、第1図の断面図で明らかなように、シリコン基板1の
所定部分に、窒化硅素膜(Si 3N 4)2をマスク
として選択的に基板表面を酸化して厚イ5102膜3を
形成する方法がよく用いられている。なお、SiO2膜
3の直下はチャンネルストッパ用不純物領域6が形成さ
れている。しかしながら、この方法では、選択酸化過程
でフィールド酸化膜3がSi3N4膜2直下の能動領域
形成予定個所にくい込む現象、いわゆるバーズビーク3
aが発生して、これが素子分離領域の微細化を妨げる要
因となる。
いて、半導体装置の能動領域とフィールド領域の分離は
、第1図の断面図で明らかなように、シリコン基板1の
所定部分に、窒化硅素膜(Si 3N 4)2をマスク
として選択的に基板表面を酸化して厚イ5102膜3を
形成する方法がよく用いられている。なお、SiO2膜
3の直下はチャンネルストッパ用不純物領域6が形成さ
れている。しかしながら、この方法では、選択酸化過程
でフィールド酸化膜3がSi3N4膜2直下の能動領域
形成予定個所にくい込む現象、いわゆるバーズビーク3
aが発生して、これが素子分離領域の微細化を妨げる要
因となる。
発明の目的
本発明は所定形状からの拡がりの生じない絶縁分離層出
来る半導体装置の製造方法を提供するもので、これによ
り、素子分離領域の微細化を図ることを目的とする。
来る半導体装置の製造方法を提供するもので、これによ
り、素子分離領域の微細化を図ることを目的とする。
発明の構成
本発明は、半導体基板の素子分離領域に相当する箇所に
所定深さの溝を形成し、前記半導体装置に形成された溝
に不純物を含む塗布絶縁膜を埋め込み熱拡散により高濃
度不純物の拡散層をこの溝内に形成するもので、これに
よりチャンネルストッパ用の不純物ドープとフィールド
酸化膜を同時形成することを可能にしたものである。
所定深さの溝を形成し、前記半導体装置に形成された溝
に不純物を含む塗布絶縁膜を埋め込み熱拡散により高濃
度不純物の拡散層をこの溝内に形成するもので、これに
よりチャンネルストッパ用の不純物ドープとフィールド
酸化膜を同時形成することを可能にしたものである。
実施例の説明
本発明の方法を実施例を基に説明する。第2図は、本発
明の方法によって得られた能動領域及び素子間分離領域
を含む半導体基板の断面構造であり、第3図(a)〜(
(1)にその過程を示す。
明の方法によって得られた能動領域及び素子間分離領域
を含む半導体基板の断面構造であり、第3図(a)〜(
(1)にその過程を示す。
まず、第3図(a)のように、半導体p型基板1に高温
酸化雰囲気中で厚さ3000人の熱酸化膜6を形成し、
この後、所定形状のフメトレジストパターン6を形成し
、さらにフォトレジスト6をマスクにし、熱酸化膜5を
、フレオン系ガスドライエッチ法により選択除去する。
酸化雰囲気中で厚さ3000人の熱酸化膜6を形成し、
この後、所定形状のフメトレジストパターン6を形成し
、さらにフォトレジスト6をマスクにし、熱酸化膜5を
、フレオン系ガスドライエッチ法により選択除去する。
続いて、第3図(b)のように半導体基板1を、フォト
レジスト6及び熱酸化膜5をマスクにし、塩素系ガスに
より6000人の深さまで異方性エツチング処理を施こ
し、溝7を形成する。以−ヒの処理を施こした後、フォ
トレジスト3を除去し一統いて、第3図(C)に示すよ
うに、不純物としてホウ素を含むシラノール系、すなわ
ち、シラノールまたはシラノール誘導体よりなる塗布絶
縁膜8を回転塗布装置を用いて、たとえば1000回転
毎分以下の低速で回転塗布して、溝部7に厚く、基板1
0面には薄く被着形成する。次に、シラノール系の塗布
絶縁膜8のクランクの発生を防ぐため、ioo℃以下の
低温熱処理を行い、ついで300℃で30分の熱処理を
施こした後、第3図((1)のように、1oOo′Cの
高温で、塗布絶縁膜8中の不純物ホウ素を半導体基板1
中へ熱拡散させ、チャネルストッパ用の不純物高ドープ
領域9を形成する。その後、フッ酸系水溶液により、能
動領域となる半導体基板1−ヒの薄い塗布絶縁膜8及び
熱酸化膜5を除去する。
レジスト6及び熱酸化膜5をマスクにし、塩素系ガスに
より6000人の深さまで異方性エツチング処理を施こ
し、溝7を形成する。以−ヒの処理を施こした後、フォ
トレジスト3を除去し一統いて、第3図(C)に示すよ
うに、不純物としてホウ素を含むシラノール系、すなわ
ち、シラノールまたはシラノール誘導体よりなる塗布絶
縁膜8を回転塗布装置を用いて、たとえば1000回転
毎分以下の低速で回転塗布して、溝部7に厚く、基板1
0面には薄く被着形成する。次に、シラノール系の塗布
絶縁膜8のクランクの発生を防ぐため、ioo℃以下の
低温熱処理を行い、ついで300℃で30分の熱処理を
施こした後、第3図((1)のように、1oOo′Cの
高温で、塗布絶縁膜8中の不純物ホウ素を半導体基板1
中へ熱拡散させ、チャネルストッパ用の不純物高ドープ
領域9を形成する。その後、フッ酸系水溶液により、能
動領域となる半導体基板1−ヒの薄い塗布絶縁膜8及び
熱酸化膜5を除去する。
以上、本発明による方法では、所定寸法の素子間分離領
域が形成されており、半導体基板面も平坦化がなされて
いることがわかる。
域が形成されており、半導体基板面も平坦化がなされて
いることがわかる。
すなわち、従来の素子分離領域、すなわち、第1図示の
酸化膜厚3が6oOo人の時、能動領域がマスク寸法(
Si3N4寸法)に対し、約0.6μm狭くなっていた
ものが、本発明の方法では、マスク寸法(レジスト寸法
)に対し、測定誤差内の変化であり、微細化が可能であ
る。
酸化膜厚3が6oOo人の時、能動領域がマスク寸法(
Si3N4寸法)に対し、約0.6μm狭くなっていた
ものが、本発明の方法では、マスク寸法(レジスト寸法
)に対し、測定誤差内の変化であり、微細化が可能であ
る。
本発明の方法は、n型半導体基板においても、n型不純
物を含む塗布絶縁膜を使用することにより応用可能であ
ることは云う捷でも彦い。
物を含む塗布絶縁膜を使用することにより応用可能であ
ることは云う捷でも彦い。
発明の効果
本発明の方法によれば、チャンネル・ストッパ用高濃度
層形成と同時に従来のSi 3N 4をマスクにした選
択酸化法で観察されるいわゆるバーズビーク現象のない
素子間分離領域を形成出来る。又、半導体基板面の段差
も発生せず、平坦性のよいものを形成することが可能で
ある。
層形成と同時に従来のSi 3N 4をマスクにした選
択酸化法で観察されるいわゆるバーズビーク現象のない
素子間分離領域を形成出来る。又、半導体基板面の段差
も発生せず、平坦性のよいものを形成することが可能で
ある。
第1図は従来法により形成された断面構造面、第2図は
本発明の方法により形成された断面構造図、第3図(a
)〜(d)は本発明の工程断面図である01・・・・・
・半導体基板、6・・・・・・熱酸化膜、6・・・・・
・フォトレジスト−7・・・・・・溝、8・・・・・・
塗布絶縁膜、9・・・・・・チャンネル・ストッパ用高
濃度層。
本発明の方法により形成された断面構造図、第3図(a
)〜(d)は本発明の工程断面図である01・・・・・
・半導体基板、6・・・・・・熱酸化膜、6・・・・・
・フォトレジスト−7・・・・・・溝、8・・・・・・
塗布絶縁膜、9・・・・・・チャンネル・ストッパ用高
濃度層。
Claims (2)
- (1)半導体基板に選択的に形成された溝に、不純物を
含む塗布絶縁膜を埋め込む工程と、前記塗布絶縁膜から
前記半導体基板に不純物熱拡散を行う工程を含むことを
特徴とする半導体装置の製造方法。 - (2)塗布絶縁膜がシラノールまたはシラノール誘導体
を含む塗布液の回転塗布で形成されることを特徴とする
特許請求の範囲第1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17503882A JPS5963741A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17503882A JPS5963741A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5963741A true JPS5963741A (ja) | 1984-04-11 |
Family
ID=15989126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17503882A Pending JPS5963741A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5963741A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0197454A2 (en) * | 1985-04-01 | 1986-10-15 | Matsushita Electronics Corporation | Method for making semiconductor devices comprising insulating regions |
JP2006310373A (ja) * | 2005-04-26 | 2006-11-09 | Shin Etsu Handotai Co Ltd | 太陽電池の製造方法及び太陽電池並びに半導体装置の製造方法 |
-
1982
- 1982-10-04 JP JP17503882A patent/JPS5963741A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0197454A2 (en) * | 1985-04-01 | 1986-10-15 | Matsushita Electronics Corporation | Method for making semiconductor devices comprising insulating regions |
JP2006310373A (ja) * | 2005-04-26 | 2006-11-09 | Shin Etsu Handotai Co Ltd | 太陽電池の製造方法及び太陽電池並びに半導体装置の製造方法 |
WO2006117980A1 (ja) * | 2005-04-26 | 2006-11-09 | Shin-Etsu Handotai Co., Ltd. | 太陽電池の製造方法及び太陽電池並びに半導体装置の製造方法 |
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