JPS5963741A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5963741A JPS5963741A JP17503882A JP17503882A JPS5963741A JP S5963741 A JPS5963741 A JP S5963741A JP 17503882 A JP17503882 A JP 17503882A JP 17503882 A JP17503882 A JP 17503882A JP S5963741 A JPS5963741 A JP S5963741A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- silanol
- impurity
- groove
- channel stopper
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体装置の製造方法に関し、特にＭＯ８型
集積回路の能動領域を決定する素子分離領域の形成方法
に関するものである。
集積回路の能動領域を決定する素子分離領域の形成方法
に関するものである。
従来例の構成とその問題点
従来、たとえばＭＯ８型集積回路（ＭＯＳ・ＩＣ）にお
いて、半導体装置の能動領域とフィールド領域の分離は
、第１図の断面図で明らかなように、シリコン基板１の
所定部分に、窒化硅素膜（Ｓｉ ３Ｎ ４）２をマスク
として選択的に基板表面を酸化して厚イ５１０２膜３を
形成する方法がよく用いられている。なお、ＳｉＯ２膜
３の直下はチャンネルストッパ用不純物領域６が形成さ
れている。しかしながら、この方法では、選択酸化過程
でフィールド酸化膜３がＳｉ３Ｎ４膜２直下の能動領域
形成予定個所にくい込む現象、いわゆるバーズビーク３
ａが発生して、これが素子分離領域の微細化を妨げる要
因となる。
いて、半導体装置の能動領域とフィールド領域の分離は
、第１図の断面図で明らかなように、シリコン基板１の
所定部分に、窒化硅素膜（Ｓｉ ３Ｎ ４）２をマスク
として選択的に基板表面を酸化して厚イ５１０２膜３を
形成する方法がよく用いられている。なお、ＳｉＯ２膜
３の直下はチャンネルストッパ用不純物領域６が形成さ
れている。しかしながら、この方法では、選択酸化過程
でフィールド酸化膜３がＳｉ３Ｎ４膜２直下の能動領域
形成予定個所にくい込む現象、いわゆるバーズビーク３
ａが発生して、これが素子分離領域の微細化を妨げる要
因となる。
発明の目的
本発明は所定形状からの拡がりの生じない絶縁分離層出
来る半導体装置の製造方法を提供するもので、これによ
り、素子分離領域の微細化を図ることを目的とする。
来る半導体装置の製造方法を提供するもので、これによ
り、素子分離領域の微細化を図ることを目的とする。
発明の構成
本発明は、半導体基板の素子分離領域に相当する箇所に
所定深さの溝を形成し、前記半導体装置に形成された溝
に不純物を含む塗布絶縁膜を埋め込み熱拡散により高濃
度不純物の拡散層をこの溝内に形成するもので、これに
よりチャンネルストッパ用の不純物ドープとフィールド
酸化膜を同時形成することを可能にしたものである。
所定深さの溝を形成し、前記半導体装置に形成された溝
に不純物を含む塗布絶縁膜を埋め込み熱拡散により高濃
度不純物の拡散層をこの溝内に形成するもので、これに
よりチャンネルストッパ用の不純物ドープとフィールド
酸化膜を同時形成することを可能にしたものである。
実施例の説明
本発明の方法を実施例を基に説明する。第２図は、本発
明の方法によって得られた能動領域及び素子間分離領域
を含む半導体基板の断面構造であり、第３図（ａ）〜（
（１）にその過程を示す。
明の方法によって得られた能動領域及び素子間分離領域
を含む半導体基板の断面構造であり、第３図（ａ）〜（
（１）にその過程を示す。
まず、第３図（ａ）のように、半導体ｐ型基板１に高温
酸化雰囲気中で厚さ３０００人の熱酸化膜６を形成し、
この後、所定形状のフメトレジストパターン６を形成し
、さらにフォトレジスト６をマスクにし、熱酸化膜５を
、フレオン系ガスドライエッチ法により選択除去する。
酸化雰囲気中で厚さ３０００人の熱酸化膜６を形成し、
この後、所定形状のフメトレジストパターン６を形成し
、さらにフォトレジスト６をマスクにし、熱酸化膜５を
、フレオン系ガスドライエッチ法により選択除去する。
続いて、第３図（ｂ）のように半導体基板１を、フォト
レジスト６及び熱酸化膜５をマスクにし、塩素系ガスに
より６０００人の深さまで異方性エツチング処理を施こ
し、溝７を形成する。以−ヒの処理を施こした後、フォ
トレジスト３を除去し一統いて、第３図（Ｃ）に示すよ
うに、不純物としてホウ素を含むシラノール系、すなわ
ち、シラノールまたはシラノール誘導体よりなる塗布絶
縁膜８を回転塗布装置を用いて、たとえば１０００回転
毎分以下の低速で回転塗布して、溝部７に厚く、基板１
０面には薄く被着形成する。次に、シラノール系の塗布
絶縁膜８のクランクの発生を防ぐため、ｉｏｏ℃以下の
低温熱処理を行い、ついで３００℃で３０分の熱処理を
施こした後、第３図（（１）のように、１ｏＯｏ′Ｃの
高温で、塗布絶縁膜８中の不純物ホウ素を半導体基板１
中へ熱拡散させ、チャネルストッパ用の不純物高ドープ
領域９を形成する。その後、フッ酸系水溶液により、能
動領域となる半導体基板１−ヒの薄い塗布絶縁膜８及び
熱酸化膜５を除去する。
レジスト６及び熱酸化膜５をマスクにし、塩素系ガスに
より６０００人の深さまで異方性エツチング処理を施こ
し、溝７を形成する。以−ヒの処理を施こした後、フォ
トレジスト３を除去し一統いて、第３図（Ｃ）に示すよ
うに、不純物としてホウ素を含むシラノール系、すなわ
ち、シラノールまたはシラノール誘導体よりなる塗布絶
縁膜８を回転塗布装置を用いて、たとえば１０００回転
毎分以下の低速で回転塗布して、溝部７に厚く、基板１
０面には薄く被着形成する。次に、シラノール系の塗布
絶縁膜８のクランクの発生を防ぐため、ｉｏｏ℃以下の
低温熱処理を行い、ついで３００℃で３０分の熱処理を
施こした後、第３図（（１）のように、１ｏＯｏ′Ｃの
高温で、塗布絶縁膜８中の不純物ホウ素を半導体基板１
中へ熱拡散させ、チャネルストッパ用の不純物高ドープ
領域９を形成する。その後、フッ酸系水溶液により、能
動領域となる半導体基板１−ヒの薄い塗布絶縁膜８及び
熱酸化膜５を除去する。
以上、本発明による方法では、所定寸法の素子間分離領
域が形成されており、半導体基板面も平坦化がなされて
いることがわかる。
域が形成されており、半導体基板面も平坦化がなされて
いることがわかる。
すなわち、従来の素子分離領域、すなわち、第１図示の
酸化膜厚３が６ｏＯｏ人の時、能動領域がマスク寸法（
Ｓｉ３Ｎ４寸法）に対し、約０．６μｍ狭くなっていた
ものが、本発明の方法では、マスク寸法（レジスト寸法
）に対し、測定誤差内の変化であり、微細化が可能であ
る。
酸化膜厚３が６ｏＯｏ人の時、能動領域がマスク寸法（
Ｓｉ３Ｎ４寸法）に対し、約０．６μｍ狭くなっていた
ものが、本発明の方法では、マスク寸法（レジスト寸法
）に対し、測定誤差内の変化であり、微細化が可能であ
る。
本発明の方法は、ｎ型半導体基板においても、ｎ型不純
物を含む塗布絶縁膜を使用することにより応用可能であ
ることは云う捷でも彦い。
物を含む塗布絶縁膜を使用することにより応用可能であ
ることは云う捷でも彦い。
発明の効果
本発明の方法によれば、チャンネル・ストッパ用高濃度
層形成と同時に従来のＳｉ ３Ｎ ４をマスクにした選
択酸化法で観察されるいわゆるバーズビーク現象のない
素子間分離領域を形成出来る。又、半導体基板面の段差
も発生せず、平坦性のよいものを形成することが可能で
ある。
層形成と同時に従来のＳｉ ３Ｎ ４をマスクにした選
択酸化法で観察されるいわゆるバーズビーク現象のない
素子間分離領域を形成出来る。又、半導体基板面の段差
も発生せず、平坦性のよいものを形成することが可能で
ある。
第１図は従来法により形成された断面構造面、第２図は
本発明の方法により形成された断面構造図、第３図（ａ
）〜（ｄ）は本発明の工程断面図である０１・・・・・
・半導体基板、６・・・・・・熱酸化膜、６・・・・・
・フォトレジスト−７・・・・・・溝、８・・・・・・
塗布絶縁膜、９・・・・・・チャンネル・ストッパ用高
濃度層。
本発明の方法により形成された断面構造図、第３図（ａ
）〜（ｄ）は本発明の工程断面図である０１・・・・・
・半導体基板、６・・・・・・熱酸化膜、６・・・・・
・フォトレジスト−７・・・・・・溝、８・・・・・・
塗布絶縁膜、９・・・・・・チャンネル・ストッパ用高
濃度層。
Claims (2)
- （１）半導体基板に選択的に形成された溝に、不純物を
含む塗布絶縁膜を埋め込む工程と、前記塗布絶縁膜から
前記半導体基板に不純物熱拡散を行う工程を含むことを
特徴とする半導体装置の製造方法。 - （２）塗布絶縁膜がシラノールまたはシラノール誘導体
を含む塗布液の回転塗布で形成されることを特徴とする
特許請求の範囲第１項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17503882A JPS5963741A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17503882A JPS5963741A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5963741A true JPS5963741A (ja) | 1984-04-11 |
Family
ID=15989126
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17503882A Pending JPS5963741A (ja) | 1982-10-04 | 1982-10-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5963741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0197454A2 (en) * | 1985-04-01 | 1986-10-15 | Matsushita Electronics Corporation | Method for making semiconductor devices comprising insulating regions |
| JP2006310373A (ja) * | 2005-04-26 | 2006-11-09 | Shin Etsu Handotai Co Ltd | 太陽電池の製造方法及び太陽電池並びに半導体装置の製造方法 |
-
1982
- 1982-10-04 JP JP17503882A patent/JPS5963741A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0197454A2 (en) * | 1985-04-01 | 1986-10-15 | Matsushita Electronics Corporation | Method for making semiconductor devices comprising insulating regions |
| JP2006310373A (ja) * | 2005-04-26 | 2006-11-09 | Shin Etsu Handotai Co Ltd | 太陽電池の製造方法及び太陽電池並びに半導体装置の製造方法 |
| WO2006117980A1 (ja) * | 2005-04-26 | 2006-11-09 | Shin-Etsu Handotai Co., Ltd. | 太陽電池の製造方法及び太陽電池並びに半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5369052A (en) | Method of forming dual field oxide isolation | |
| JPH10303291A (ja) | 半導体装置及びその製造方法 | |
| JPH0574927A (ja) | 半導体装置の製造方法 | |
| JPS61137338A (ja) | 半導体集積回路装置の製造方法 | |
| JPH0516173B2 (ja) | ||
| JPS5963741A (ja) | 半導体装置の製造方法 | |
| JPS5873132A (ja) | 絶縁分離にポリイミドを使用した半導体装置及びその製造方法 | |
| JPS6359538B2 (ja) | ||
| JPH04150030A (ja) | 半導体装置の製造方法 | |
| JPS5912020B2 (ja) | 半導体装置の製造方法 | |
| JPS61135136A (ja) | 半導体装置の製造方法 | |
| JPS5980942A (ja) | 半導体装置の製造方法 | |
| US5541136A (en) | Method of forming a field oxide film in a semiconductor device | |
| JP2766000B2 (ja) | 半導体素子の製造方法 | |
| JPH079930B2 (ja) | 半導体装置の製造方法 | |
| JPS6115579B2 (ja) | ||
| JPS5965447A (ja) | 半導体装置の製造方法 | |
| JPS58138047A (ja) | 半導体装置の製造方法 | |
| JPS593852B2 (ja) | 半導体集積回路の製造方法 | |
| JPS6161431A (ja) | 半導体装置の製造方法 | |
| KR19980065744A (ko) | 반도체 소자의 소자분리막 형성방법 | |
| JPS60128633A (ja) | 半導体装置ならびにその製造方法 | |
| JPS5950087B2 (ja) | 半導体装置の製造方法 | |
| JPS59129438A (ja) | 半導体装置の製造方法 | |
| JPS58149A (ja) | 半導体装置 |