JPS5854649A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5854649A JPS5854649A JP15199281A JP15199281A JPS5854649A JP S5854649 A JPS5854649 A JP S5854649A JP 15199281 A JP15199281 A JP 15199281A JP 15199281 A JP15199281 A JP 15199281A JP S5854649 A JPS5854649 A JP S5854649A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発−は、半導体装置より詳しく述べるならば、絶縁層
分離構造を有する半導体装置の製造方法に関するもので
ある、 半導体集積回路では、同一基板内に多くの能動素子およ
び受動素子を作り込んで回路機能を構成してお抄、これ
ら素子が相互に電気的な影響を受けないように分離(ア
イソレージ曹ン)する必要がある。分離方法には各種方
決があり、本発明はそのうちでV溝(又はU溝)内を絶
縁酸化膜および多結晶シリコンで埋め九絶縁層分離、い
わゆるVIP (V−groove l5olatio
n Po1ycryatalBackfill ) @
造を有する半導体装置1に関する。
分離構造を有する半導体装置の製造方法に関するもので
ある、 半導体集積回路では、同一基板内に多くの能動素子およ
び受動素子を作り込んで回路機能を構成してお抄、これ
ら素子が相互に電気的な影響を受けないように分離(ア
イソレージ曹ン)する必要がある。分離方法には各種方
決があり、本発明はそのうちでV溝(又はU溝)内を絶
縁酸化膜および多結晶シリコンで埋め九絶縁層分離、い
わゆるVIP (V−groove l5olatio
n Po1ycryatalBackfill ) @
造を有する半導体装置1に関する。
・は次の141【も
VIP構造を有する半導体装置は次のようにして製造さ
れている(第1図ないし第5図)。
れている(第1図ないし第5図)。
シリコン単結晶基板1 (第1図)の上にシリコンエピ
タキシャル層2を形成し、このエピタキシャル層2の上
に熱酸化法で酸化膜(StO,膜)3を形成し、そして
、CVD (Chemjcs+l Vapouri)e
position )法で耐酸化膜(ShN4mり 4
を形成する(第1図)。
タキシャル層2を形成し、このエピタキシャル層2の上
に熱酸化法で酸化膜(StO,膜)3を形成し、そして
、CVD (Chemjcs+l Vapouri)e
position )法で耐酸化膜(ShN4mり 4
を形成する(第1図)。
通常のホトエツチング法によって耐酸化膜4および酸化
膜3の分離領域相当部分を選択エツチング除去し、残っ
ているこれら膜3および4をマスクとしてエピタキシャ
ル層2および基板1を異方性エツチングで第2図のよう
に除去してV溝を形成する。V溝の先端は基板l内に達
している。また、■溝の代りにU溝を等方性エツチング
にて形成することもできる。
膜3の分離領域相当部分を選択エツチング除去し、残っ
ているこれら膜3および4をマスクとしてエピタキシャ
ル層2および基板1を異方性エツチングで第2図のよう
に除去してV溝を形成する。V溝の先端は基板l内に達
している。また、■溝の代りにU溝を等方性エツチング
にて形成することもできる。
■溝表面を熱酸化して絶縁酸化膜(S tO,膜)5を
形成する(第3図)。次に、多結晶シリコンをCVD法
によってV溝を完全に埋めるように全表面上に形成し、
この多結晶シリコン6を耐酸化114tでラッピング除
去してV溝内にのみKaす(第4WJ)。
形成する(第3図)。次に、多結晶シリコンをCVD法
によってV溝を完全に埋めるように全表面上に形成し、
この多結晶シリコン6を耐酸化114tでラッピング除
去してV溝内にのみKaす(第4WJ)。
多結晶シリコン60表面を熱酸化して厚い酸化膜(8轟
011り7を形成しく第5図)、そして、耐酸化膜4を
エツチング除去し、得られ九VIP構造によりてアイル
−シ璽ンされたエピタキシャル層部分8内Kll路素子
(It示せず)を公知方法で影威して半導体装置(IC
,LSI等)を完成させる。
011り7を形成しく第5図)、そして、耐酸化膜4を
エツチング除去し、得られ九VIP構造によりてアイル
−シ璽ンされたエピタキシャル層部分8内Kll路素子
(It示せず)を公知方法で影威して半導体装置(IC
,LSI等)を完成させる。
このようにして製造された半導体装置で社、■溝先端部
の絶縁酸化膜5に接する基板10表面層部分に伝導型反
転のチャネルリーク9が発生し易くな)、発生してしま
うとともある。
の絶縁酸化膜5に接する基板10表面層部分に伝導型反
転のチャネルリーク9が発生し易くな)、発生してしま
うとともある。
本発明の目的は、絶縁層分離領でのチャネルリークの発
生を防止することである。
生を防止することである。
本発明の別の目的は、分離領域にチャネルリークの発生
しない半導体装置の製造方法を提案することである、 上述の目的が、従来の絶縁層分離構造を有する半導体装
置のW途方法において、エピタキシャル層を形成する前
に半導体基板O分離領域相当部分O表面上に*−窒化膜
を形成し、溝彫威O11に直接窒化膜を表出し、溝表面
を熱酸化すると同時に直接窒化膜を二酸化ケイ素11に
変え、そして、仁の二酸化ケイ素膜をエツチングWk*
l、、てかも溝を多結晶シリフンで埋めることを特徴と
する半導体装置OIl造方法によって達成される。
しない半導体装置の製造方法を提案することである、 上述の目的が、従来の絶縁層分離構造を有する半導体装
置のW途方法において、エピタキシャル層を形成する前
に半導体基板O分離領域相当部分O表面上に*−窒化膜
を形成し、溝彫威O11に直接窒化膜を表出し、溝表面
を熱酸化すると同時に直接窒化膜を二酸化ケイ素11に
変え、そして、仁の二酸化ケイ素膜をエツチングWk*
l、、てかも溝を多結晶シリフンで埋めることを特徴と
する半導体装置OIl造方法によって達成される。
以下、本発明に係る半導体装置osg造方法を添付図面
を参照して詳細に説明する。
を参照して詳細に説明する。
シリコン単結晶基板11を直接に熱窒化して窒化膜(8
1,N、膜)12を形成し、ホトエツチング法にて分離
領域相当部分を残してそれ以外の部分の窒化膜を除去す
る(第6図)。熱窒化は、例えば、基板をアンモニアと
アルゴンの混合ガス中で1100℃の温度にて100分
間保持することにようて打力われ、厚さ〜roo、にの
窒化膜が得られる。
1,N、膜)12を形成し、ホトエツチング法にて分離
領域相当部分を残してそれ以外の部分の窒化膜を除去す
る(第6図)。熱窒化は、例えば、基板をアンモニアと
アルゴンの混合ガス中で1100℃の温度にて100分
間保持することにようて打力われ、厚さ〜roo、にの
窒化膜が得られる。
シリコンのエピタキシャル成長を行なって窒化シリコン
膜12を含めた基板11全体にエピタキシャル層13(
例えば厚さl、 !S(IIm刀を形成する(第7図)
。窒化シリコン膜12上のエピタキシ十ル層部分は多結
晶シリコンとなる仁とが多いが、本明細書中ではエピタ
キシャル成長法で影威したということで多結晶でありて
もエピタキシャル層とする。エピタキシャル層130表
面を熱酸化して二酸化シリコン膜(gto、rs)t4
を形成し、その上に耐酸化1!(例えばCVD法による
窒化シリコン(8jl)J4膜)15を形成する(第7
図)、次に、ホトエツチング法によって耐酸化膜15お
よび二酸化シリコン膜14を選択的にエツチングして分
離領域相当箇所に開孔を形成する。とO開孔を通してエ
ピタキシャルjll13をエツチング除去して窒化膜1
2を表出する溝16を形成する(第8図)。このエツチ
ングはドライエツチングあるいはウェトエッチングで行
なうことができる。
膜12を含めた基板11全体にエピタキシャル層13(
例えば厚さl、 !S(IIm刀を形成する(第7図)
。窒化シリコン膜12上のエピタキシ十ル層部分は多結
晶シリコンとなる仁とが多いが、本明細書中ではエピタ
キシャル成長法で影威したということで多結晶でありて
もエピタキシャル層とする。エピタキシャル層130表
面を熱酸化して二酸化シリコン膜(gto、rs)t4
を形成し、その上に耐酸化1!(例えばCVD法による
窒化シリコン(8jl)J4膜)15を形成する(第7
図)、次に、ホトエツチング法によって耐酸化膜15お
よび二酸化シリコン膜14を選択的にエツチングして分
離領域相当箇所に開孔を形成する。とO開孔を通してエ
ピタキシャルjll13をエツチング除去して窒化膜1
2を表出する溝16を形成する(第8図)。このエツチ
ングはドライエツチングあるいはウェトエッチングで行
なうことができる。
溝16の表面を熱酸化して溝偶面に絶縁酸化膜(sjo
m膜)17を形成し、同時に窒化シリコン膜12が酸化
膜18に羨わる(第9図)。熱酸化は、例えば、水蒸気
を含む酸素ガスで1000℃に120分間保持すること
で行なわれ、絶縁酸化膜17は厚さ0,5Jknであり
、窒化l[12は厚さ約0.2μmの酸化膜18となる
。
m膜)17を形成し、同時に窒化シリコン膜12が酸化
膜18に羨わる(第9図)。熱酸化は、例えば、水蒸気
を含む酸素ガスで1000℃に120分間保持すること
で行なわれ、絶縁酸化膜17は厚さ0,5Jknであり
、窒化l[12は厚さ約0.2μmの酸化膜18となる
。
溝底部の酸化膜18をエツチング除去する(第10図)
。とのとき絶縁酸化膜17もエツチングされて薄くなる
が、まだ約0.3Bmの厚さを有している。
。とのとき絶縁酸化膜17もエツチングされて薄くなる
が、まだ約0.3Bmの厚さを有している。
多結晶シリコンをCVD法によりて溝16が完全Kll
するように全面に形成する。この厚い多結晶シリコンを
耐酸化膜151でラッピングして溝内に多結晶シリコン
19として残す(第11WJ)。
するように全面に形成する。この厚い多結晶シリコンを
耐酸化膜151でラッピングして溝内に多結晶シリコン
19として残す(第11WJ)。
そして、多結晶シリコン190表面を熱醗化して二酸化
シリコン膜(Sin、膜)を形成する(館12図)。こ
のようにして形成した絶縁層分離構造では溝内の多結晶
シリコン19が基板1と接触しているので次の2つの理
由によりチャネルリークが発生しない。1つKは、第9
図での酸′化膜18が薄く基板中のP型不純物が酸化膜
中へ取り込まれる量が少ない点、1つKは実効チャネル
が長くなシ一定量の汚染物質に対してチャネルでO誘導
電植密度が少カくなる点02点である。また、多結晶シ
リコンを形成する際に基板と同じ導電型の不純物(例え
ば、PI[基板ならばポロン)をこの多結晶シリコンに
ドープしておくと、基板の接触部にチャネルストバーと
働くlロン拡散領域が溶成される。したがって、チャネ
ルリークの発生がより確実に防止できる。
シリコン膜(Sin、膜)を形成する(館12図)。こ
のようにして形成した絶縁層分離構造では溝内の多結晶
シリコン19が基板1と接触しているので次の2つの理
由によりチャネルリークが発生しない。1つKは、第9
図での酸′化膜18が薄く基板中のP型不純物が酸化膜
中へ取り込まれる量が少ない点、1つKは実効チャネル
が長くなシ一定量の汚染物質に対してチャネルでO誘導
電植密度が少カくなる点02点である。また、多結晶シ
リコンを形成する際に基板と同じ導電型の不純物(例え
ば、PI[基板ならばポロン)をこの多結晶シリコンに
ドープしておくと、基板の接触部にチャネルストバーと
働くlロン拡散領域が溶成される。したがって、チャネ
ルリークの発生がより確実に防止できる。
窒化シリコン膜15をエツチング除去し、溶成した絶縁
層分離構造によってアイソレージロンされているエピタ
キシャル層部分(素子溶成領域)21内に所定の能動素
子又は受動素子を公知方法で形成して半導体装置を完成
させる。
層分離構造によってアイソレージロンされているエピタ
キシャル層部分(素子溶成領域)21内に所定の能動素
子又は受動素子を公知方法で形成して半導体装置を完成
させる。
以上の説明および図面では通常形成される埋込層に言及
していないが、エピタキシャル層を形成する前に基板に
不純物をイオン打込法又社熱拡散で選択的に注入してお
くことによりて埋込層が形成できる。
していないが、エピタキシャル層を形成する前に基板に
不純物をイオン打込法又社熱拡散で選択的に注入してお
くことによりて埋込層が形成できる。
第1図ないし第5図は従来方法による半導体装置製造工
程を説明する半導体装置の部分断面図であり、第6図な
いし第12図は本発明の製造方法による半導体装置製造
工程を説明する半導体装置O部分断面図である。 l・−シリコン単結晶基板、2・・・エピタキシャル層
、3・−二酸化シリコン膜、 4−・耐酸化膜、5−・
絶縁酸化膜、 6・・・多結晶シ9″:1y1
11・・・シリコン単結晶基板、12・・・電接窒化膜
、1B−・・エピタキシャル層、15・・・耐酸化膜、
16・・・溝、 lフ・・・絶縁酸化膜
、18・・・二酸化シリコン膜、19−・・多結晶シリ
コン。 特許出願人 富士通株式金社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 略 之
程を説明する半導体装置の部分断面図であり、第6図な
いし第12図は本発明の製造方法による半導体装置製造
工程を説明する半導体装置O部分断面図である。 l・−シリコン単結晶基板、2・・・エピタキシャル層
、3・−二酸化シリコン膜、 4−・耐酸化膜、5−・
絶縁酸化膜、 6・・・多結晶シ9″:1y1
11・・・シリコン単結晶基板、12・・・電接窒化膜
、1B−・・エピタキシャル層、15・・・耐酸化膜、
16・・・溝、 lフ・・・絶縁酸化膜
、18・・・二酸化シリコン膜、19−・・多結晶シリ
コン。 特許出願人 富士通株式金社 特許出願代理人 弁理士 青 木 朗 弁理士西舘和之 弁理士内田幸男 弁理士 山 口 略 之
Claims (1)
- 【特許請求の範囲】 1、下記工程■〜に): (支)−導電型半導体基板上に反対導電型エビタ今シャ
ル“層を形成する工程; 印 選択エツチングにようて前記半導体基鈑に達する溝
を前記エピタキシャル層に形成する工程; (ロ)前記溝の表面を熱酸化して酸化膜を形成する工程
; に)前記溝を多結晶シリコンで埋める工程;および、 ■ 前記多結晶シリコンの表面を熱酸化して表′面酸化
膜を形成する工程; を含んでなる絶縁層分離構造を有する半導体装置の製造
方法においてζ前記エピタキシャル層形成工程■の前に
前記半導体基板の分離領域相当部分の表面上に直接窒化
膜を形成し、前記溝形成工程ビ)の際に前記mc*窒化
展を表出し、前記溝表面酸化展形成工l!(ロ)におい
て前記直接窒化膜を熱酸化によって二酸化ケイ素族に蜜
え、この二酸化ケイ素膜をエツチング除去してから前記
溝を多結晶シリコンで埋める工程を有することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15199281A JPS5854649A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15199281A JPS5854649A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5854649A true JPS5854649A (ja) | 1983-03-31 |
Family
ID=15530687
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15199281A Pending JPS5854649A (ja) | 1981-09-28 | 1981-09-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5854649A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62254444A (ja) * | 1986-04-28 | 1987-11-06 | Matsushita Electronics Corp | 半導体装置の製造方法 |
-
1981
- 1981-09-28 JP JP15199281A patent/JPS5854649A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62254444A (ja) * | 1986-04-28 | 1987-11-06 | Matsushita Electronics Corp | 半導体装置の製造方法 |
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