JPS609138A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS609138A JPS609138A JP11731983A JP11731983A JPS609138A JP S609138 A JPS609138 A JP S609138A JP 11731983 A JP11731983 A JP 11731983A JP 11731983 A JP11731983 A JP 11731983A JP S609138 A JPS609138 A JP S609138A
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- JP
- Japan
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- film
- groove
- oxide film
- polysilicon
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/763—Polycrystalline semiconductor regions
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体装置の製造方法、詳しくは熱酸化膜を用
いることなく、化学気相成長または二酸化シリコン等を
用い、鳥のくちばしくｂｉｒｄ’５ｂｅａｋ）および鳥
のｉｉＪ！ （ｂｉｒｄ’ｓ ｈｅａｄ ）の発生がほ
とんどないアイソレーション（分離）を得る方法に関す
る。
いることなく、化学気相成長または二酸化シリコン等を
用い、鳥のくちばしくｂｉｒｄ’５ｂｅａｋ）および鳥
のｉｉＪ！ （ｂｉｒｄ’ｓ ｈｅａｄ ）の発生がほ
とんどないアイソレーション（分離）を得る方法に関す
る。
（２）技術の背景
半導体基板に形成したＶ溝を多結晶シリコン（ポリシリ
コン）で埋め込み、半導体基板に形成される素子のアイ
ソレーション（分子ｍ＞をとる技術が開発されている。
コン）で埋め込み、半導体基板に形成される素子のアイ
ソレーション（分子ｍ＞をとる技術が開発されている。
かかる技術によると、（１００）面のｐ型半導体基板に
ｎ＋形の埋没層を拡散し、次いでｎ型エピタキシャル層
を成長し、ｐ型のベース拡散を行う。次に、（１００）
面のエツチング速度が（１１１）面のエツチング速度に
比べてきわめて大であることを利用する異方性エツチン
グ（例えば水酸化カリウム（ＫＯＨ）とイソプロピルア
ルコール（ＩＰ＾）の混合液を用いるエツチング）でｐ
型基板に達するまでＶ字型にエツチングする。
ｎ＋形の埋没層を拡散し、次いでｎ型エピタキシャル層
を成長し、ｐ型のベース拡散を行う。次に、（１００）
面のエツチング速度が（１１１）面のエツチング速度に
比べてきわめて大であることを利用する異方性エツチン
グ（例えば水酸化カリウム（ＫＯＨ）とイソプロピルア
ルコール（ＩＰ＾）の混合液を用いるエツチング）でｐ
型基板に達するまでＶ字型にエツチングする。
次いでこのようにして形成された■溝をポリシリコンで
埋めてアイソレーションを形成する。かかる技術は、エ
ツチングの深さが開口部の幅に比例するので制御性に優
れる長所がある。
埋めてアイソレーションを形成する。かかる技術は、エ
ツチングの深さが開口部の幅に比例するので制御性に優
れる長所がある。
（３）従来技術と問題点
上記の技術を第１図の断面図を参照して説明すると、第
１図Ｔａ）に示される如くｐ型シリコン基板１にｎ型エ
ピタキシャル層２を成長し、熱酸化法で第１の酸化膜す
なわち二酸化シリコン（５ｉＯ２）膜３を形成し、その
上に窒化膜（ＳｉｇＮｑｌ美）４を成長する。この窒化
膜４．５ｉ０２膜３を１／ぐターンにバターニングし、
前記した異方性エツチングで、図示の■溝を形成する。
１図Ｔａ）に示される如くｐ型シリコン基板１にｎ型エ
ピタキシャル層２を成長し、熱酸化法で第１の酸化膜す
なわち二酸化シリコン（５ｉＯ２）膜３を形成し、その
上に窒化膜（ＳｉｇＮｑｌ美）４を成長する。この窒化
膜４．５ｉ０２膜３を１／ぐターンにバターニングし、
前記した異方性エツチングで、図示の■溝を形成する。
次いで、窒化膜４をマスクにする選択酸化法によって■
溝の表面に第２の酸化膜すなわちＳｉＯ２膜５を形成し
、ポリシリコン層６を例えば常圧ＣＶＤ法で成長する。
溝の表面に第２の酸化膜すなわちＳｉＯ２膜５を形成し
、ポリシリコン層６を例えば常圧ＣＶＤ法で成長する。
次いで、化学的要素と機械的要素とを用いるポリッシュ
（ｐｏｌｉｓｈｉｎｇ ）をなしてポリシリコン層６を
平坦化した後に、窒化膜４をマスクとして選択酸化法で
第３の酸化膜すなわち５ｉ０２７を形成する。
（ｐｏｌｉｓｈｉｎｇ ）をなしてポリシリコン層６を
平坦化した後に、窒化膜４をマスクとして選択酸化法で
第３の酸化膜すなわち５ｉ０２７を形成する。
第１図（ｂｌを参照して説明した選択酸化によって、■
溝の周縁部分には第２図（ａｌに示される如＜ ５ｉ０
２映が横方向に成長して場合によっては１μｍ程度の拡
がりの鳥のくちばし５ａが形成される。その結果、鳥の
くぢばし５ａの拡がり分だけ素子形成領域が狭められ、
それは半導体装置の高集積化の見地からは損失となる。
溝の周縁部分には第２図（ａｌに示される如＜ ５ｉ０
２映が横方向に成長して場合によっては１μｍ程度の拡
がりの鳥のくちばし５ａが形成される。その結果、鳥の
くぢばし５ａの拡がり分だけ素子形成領域が狭められ、
それは半導体装置の高集積化の見地からは損失となる。
また第１図（Ｃ１を参照して説明した平坦化されたポリ
シリコン層６の表面の選択酸化において、■溝の周縁の
上方において５ｉ０２が盛り上がって第２図（ｂ）に示
される如く鳥の頭７ａが形成される。その結果表面に例
えばアルミニウム（Ａβ）の配線体８を第２図（Ｃ１に
示す如く形成したとき、鳥の頭７ａがあることによって
鳥の頭７ａの下方で配線体ば８ａで示す如べ薄く形成さ
れたり場合によっては８ａの部分で断線するごとがある
。
シリコン層６の表面の選択酸化において、■溝の周縁の
上方において５ｉ０２が盛り上がって第２図（ｂ）に示
される如く鳥の頭７ａが形成される。その結果表面に例
えばアルミニウム（Ａβ）の配線体８を第２図（Ｃ１に
示す如く形成したとき、鳥の頭７ａがあることによって
鳥の頭７ａの下方で配線体ば８ａで示す如べ薄く形成さ
れたり場合によっては８ａの部分で断線するごとがある
。
更には、第２図（ｄｌに示す如くエミッタ領域形成にお
いて問題がある。先ずベース領域９の拡散において、鳥
のくちばしと頭の部分の図に点線７ｂで示す部分の５ｉ
０２が厚いために、イオン注入法による拡散によって図
に実線で示すベース領域が形成される。本来は点線９ａ
で示す部分までベース拡散がなされるべきであったもの
が、５ｉ０２膜の厚さの不均一によって実線で示すベー
ス領域が作られるのである。次いで５ｉ０２膜に図示の
如くに窓開きをなし、全面に燐・シリケート・ガラス（
ｐｓｃ ）を塗布してエミ・ツタ拡散を行うと図示の如
くエミッタ領域１０が形成され、エミ・ツタ・コレクタ
短絡が発生する。また工しツタ領域がエミ・ツタ領域１
０の右から線１０ａで示すところまで形成され、エミッ
タ・コレクタ短絡が発生しなし１としても、エミッタと
コレクタの間にリーク電流が発生するおそれがある。
いて問題がある。先ずベース領域９の拡散において、鳥
のくちばしと頭の部分の図に点線７ｂで示す部分の５ｉ
０２が厚いために、イオン注入法による拡散によって図
に実線で示すベース領域が形成される。本来は点線９ａ
で示す部分までベース拡散がなされるべきであったもの
が、５ｉ０２膜の厚さの不均一によって実線で示すベー
ス領域が作られるのである。次いで５ｉ０２膜に図示の
如くに窓開きをなし、全面に燐・シリケート・ガラス（
ｐｓｃ ）を塗布してエミ・ツタ拡散を行うと図示の如
くエミッタ領域１０が形成され、エミ・ツタ・コレクタ
短絡が発生する。また工しツタ領域がエミ・ツタ領域１
０の右から線１０ａで示すところまで形成され、エミッ
タ・コレクタ短絡が発生しなし１としても、エミッタと
コレクタの間にリーク電流が発生するおそれがある。
以上の如くに、■溝をポリシリコンで埋めるアイツレ−
′ジョンの形成において、従来の如くに熱酸化法を用い
ると、素子形成領域の減少の問題、配線体の断線および
エミ・ツタを形成したときエミッタ・コレクタ短絡また
はリーク電流発生の問題が発生する。
′ジョンの形成において、従来の如くに熱酸化法を用い
ると、素子形成領域の減少の問題、配線体の断線および
エミ・ツタを形成したときエミッタ・コレクタ短絡また
はリーク電流発生の問題が発生する。
（４）発明の目的
本発明は」二記従来の問題に鑑み、半導体基板に形成し
た■溝をポリシリコンで埋め込むことによるアイソレー
ションの形成において、鳥のくちしヨしや鳥の頭が作ら
れることを防止する方法を提供することを目的とする。
た■溝をポリシリコンで埋め込むことによるアイソレー
ションの形成において、鳥のくちしヨしや鳥の頭が作ら
れることを防止する方法を提供することを目的とする。
（５）発明の構成
そしてこの目的は本発明によれば、その上Ｇこ第１の酸
化膜と窒化膜が相次いで形成された半導体基板に溝を形
成し全面に化学気相成長法Ｇこより第２の酸化法を成長
する工程、全面に多結晶シＩＪコンを成長し前記第２の
酸化膜をマスクに多結晶シリコンをポリッシュする工程
、全面Ｇこ化学気相成長法により第３の酸化膜を成長し
、前記窒化膜をマスクに多結晶シリコンの表面以外の第
３の酸イヒ膜をポリッシュする工程を含むことを特徴と
する半導体装置の製造方法を提供することによって達成
される。
化膜と窒化膜が相次いで形成された半導体基板に溝を形
成し全面に化学気相成長法Ｇこより第２の酸化法を成長
する工程、全面に多結晶シＩＪコンを成長し前記第２の
酸化膜をマスクに多結晶シリコンをポリッシュする工程
、全面Ｇこ化学気相成長法により第３の酸化膜を成長し
、前記窒化膜をマスクに多結晶シリコンの表面以外の第
３の酸イヒ膜をポリッシュする工程を含むことを特徴と
する半導体装置の製造方法を提供することによって達成
される。
（６）発明の実施例
以下本発明実施例を図面によって詳説する。
従来例の場合の如くシリコン基板に■溝を形成し、それ
をポリシリコンで埋めるための本発明の方法を実施する
工程における■溝部分の断面図力く第３図に示され、同
図において既に図示されたＭｎ分と同じ部分は同一符号
を付して表示する。
をポリシリコンで埋めるための本発明の方法を実施する
工程における■溝部分の断面図力く第３図に示され、同
図において既に図示されたＭｎ分と同じ部分は同一符号
を付して表示する。
第３図（ａ）には従来技術によりエピタキシャル層２に
シリコン基板１に達する３、５〜４μｍの深さのＶｍが
形成され、■溝のまわりの基板上には第１の酸化膜ずな
わぢ５ｉ０２膜３と窒化膜４が残存している状態が示さ
れる。
シリコン基板１に達する３、５〜４μｍの深さのＶｍが
形成され、■溝のまわりの基板上には第１の酸化膜ずな
わぢ５ｉ０２膜３と窒化膜４が残存している状態が示さ
れる。
次に第３図（ｂｌに示される如く、全面にすなわちＶ溝
表面も含め第２の酸化膜すなわち５ｉ０２膜８を、高温
を用いることのない減圧ＣＶＤ法またはスパッタで成長
し、しかる後にポリシリコンを全面に成長してポリシリ
コン層６を作る。
表面も含め第２の酸化膜すなわち５ｉ０２膜８を、高温
を用いることのない減圧ＣＶＤ法またはスパッタで成長
し、しかる後にポリシリコンを全面に成長してポリシリ
コン層６を作る。
次いで、５Ｉ０２膜８をマスクにして、化学的要素と機
械要素を含むポリッシュによってポリシリコンＮ６をポ
リッシュし、再度ＣＶＤ法またはスパッタで第３の酸化
１漢ずなわち５ｉ０２膜９を の厚さに成長する（第３
図（Ｃ））。
械要素を含むポリッシュによってポリシリコンＮ６をポ
リッシュし、再度ＣＶＤ法またはスパッタで第３の酸化
１漢ずなわち５ｉ０２膜９を の厚さに成長する（第３
図（Ｃ））。
次いで、窒化膜４をマスクにしてＳｉＯ２膜９をポリッ
シュすると、第３図ｆｄ）に示される如＜Ｖ：ａはポリ
シリコン層６で埋められ、ポリシリコン層６の表面ば５
ｉ０２膜９でおおわれている。
シュすると、第３図ｆｄ）に示される如＜Ｖ：ａはポリ
シリコン層６で埋められ、ポリシリコン層６の表面ば５
ｉ０２膜９でおおわれている。
以上の工程において、５ｉ０２膜の形成は熱酸化による
ものでないので、従来例にみられた鳥のくちばしおよび
鳥・の頭はほとんど発生しないことが＃認された。なお
上記においてはポリッシュのためのマスクに窒化膜を用
いたが、マスクとしては窒化膜に限ら１れるものではな
く、スラリーに対してエツチング速度が５ｉ０２よりも
遅いものならなんでもよい。また５ｉ０２膜８または５
ｉ０２膜゛９だけの成長にＣＶＤ法またはスパックを用
いるだけでも横方向の酸化量の少ないアイソレーション
が得られた。また本発明の適用範囲はＶ溝を埋め込む場
合に限定されるものでなく、半導体基板に形成されたＵ
’／Ｍをポリシリコンで埋める場合にも及ぶが、Ｕ溝
の場合それの形成はりアクティブ・イオン・エツチング
（ＲＩＥ ）により、またポリシリコンの成長には減圧
ＣＶＤ法を用いる。
ものでないので、従来例にみられた鳥のくちばしおよび
鳥・の頭はほとんど発生しないことが＃認された。なお
上記においてはポリッシュのためのマスクに窒化膜を用
いたが、マスクとしては窒化膜に限ら１れるものではな
く、スラリーに対してエツチング速度が５ｉ０２よりも
遅いものならなんでもよい。また５ｉ０２膜８または５
ｉ０２膜゛９だけの成長にＣＶＤ法またはスパックを用
いるだけでも横方向の酸化量の少ないアイソレーション
が得られた。また本発明の適用範囲はＶ溝を埋め込む場
合に限定されるものでなく、半導体基板に形成されたＵ
’／Ｍをポリシリコンで埋める場合にも及ぶが、Ｕ溝
の場合それの形成はりアクティブ・イオン・エツチング
（ＲＩＥ ）により、またポリシリコンの成長には減圧
ＣＶＤ法を用いる。
（７）発明の効果
以上詳細に説明した如く、本発明の方法によれば、■溝
をポリシリコンで埋めることによるアイソレーションの
形成において、従来技術で経験された鳥のくちばし、鳥
の頭の発生が防止され素子形成領域が狭められることが
ないので、半導体集積回路の高集積化に効果大であるだ
けでなく、■溝上に形成される７配線体の断線等が防止
され、更にはエミッタ・コレクタ間のリークまたは短絡
力く回避されるので、製造される集積回路の信頼性向上
に効果がある。
をポリシリコンで埋めることによるアイソレーションの
形成において、従来技術で経験された鳥のくちばし、鳥
の頭の発生が防止され素子形成領域が狭められることが
ないので、半導体集積回路の高集積化に効果大であるだ
けでなく、■溝上に形成される７配線体の断線等が防止
され、更にはエミッタ・コレクタ間のリークまたは短絡
力く回避されるので、製造される集積回路の信頼性向上
に効果がある。
【図面の簡単な説明】
第１図ｆａ）〜（Ｃ１は半導体基板に形成された■溝を
ポリシリコンで埋めるアイソレーションを形成する従来
の方法を実施する工程における■溝部分の断面図、第２
図は従来技術により形成される鳥のくぢばしと鳥の頭を
説明するための断面図、第３図は本発明の方法を実施す
る場合における■溝部分の断面図である。 １− シリコン基板、２・−エピタキシャル層、３−−
−５ｉＯｚ−膜、４−窒化膜、５−５ｉ０２膜、６−・
ポリシリコン層、７−５ｉＯ２膜、３ 、９−− Ｓｉ
Ｏ２膜 第３ （’ａ） ム （Ｃ）
ポリシリコンで埋めるアイソレーションを形成する従来
の方法を実施する工程における■溝部分の断面図、第２
図は従来技術により形成される鳥のくぢばしと鳥の頭を
説明するための断面図、第３図は本発明の方法を実施す
る場合における■溝部分の断面図である。 １− シリコン基板、２・−エピタキシャル層、３−−
−５ｉＯｚ−膜、４−窒化膜、５−５ｉ０２膜、６−・
ポリシリコン層、７−５ｉＯ２膜、３ 、９−− Ｓｉ
Ｏ２膜 第３ （’ａ） ム （Ｃ）
Claims (1)
- その上に第１の酸化膜と窒化膜が相次いで形成された半
導体基板に溝を形成し全面に第２の酸化膜を成長する工
程、全面に多結晶シリコンを成長し前記第２の酸化膜を
マスクに該多結晶シリコンをポリッシュする工程、全面
に第３の酸化膜を成長し、前記窒化膜をマスクに該多結
晶シリコンの表面以外の第３の酸化膜をポリッシュする
工程を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11731983A JPS609138A (ja) | 1983-02-25 | 1983-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11731983A JPS609138A (ja) | 1983-02-25 | 1983-06-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS609138A true JPS609138A (ja) | 1985-01-18 |
Family
ID=14708802
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11731983A Pending JPS609138A (ja) | 1983-02-25 | 1983-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS609138A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57159038A (en) * | 1981-03-25 | 1982-10-01 | Fujitsu Ltd | Forming method for v-shaped isolation region |
| JPS5850753A (ja) * | 1981-09-21 | 1983-03-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5898943A (ja) * | 1981-12-09 | 1983-06-13 | Nec Corp | 半導体装置の製造方法 |
-
1983
- 1983-06-29 JP JP11731983A patent/JPS609138A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57159038A (en) * | 1981-03-25 | 1982-10-01 | Fujitsu Ltd | Forming method for v-shaped isolation region |
| JPS5850753A (ja) * | 1981-09-21 | 1983-03-25 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS5898943A (ja) * | 1981-12-09 | 1983-06-13 | Nec Corp | 半導体装置の製造方法 |
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