JPH02135756A - トレンチアイソレーションを有する半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はトレンチアイソレーションを有する半導体装置
の製造方法に関する。

［従来の技術］ 第３図（ａ）乃至（ｆ）はトレンチアイソレーションを
有する半導体装置の従来の製造方法を工程層に示す断面
図である。

先ず、第３図（ａ）に示すように、Ｐ型半導体基板１の
表面に高濃度のＮ型埋込拡散層２を形成し、更にその上
に低濃度のＮ型エピタキシャル層３を形成した後、約４
５０人の厚さの熱５ｉ０２膜４を形成する。そして、こ
の熱５ｉ０２膜４上に、減圧ＣＶＤにより、約１１００
人の厚さのＳｉ３Ｎ４膜５を成長させ、更に常圧ＣＶＤ
により・約２０００人の厚さの５ｉ０２膜６を成長させ
る。そして、全面にフォトレジスト７を塗布した後、ト
レンチ溝形成予定領域のフォトレジスト７を露光し、現
像することにより、この領域のフォトレジスト７を選択
的に除去する。

次に、第３図（ｂ）に示すように、パターニングされた
フォトレジス＋−７をマスクにして、５ｉ０２膜６、Ｓ
ｉ３Ｎ４膜５及びＳｉＯ□膜４をＣＦ４等のガスを使用
してドライエツチングする。更に、その後、エピタキシ
ャル層３及び拡散層２を含む半導体基板１をＳＦ６ガス
等を使用してドライエツチングすることにより、半導体
基板１に到達する約４．５μｍの深さのトレンチ溝２０
を形成する。

次に、第３図（ｃ）に示すように、フォトレジスト７を
マスクにしてトレンチ溝２０の底部に６０　ｋｅＶのエ
ネルギでボロンをイオン注入する。その後、フォトレジ
スト７を除去し、更に常圧Ｃ■ＤＳｉ○２ｊ摸６を弗酸
等でウェットエツチングして除去した後、１０００°Ｃ
のＮ２雰囲気中で熱処理してＩ・レンチ溝２０の底部の
ボロンを活性化することにより、チャネルストッパ８を
形成する。

次に、第３図（ｄ）に示すように、１０００’Ｃに加熱
してｌ・レンチ溝２０の内面を酸化させることにより、
約２０００人の厚さの熱Ｓ　ｉ　０２膜９をトレンチ溝
２０の内面に形成する。その際、Ｓｉ３Ｎ４膜５上に形
成された熱５ｉ０２膜を弗酸等でウェットエツチングし
て除去し、更に、Ｓｉ３Ｎ４膜５及びその下層のバッド
Ｓ　ｉ　０２膜４を夫々熱りン酸及び弗酸等でウェット
エツチングして除去する。

次に、第３図（ｅ）に示すように、エピタキシャル層３
上にバッド５ｉ０２膜９ａを約４５０人の厚さに熱酸（
ヒにより形成した後、Ｓｉ○２１漢９及びパッドＳｉＯ
２ＭＱａ上に減圧ＣＶＤによりＳｉ３Ｎ４膜１０を約１
１００人の厚さに形成する９その後、多結晶シリコン膜
１１をＳｉ３Ｎ４膜１０上又゛′約２．１μｍの厚さに
減圧ＣＶＤにり形成し、これによりトレンチ溝２０を多
結晶シリコンｊ摸１１により埋込む。

次に、第３図（ｆ）に示すように、多結晶シリコン膜１
１をＳＦ６のガスを使用してドライエツチングすること
により、エツチングバックして下用１ヒする。更に、ト
レンチ溝２０内の上部の多結晶シリコン膜１１及びＳｉ
３Ｎ４膜１０上に残存した多結晶シリコン膜１１を１０
００℃に加熱して酸化させ、約２０００人の厚さを有す
る５ｉ０２膜】３を形成してトレンチ溝２０のキャップ
を形成する。

上述の如く、従来のこの種の半導体装置の製造方法にお
いては、トレンチ溝に埋設した多結晶シリコン膜をその
まま酸化することにより、多結晶シリコン膜の表面を被
覆するようにしている。

［発明が解決しようとする課題］ しかしながら、上述した従来の半導体装置は、１〜ｌ、
−ンチ講２０に埋設された多結晶シリコン膜１１の表面
を１０００°Ｃと高い温度で酸化して形成されたＳｉ○
２膜１３全１３ンチキャップとして有するため、その酸
化の際に、トレンチ溝の左右横方向く基板表面に沿う方
向）にストレスが加わる。

このストレスにより、素子形成領域に結晶欠陥等が発生
しやすくなり、リーク電流を引き起こしやすくなるとい
う欠点がある。

本発明はかかる問題点に鑑みてなされたものであって、
トレンチアイソレーション用の溝に印加されるストレス
を緩和することができ、素子形成領域の結晶欠陥の発生
を抑制することができ、リーク電流が防止された半導体
装置を製造することができるトレンチアイソレーション
を有する半導体装置の製造方法を提供することを目的と
する。

［課題を解決するための手段］ 本発明に係るトレンチアイソレーションを有する半導体
装置の製造方法は、半導体基板の表面にトレンチアイソ
レーション用の溝を形成する工程と、この溝の内面に絶
縁膜を形成する工程と、前記溝の内部に多結晶シリコン
を埋設して多結晶シリコン領域を形成する工程と、この
多結晶シリコン領域の表面上に５ｉ０２膜を成長させる
工程と、この５ｉ０２膜を介して前記多結晶シリコン領
域の表面にリンをドープする工程と、前記多結晶シリコ
ン領域の表面を酸化する工程とを有することを特徴とす
る。

［作用］ 本発明においては、トレンチアイソレーション用の溝に
埋設した多結晶シリコン領域の表面に常圧ＣＶＤ等によ
りＳｉＣ２膜を形成し、この５ｉＯｚ膜を介して前記多
結晶シリコン領域の表面にリンをドープする。これによ
り、多結晶シリコン領域の表面は酸化速度が上昇し、例
えば、９００℃の比較的低い温度で酸化処理しても、１
０００℃に同一時間加熱して酸化処理した場合と同一膜
厚の酸化膜を形成することができる。このため、酸化の
際に半導体基板の表面に沿う方向に溝に印加されるスト
レスを緩和することができる。これにより、素子形成領
域における結晶欠陥の発生を抑制して、リーク電流が防
止された半導体装置を製造することができる。

［実施例］ 次に、本発明の実施例について、添付の図面を参照して
説明する。

第１図（ａ）乃至（ｈ）は、本発明の第１の実施例方法
を工程順に示す断面図である。先ず、第１図（ａ）に示
すように、シリコン基板等のＰ型半導体基板１北に高濃
度のＮ型埋込拡散層２及び低濃度のＮ型エピタキシャル
Ｒ３を順次形成した？妾、約４５０人の厚さの熱５ｉ０
２ＪＩｉ４、約１１００人の厚さの減圧ＣＶＤによる３
ｉ３Ｎ４１１ｉ５及び約２０００人の厚さの常圧ＣＶＤ
５　ｉ　０２膜６を順次形成する。そして、全面にフォ
１−Ｌ／シスト７を塗布した後、トレンチ溝形成予定領
域上のフォトレジス＋−・を選択的に除去する。

次に、第１図（ｂ）に示すように、パターン形成された
フォトレジスト７をマスクにして、５ｉ０２膜６、Ｓｉ
３Ｎ４膜５及び５ｉ０２膜４をＣＦ４等のガスを使用し
てドライエツチングし、更にシリコン基板１をＳＦ６等
のガスを使用し７てドライエツチングすることにより、
約４６５μｍの深さのトレンチ溝２０を形成する。

次に、第１図（Ｃ）に示すように、フォトレジスト７を
マスクにし、てトレンチ溝２０の底部に６０　ｋｅＶの
エネルギでボロンをイオン注入した後、フォＩ・レジス
ト７を除去する。そ１．て、常圧Ｃ■ｒ）ＳｉＯ２膜６
を弗酸等でウェットエツチングした後、１０００°Ｃの
Ｎ２雰囲気中で熱処理することにより、トレンチ講底部
にチャネルストッパ８を形成する。

次に、第１図（ｄ）に示すように、■・レンチ講２０の
内面を１０００℃に加熱して酸化させ、約２０００人の
厚さの熱５ｉ０２膜９を形成する。次いで、Ｓｉ３さＩ
、膜５上に形成された５ｉ０２膜を弗酸等を使用してウ
ェットエツチングし、更にＳｉ３Ｎ４膜５及びその下の
パッド５ｉ０２膜４を夫々熱リン酸及び弗酸等でウェブ
１〜エツチングする。

次に、第１図（ｅ）に示すように、熱酸化により基板上
にパッド５ｉ０２膜９ａを約４５０人の厚さに形成した
後、減圧ＣＶＤにより５ｔ０２膜９及びバッド５ｉ０２
膜９ａ上にＳｉ３Ｎ４膜１０を約１１００人の厚さに形
成する。その後、減圧Ｃ■Ｄにより多結晶シリコン膜１
１を５ｔ３Ｎ４膜１０上で約２．１ノ１ｍの厚さに形成
し、トレンチ溝２０を多結晶シリコン膜１１により埋め
込む。この工程までは、従来方法と同様である。

次に、第１図（ｆ）に示すように、多結晶シリコン膜１
１をＳＦ６等のガスを使用したドライエツチングにより
エツチングバックして表面を平坦化する。これにより、
多結晶シリコン膜１１はトレンヂ溝２０内にのみ存在し
、その表面と、露出しなＳｉ３Ｎ４膜１０の表面とが略
々面一になる。

次に、第１図（ｇ）に示すように、常圧ＣＶＤにより、
約４５０人の厚さの５ｉ０２膜１２を形成し、比較的低
い温度でリンを拡散させることにより、所謂メルＩ〜ス
ルー法によりトレンチ溝２０の」二部に存在する部分の
多結晶シリコン膜］１にリンをドープする。

次に、第１図（ｈ　）に示すように、常圧ＣＶＤＳｉ○
２膜１２を弗酸等を使用したウェットエツチングにより
除去し５た後、９００°Ｃの比較的低い温度に加熱して
リンがドープされている多結晶シリコン膜１１の上部を
酸化させてＳｉＯ□膜１３全１３し、このＳｉＯ□１ｉ
Ｏ□によりｌ−レンチ講２０の表面をギャップする。

この場合に、多結晶シリコンＷ４１１の表面はリンがド
ープされているので、その酸化速度が上昇しており、こ
のため、従来の１０００°Ｃという酸化加熱温度よりも
低い９００”Ｃの温度でも、同一時間で十分に厚いＳ　
ｉ　０２膜１３を形成することができる。従って、講２
０の基板表面に沿う方向へのストレスを緩和することか
でき、素子形成領域の結晶欠陥を抑制し、リーク電流が
防止された半導体装置を製造することができる。

次に、本発明の第２の実施例方法について、第２図（ａ
）、（ｂ）を参照して説明する。第１図（ｆ）に示すよ
うに、多結晶シリコン膜１１をドライエツチングでエツ
チングバックして表面を平坦化させる迄の工程は第１図
（ａ）乃至（ｆ）と同様であるので、その説明を省略す
る。

表面の平坦化後、第２図（ａ）に示すように、常圧ＣＶ
Ｄにより約１０００人の厚さの５ＬＯ２膜Ｊ。

２ａを形成する。このＳ　ｉ　０２膜１２ａはＳ　ｉ　
Ｏ２１Ｂｔ　１２　［第１図（ｇ）参照］よりも厚い。

その後、全面にフォトレジスト７ａを塗布した後、パタ
ーニングすることにより、トレンチ溝２０の上方域のフ
ォトレジストを選択的に除去する。そして、このフォト
レジスト７ａをマスクにしてトレンチ溝２０内の多結晶
シリコン膜１１の上部にリンを７０　ｋｅＶのエネルギ
でイオン注入することにより、トレンチ溝２０に埋設さ
れた多結晶シリコン膜１１の上部にリンをドープする。

次に、第２図（ｂ）に示すように、フォトレジスト７ａ
を除去し、常圧ＣＶＤ５１０２ｍ１２ａを弗酸等でウェ
ットエツチングして除去した後、９００°Ｃに加熱して
リンがドープされた多結晶シリコン膜１１の表面（上部
）を酸化することにより、５ｉ０２膜１３を形成する。

このＳ　ｉ　０２膜１３によりトレンチ溝２０の表面を
キャップする。

本実施例においても、多結晶シリコン膜１１の表面にリ
ンをドープしであるから、９００℃という比較的低い温
度でも十分に厚いキャップ５ｉ０２膜１３を形成するこ
とができる。一方、この実施例では、常圧ＣＶＤによる
Ｓ　ｉ　０２膜１２ａを第１の実施例よりも厚くし、更
にリンドープをイオン注入で行うため、リンのドーピン
グを高精度で制御することができる。このため、次順の
熱酸化工程によりトレンチ溝表面の多結晶シリコン膜１
１上に形成されたキャップ酸化膜１３の厚さを制御しゃ
ずいという利点がある。

［発明の効果コ 以上説明したように本発明は、トレンチアイソレーショ
ン用の溝に埋設した多結晶シリコン領域の表面上に常圧
ＣＶＤ等により５ｉ０２膜を成長させ、この５ｉ０２膜
を介して前記多結晶シリコン領域の表面にリンをドープ
するから、このドープ領域の酸化速度が上昇し、従来よ
りも低い温度で従来同様の膜厚の酸化膜を形成すること
ができる。このため、本発明はトレンチ溝に印加される
基板表面に沿う方向のストレスを緩和でき、素子形成領
域における結晶欠陥の発生を抑制し、リーク電流が防止
された半導体装置を製造することができるという効果を
奏する。

【図面の簡単な説明】

第１図（ａ）乃至（ｈ）は本発明の第１の実施例を工程
順に示す断面図、第２図（ａ）及び（ｂは本発明の第２
の実施例を工程順に示す断面図、第３図（ａ）乃至（ｆ
）は従来方法を工程順に示す断面図である。 １；Ｐ型半導体基板、２．Ｎ型埋込拡散層、３；Ｎ型エ
ピタキシャル層、４；熱Ｓ　ｉ　０２　Ｍ、５゜１０：
５ｉｓＮ４ＪＩ％、６；ＣＶＤ５ｉ０２膜、７７ａ；フ
ォトレジスト、８；チャネルストッパ９．９ａ；５１０
２Ｍ、、１１；多結晶シリコン膜、１２．１２ａ；マス
クＣＶ　Ｄ　Ｓ　ｉ　Ｏ２膜、１３；トレンチキャップ
５ｉ０２膜

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の表面にトレンチアイソレーション用
   の溝を形成する工程と、この溝の内面に絶縁膜を形成す
   る工程と、前記溝の内部に多結晶シリコンを埋設して多
   結晶シリコン領域を形成する工程と、この多結晶シリコ
   ン領域の表面上にＳｉＯ＿２膜を成長させる工程と、こ
   のＳｉＯ＿２膜を介して前記多結晶シリコン領域の表面
   にリンをドープする工程と、前記多結晶シリコン領域の
   表面を酸化する工程とを有することを特徴とするトレン
   チアイソレーションを有する半導体装置の製造方法。