KR930005239B1 - 반도체 소자의 격리막 형성방법 - Google Patents

Abstract

내용 없음.

Description

반도체 소자의 격리막 형성방법

제1도는 종래의 공정단면도.

제2도는 본 발명의 공정단면도.

* 도면의 주요부분에 대한 부호의 설명

1 : 실리콘기판 2 : 패드산화막

3 : 질화막 4 : CVD 산화막

5,8 : 폴리실리콘막 6 : 열산화박막

7 : SOG 막 9 : 필드산화막

본 발명은 반도체 소자의 격리막 형성방법에 관한 것으로, 특히 서브미크론(submicron) 소자의 격리막 형성에 적당하도록 한 것이다.

종래의 쉘로우 트렌치(Shallow Trench)를 이용한 소자 격리막 형성을 첨부된 제1a도 내지 f도를 참조하여 상술하면 다음과 같다.

먼저 제1a도와 같이 실리콘기판(10)위에 패드산화막(11)과 질화막(12)을 차례로 형성하고 이위에 감광제(PR₁)를 이용한 포토/에치 공정을 거쳐 트렌치 윈도우(window)를 형성한 다음 실리콘기판(10)을 에치하여 트레치를 형성한다. 그리고 제1b도와 같이 상기 감광제(PR₁)를 제거하고 채널스톱 확산소스(source)로서 P형 폴리실리콘막(또는 BSG(Boron Silicate Glass))(13)을 형성한 다음 제1c도와 같이 감광제(PR₂)를 이용한 포토/에치 공정을 거쳐 N웰을 패터닝(patterning)한 다음 N웰 패턴내의 상기 P형 폴리실리콘막(13)을 제거하고 N웰 이온을 주입하여 N웰(14)을 형성한다.

그리고 제1d도와 같이 상기 감광제(PR₂)를 제거하고 채널스톱 이온인 붕소(B) 이온을 확산시켜서 필드 채널스톱층(Field Channel Stop Layer)(15)을 형성시킨다.

이에 제1e도와 같이 상기 트렌치내에 열산화박막(16)을 형성하고 전체적으로 CVD(Chemical Vapour Deposition) 산화막(17)을 형성한 다음 CVD 산화막(17)의 요철 부위에 폴리머(Polymer)(18)를 도포하여 CVD 산화막(17)을 평탄화시킨다.

그리고 제1f도와 같이 표면이 평탄화된 CVD 산화막(17)의 일부를 반응성 이온 에치(RIE : Reactive Ion Etch)법으로 제거한다. 이때 CVD 산화막(17)의 일부란 상기 질화막(12)의 표면까지를 말한다. 따라서 표면이 평탄화된 소자 격리부가 얻어진다.

그러나 상기 종래 기술은 다음과 같은 단점이 있었다.

첫째, 트렌치를 형성하기 위해 실리콘기판을 수직 구조로 에치함에 따라 이후 진행되는 CVD 산화막 형성 공정시 실리콘기판의 트렌치 측벽에 결정 결함이 발생된다.

둘째, 필드산화막의 표면 평탄화를 위한 CVD 산화막 요철부위로의 폴리머 도포 및 반응성 이온 식각법에 의한 CVD 산화막의 에치시 격리영역 패턴의 크기에 차이가 있을 경우에는 로딩효과(Loading Effect)에 의해 상대적으로 큰 패턴에 있어서 필드산화막의 그루빙(Grooving)이 발생된다.

본 발명은 상기 단점을 제거키 위한 것으로 이를 위해 트렌치 마스크 윈도우의 측벽에 폴리실리콘 측벽을 형성하는 단계와, 폴리실리콘 측벽과 함께 실리콘기판을 에치하여 실리콘기판내에 경사 트렌치를 형성하는 단계, 상기 경사 트렌치내에 열산화박막을 형성하는 단계, 채널 스톱 이온이 포함된 SOG(Spin On Glass)막을 경사 트렌치내에 채우고 평탄화시키는 단계, 열처리를 행하여 채널 스톱 이온을 확산시켜 채널스톱층을 형성함과 동시에 상기 SOG 막을 밀집화시킨 다음 폴리실리콘막과 평탄화용 감광제막을 차례로 형성하는 단계, 상기 폴리실리콘막과 감광제를 에치 백하여 트렌치내에 폴리실리콘 플러그를 형성하는 단계, 필드 산화를 행하여 폴리실리콘 플러그를 산화시켜 필드산화막을 형성하는 단계를 차례로 포함한다.

이를 첨부된 제2a도 내지 제2g도를 참조하여 상술하면 다음과 같다.

먼저 제2a도와 같이 실리콘기판(1)위에 산화 마스크층으로서 패드산화막(2)과 질화막(3) 및 CVD 산화막(4)을 차례로 형성한 다음 포토/에치 공정을 거쳐 산화 마스크창(window)을 형성한다.

그리고 제2b도와 같이 폴리실리콘막을 일정 두께로 형성한 후 형성된 두께 이상으로 이를 이방성 건식 에치하여 마스크창 측벽에 측벽폴리실리콘(5)을 형성한다. 이어 제2c도와 같이 산화 마스크창내의 측벽폴리실리콘(5)과 실리콘기판(1)과의 에치 선택도(Etch Selectivity)가 0.5~2.0 이상이 되도록 하여 상기 측벽 폴리실리콘(5)과 실리콘기판(1)을 에치하므로써 경사 트렌치를 형성한 다음 트렌치내에 트렌치 에치 손상(Damage)을 완화시키기 위해 열산화박막(6)을 형성한다.

이어 제2d도와 같이 채널스톱 확산원으로서 B₂O₃가 포함된 SOG 막(7)을 도포한 다음 이를 에치백하여 경사 트렌치 내부에만 채운다.

그리고 제2e도와 같이 약 400~950℃의 온도에서 열처리하여 경사 트렌치내의 상기 SOG 막(7)을 밀집화시킨다. 즉 큐어링(Curing)시킨다.

이때, 붕소가 확산되어 채널 스톱 이온층이 형성된다. 이어 전체적으로 폴리실리콘막(8)을 형성시키고 폴리실리콘막(8)의 요철부위에 평탄화용 감광제(PR)를 도포한 다음 이를 에치백하여 제2f도와 같이 경사 트렌치내에 폴리실리콘 플러그를 형성한다.

이때 폴리실리콘막(8)과 평탄화용 감광제(PR)의 에치 선택도는 1에 가깝도록 한다. 이어 제2g도와 같이 상기 경사 트렌치내에 필드산화를 행하여 상기 폴리실리콘 플러그를 산화시켜 필드산화막(9)을 형성한 후 산화 마스크인 패드산화막(2)과 질화막(3) 및 CVD 산화막(4)을 습식 에치로 제거하므로써 소자 격리막 형성 공정이 완료된다.

이상과 같이 본 발명에 의하면 다음과 같은 효과가 있다.

첫째, 실리콘 기판내의 경사 트렌치를 수직 에치가 아닌 경사 에치를 행하여 형성하므로써 에치에 의한 기판 손상이나 이후 진행되는 폴리실리콘 플러그 산화에 의한 기판 결정 결함의 발생 확률이 감소된다.

둘째, 격리 영역의 패턴크기에 관계없이 평탄화된 필드산화막을 형성하게 되므로 로딩효과에 의한 필드산화막의 그루빙을 방지할 수 있다.

세째, 경사 트렌치 표면 현상이 상측으로 볼록한(: 콘백스(Convex)) 형상이어서 필드산화막의 표면 라운딩(Rounding)에 의해 표면 결함을 방지할 수 있다.

Claims (4)

1. 실리콘 기판위에 패드 산화막, 질화막, 산화막을 차례로 형성한 다음 포토/에치공정을 거쳐 산화 마스크창을 형성하는 단계, 폴리실리콘막을 형성하고, 이를 두께 이상으로 이방성 에치하여 마스크창 측벽에 측벽폴리실리콘을 형성하는 단계, 상기 측벽 폴리실리콘과 실리콘기판을 동시에 에치하여 기판내에 경사 트렌치를 형성하는 단계, 경사 트렌치내에 에치 충격 완화용 열산화박막을 형성하고 채널스톱 이온이 주입된 SOG 막을 트렌치내에 채우는 단계, 트렌치내에 열처리를 행하여 상기 SOG 막을 밀집화시킴과 동시에 SOG 막을 밀집화시키고 전체적으로 폴리실리콘막을 형성한후 폴리실리콘막의 요철에 평탄화용 감광제를 도포하는 단계, 상기 폴리실리콘막과 감광제를 에치하여 트렌치내에 폴리실리콘 플러그를 형성하고 이를 산화시켜 필드산화막을 형성하는 단계가 차례로 포함됨을 특징으로 하는 반도체 소자의 격리막 형성방법.
2. 제1항에 있어서, 경사 트렌치를 형성하기 위한 에치시 측벽 폴리실리콘의 실리콘 기판에 대한 에치 선택도는 0.5~2.0 이상이 되도록 함을 특징으로 하는 반도체 소자의 격리막 형성방법.
3. 제1항에 있어서, SOG 막을 밀집화시키기 위한 열처리시의 온도는 약 400~950℃의 범위로 함을 특징으로 하는 반도체 소자의 격리막 형성방법.
4. 제1항에 있어서, 폴리실리콘 플러그를 형성하기 위한 폴리실리콘막과 이 폴리실리콘막의 평탄화용 감광제의 에치 선택도는 1 : 1이 되도록 함을 특징으로 하는 반도체 소자의 격리막 형성방법.