JPS6189667A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6189667A JPS6189667A JP21203984A JP21203984A JPS6189667A JP S6189667 A JPS6189667 A JP S6189667A JP 21203984 A JP21203984 A JP 21203984A JP 21203984 A JP21203984 A JP 21203984A JP S6189667 A JPS6189667 A JP S6189667A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
Landscapes
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、超高速、高集積の半導体装置に一般的に応用
される半導体装置の製造方法に関する。
される半導体装置の製造方法に関する。
従来例の構成とその問題点
半導体装置の高速化、高集積化に伴なって、微細加工波
jl、■、自己整合技術が不可決になってきている。さ
らに、バイポーラ型では層厚さ方向の薄膜化と制御が重
要になっている。これらを実現するため種々の構造が提
案されている、その−例を第1図に挙ける。同図からも
明らかなように自己整合型プロセスにするために複雑な
多層の薄膜を繰り返し使用している。先ず、第1図aの
ようにP型基板1にN 埋込2を行ない、続いて、Nエ
ピ層3,3′を形成する。この時、エビ成長中にN+埋
込2が公知のようにもち上がる。この後薄い酸化膜4.
窒化膜5.ドープ多結晶シリコン6、さらに、窒化膜7
.酸化膜8と6層積み重さね、通常の露光技術によりパ
ターン形成を行なう。例えばドライエッチ技1llf
Kよって、上記5層を順次選択的に除去し、RVi l
’!l:、Nエビ層3′をエッチし、メサ形状を形成す
る。
jl、■、自己整合技術が不可決になってきている。さ
らに、バイポーラ型では層厚さ方向の薄膜化と制御が重
要になっている。これらを実現するため種々の構造が提
案されている、その−例を第1図に挙ける。同図からも
明らかなように自己整合型プロセスにするために複雑な
多層の薄膜を繰り返し使用している。先ず、第1図aの
ようにP型基板1にN 埋込2を行ない、続いて、Nエ
ピ層3,3′を形成する。この時、エビ成長中にN+埋
込2が公知のようにもち上がる。この後薄い酸化膜4.
窒化膜5.ドープ多結晶シリコン6、さらに、窒化膜7
.酸化膜8と6層積み重さね、通常の露光技術によりパ
ターン形成を行なう。例えばドライエッチ技1llf
Kよって、上記5層を順次選択的に除去し、RVi l
’!l:、Nエビ層3′をエッチし、メサ形状を形成す
る。
次に、この上に、又、酸化膜、厚い窒化膜の二層パター
ンを形成し、選択酸化を行ない、酸化膜9により分離を
行なう。そして、窒化膜、畝化;ユ4を除去する(第1
図b)。さらに、窒化膜7を除去した後、多結晶シリコ
ン膜10を形成して熱処理を行うと、ドープ多結晶シリ
コン6の不純物が多結晶ノリコン10に拡散するため、
エツチングによって、選択的に高濃度部分が除去されN
エピ層3に接続される多結晶シリコン膜10が残存形成
される。しかし、段差部などはエツチングされ易すいた
めに多結晶シリコン1oはNエピ層3から分νlヨされ
てしまうことが多い。このVxe化処理により、多結晶
シリコン膜10を酸化し、酸化膜11を形成する。この
後、コンタクト窓を開口部、アルミ配線12を行い、第
1図dの最終構造を得る。
ンを形成し、選択酸化を行ない、酸化膜9により分離を
行なう。そして、窒化膜、畝化;ユ4を除去する(第1
図b)。さらに、窒化膜7を除去した後、多結晶シリコ
ン膜10を形成して熱処理を行うと、ドープ多結晶シリ
コン6の不純物が多結晶ノリコン10に拡散するため、
エツチングによって、選択的に高濃度部分が除去されN
エピ層3に接続される多結晶シリコン膜10が残存形成
される。しかし、段差部などはエツチングされ易すいた
めに多結晶シリコン1oはNエピ層3から分νlヨされ
てしまうことが多い。このVxe化処理により、多結晶
シリコン膜10を酸化し、酸化膜11を形成する。この
後、コンタクト窓を開口部、アルミ配線12を行い、第
1図dの最終構造を得る。
以上のプロセス説明で明らかなように、従来はプロセス
そのものが複雑に多層の薄膜を使用しているため、エツ
チングにおける選択性や制御性ないしは薄膜厚さ制御に
非常な精度が要求される点、エツチングによる断線や、
凹部における汚染の残存し易しい事、エツチングによる
溝深さの制御が高精度に必要な事、さらにエビ成長にお
いて埋込みの持ち上がりのある事やイオン注入による結
晶欠陥の他、急峻な接合を得難い点などの種々の問題点
を有している。
そのものが複雑に多層の薄膜を使用しているため、エツ
チングにおける選択性や制御性ないしは薄膜厚さ制御に
非常な精度が要求される点、エツチングによる断線や、
凹部における汚染の残存し易しい事、エツチングによる
溝深さの制御が高精度に必要な事、さらにエビ成長にお
いて埋込みの持ち上がりのある事やイオン注入による結
晶欠陥の他、急峻な接合を得難い点などの種々の問題点
を有している。
他にも種々の方法が提案されてはいるか、いずれも全く
同様の問題点を抱えており、これらの解決がこれら半導
体装置の実用化において必要な事項となっている。
同様の問題点を抱えており、これらの解決がこれら半導
体装置の実用化において必要な事項となっている。
発明の目的
本発明は、以上のような問題点を解決し、自己整合的に
微細な構造(平面及び深さ方向)及び同時に急峻な接合
をも実現せしめる新しい半導体装置の製造方法を提供す
る。
微細な構造(平面及び深さ方向)及び同時に急峻な接合
をも実現せしめる新しい半導体装置の製造方法を提供す
る。
発明の構成
本発明は第1の導電体基板域が絶縁層間に少なくとも開
口部にて露出され、その開口部に、低温同時エピ−エッ
チ技術により導電体を含む第1の単結晶を形成すると共
に前記絶縁層の一部を除去する工程と、同種及び異種の
導電体を含む第2の単結晶層を前記第1め単結晶層上に
自己整合的に形成する工程を含むことを特徴とした半導
体装置の製造方法である。
口部にて露出され、その開口部に、低温同時エピ−エッ
チ技術により導電体を含む第1の単結晶を形成すると共
に前記絶縁層の一部を除去する工程と、同種及び異種の
導電体を含む第2の単結晶層を前記第1め単結晶層上に
自己整合的に形成する工程を含むことを特徴とした半導
体装置の製造方法である。
実施例の説明
本発明に係る実施例を第2図を用いて行なう。
まず、P型(111)3Ω(,111基板11にN 埋
込み12を形成し、高圧酸化により熱酸化膜13を0.
6μm厚形成し、巾1.3μm長さ10μmのエミッタ
一部14を開口した(第2図a)。この試料をエビ装置
(いわゆる分子線エビ装置)に装填し、先ず高真空中1
0 ”tDrrで960°Cに加熱し、表面を清浄化し
た後、引き続き6人/SでSiを蒸着すると共にsbを
イオン化セルから同時に飛散せしめ、ドドーブした濃度
10”/cAの厚さo、38mエビ層16を形成した(
第2図b)。この結果、熱酸化膜13はかなりエツチン
グされ、厚さが約0.3μmとなり、はぼ平旦化された
。なお、この時、厚さ約0,06 /j mの多結晶層
13が薄(形成されていることが別の実験で確認された
。
込み12を形成し、高圧酸化により熱酸化膜13を0.
6μm厚形成し、巾1.3μm長さ10μmのエミッタ
一部14を開口した(第2図a)。この試料をエビ装置
(いわゆる分子線エビ装置)に装填し、先ず高真空中1
0 ”tDrrで960°Cに加熱し、表面を清浄化し
た後、引き続き6人/SでSiを蒸着すると共にsbを
イオン化セルから同時に飛散せしめ、ドドーブした濃度
10”/cAの厚さo、38mエビ層16を形成した(
第2図b)。この結果、熱酸化膜13はかなりエツチン
グされ、厚さが約0.3μmとなり、はぼ平旦化された
。なお、この時、厚さ約0,06 /j mの多結晶層
13が薄(形成されていることが別の実験で確認された
。
このような、エビ成長とエツチングが同時に生ずるのは
、第31に示すように、熱酸化膜で返る5102 上に
飛来したSiは、一定の条件ではSiO2+Si−,2
SiO↑となり、蒸発するが、Si 七ではそのまま
エビ成長するためである。即ち、低温同時エピ−エッチ
法である。
、第31に示すように、熱酸化膜で返る5102 上に
飛来したSiは、一定の条件ではSiO2+Si−,2
SiO↑となり、蒸発するが、Si 七ではそのまま
エビ成長するためである。即ち、低温同時エピ−エッチ
法である。
次に、温度を下げ、約etso’cとした後、2層16
を10人/Sでエビ成長を行う。この時G&をやはりイ
オン化セルから同時に蒸発させ2×1o/cdにP型ド
ープを行った。厚みは0.2μmである。さらに引き続
き、N 層17をsbドープにより、0.3μm厚に形
成した。この時、N層16上には自己整合的に単結晶層
である2層16、N 層17が形成され、絶縁層13上
にはドープされた多結晶層16′、17′が形成される
(第2図C)。上述のように温度が高く、蒸着速度が遅
いとsio 2のエツチングか生ずるが、温度が低く蒸
着速度が早いとエツチングは生じず、多結晶層が形成さ
れる。
を10人/Sでエビ成長を行う。この時G&をやはりイ
オン化セルから同時に蒸発させ2×1o/cdにP型ド
ープを行った。厚みは0.2μmである。さらに引き続
き、N 層17をsbドープにより、0.3μm厚に形
成した。この時、N層16上には自己整合的に単結晶層
である2層16、N 層17が形成され、絶縁層13上
にはドープされた多結晶層16′、17′が形成される
(第2図C)。上述のように温度が高く、蒸着速度が遅
いとsio 2のエツチングか生ずるが、温度が低く蒸
着速度が早いとエツチングは生じず、多結晶層が形成さ
れる。
次に、弗硝酸酢酸液(弗酸1.硝酸50.酢酸50)で
エツチングすると、多結晶層は単結晶層より約35倍早
い速度でエツチングされるため、自己整合的に多結晶層
17′のみをほぼ除去できる。
エツチングすると、多結晶層は単結晶層より約35倍早
い速度でエツチングされるため、自己整合的に多結晶層
17′のみをほぼ除去できる。
この後、レジストマスクにより、ペース領域となる部分
18を残して、多結晶層を除去する(第2図d)。
18を残して、多結晶層を除去する(第2図d)。
第2図dの基板上のボロンガラスを被着せしめ、850
’C10分の熱処理を行った、ボロンガラスを除去後、
高圧酸化によって厚さ0.2μmの熱酸化膜を形成した
後、LPC:VD酸化膜をさらに0.2 /l m形成
して表面酸化膜19を形成した後、エミッター、コレク
ター4を開口し、ASを30KVで10/c+4イオン
注入し、900’05分の活性化熱処理を行った。キの
后、ペースを開口し、コンタクト部をエツチングした後
、配線2oを行った(第2図e)。
’C10分の熱処理を行った、ボロンガラスを除去後、
高圧酸化によって厚さ0.2μmの熱酸化膜を形成した
後、LPC:VD酸化膜をさらに0.2 /l m形成
して表面酸化膜19を形成した後、エミッター、コレク
ター4を開口し、ASを30KVで10/c+4イオン
注入し、900’05分の活性化熱処理を行った。キの
后、ペースを開口し、コンタクト部をエツチングした後
、配線2oを行った(第2図e)。
+ +
さらに、エミッター直下のN PNN P層の不純
物濃度分布をいわゆるSIMS法によって解析した所、
その分解能では体側できない位に、シャープな接合がほ
ぼ予測された厚さ通りに観測された。又、エミッターに
柱状に成長した単結晶部の巾は、断面の走査電子顕微鏡
観察の結果、はぼ開口部14の巾と同じ1,3μm通り
、自己整合的に成長し、一番先端で1.2μmになって
いることがわかった。
物濃度分布をいわゆるSIMS法によって解析した所、
その分解能では体側できない位に、シャープな接合がほ
ぼ予測された厚さ通りに観測された。又、エミッターに
柱状に成長した単結晶部の巾は、断面の走査電子顕微鏡
観察の結果、はぼ開口部14の巾と同じ1,3μm通り
、自己整合的に成長し、一番先端で1.2μmになって
いることがわかった。
以上のようにして得られたトランジスター〇しゃ断物性
は約12GH2と高く、従来の6〜60H2に対して、
非常に高速化が達成された、合部、不純物層の厚さ、0
度を最適化することで、さらに高速化できる児通しであ
る。
は約12GH2と高く、従来の6〜60H2に対して、
非常に高速化が達成された、合部、不純物層の厚さ、0
度を最適化することで、さらに高速化できる児通しであ
る。
発明の効果
以上の説明の明らかなように、本発明によれば比較的簡
単な工程により、自己整合的に微細加工が実現できた。
単な工程により、自己整合的に微細加工が実現できた。
第3図は低温同時エピ−エッチ法を示す特性図である。
11・・・・・・基板、13・・・・・・酸化膜、15
・・・・・・Nエピ層、16・・・・・・P層、17・
・−・・・N 層、16’、17’・・・・・・多結晶
層。 ・:[:代理人の氏名 弁理士 中 尾
敏 男 ほか1名Q 1 第20 f4 第3図
・・・・・・Nエピ層、16・・・・・・P層、17・
・−・・・N 層、16’、17’・・・・・・多結晶
層。 ・:[:代理人の氏名 弁理士 中 尾
敏 男 ほか1名Q 1 第20 f4 第3図
Claims (1)
- 第1の導電体基板域が絶縁層間に少なくとも開口部に
て露出され、その開口部に、低温同時エピ−エッチ技術
により導電体を含む第1の単結晶を形成すると共に前記
絶縁層の一部を除去する工程と、同種及び異種の導電体
を含む第2の単結晶層を前記第1の単結晶層上に自己整
合的に形成する工程を含むことを特徴とした半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21203984A JPS6189667A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP21203984A JPS6189667A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6189667A true JPS6189667A (ja) | 1986-05-07 |
Family
ID=16615854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP21203984A Pending JPS6189667A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6189667A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS649657A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Junction transistor |
JPH05211158A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-10-09 JP JP21203984A patent/JPS6189667A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS649657A (en) * | 1987-07-01 | 1989-01-12 | Nec Corp | Junction transistor |
JPH05211158A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | 半導体装置およびその製造方法 |
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