JPH05211158A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05211158A JPH05211158A JP718992A JP718992A JPH05211158A JP H05211158 A JPH05211158 A JP H05211158A JP 718992 A JP718992 A JP 718992A JP 718992 A JP718992 A JP 718992A JP H05211158 A JPH05211158 A JP H05211158A
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- mbe
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Abstract
(57)【要約】
【目的】バイポーラトランジスタのエミッタコンタクト
となるＮ+ 型層を低温で形成する。 【構成】Ｎ型シリコン基板１にＮ- 型エピタキシャル層
２を成長し、二酸化シリコン膜３を形成したのち、Ｐ型
ＭＢＥ層４およびＰ- 型ＭＢＥ層５を成長する。つぎに
二酸化シリコン膜６およびＣＶＤ窒化シリコン膜８を形
成したのち、フォトレジスト９をマスクとして、エミッ
タを開口する。つぎにＭＢＥ装置において、常温でアン
チモンドープアモルファスシリコンを堆積したのち、７
３０℃の熱処理で固相成長させてエピタキシャル／ポリ
シリコン界面のあるＮ+ 型層１０を形成し、パターニン
グしてエミッタコンタクトとする。
となるＮ+ 型層を低温で形成する。 【構成】Ｎ型シリコン基板１にＮ- 型エピタキシャル層
２を成長し、二酸化シリコン膜３を形成したのち、Ｐ型
ＭＢＥ層４およびＰ- 型ＭＢＥ層５を成長する。つぎに
二酸化シリコン膜６およびＣＶＤ窒化シリコン膜８を形
成したのち、フォトレジスト９をマスクとして、エミッ
タを開口する。つぎにＭＢＥ装置において、常温でアン
チモンドープアモルファスシリコンを堆積したのち、７
３０℃の熱処理で固相成長させてエピタキシャル／ポリ
シリコン界面のあるＮ+ 型層１０を形成し、パターニン
グしてエミッタコンタクトとする。
Description
【０００１】
【産業上の利用分野】本発明は、ＭＢＥ装置を用いてア
ンチモンドープアモルファスシリコンを堆積したのち、
熱処理することによってエピタキシャル／ポリシリコン
界面をエミッタ層の中に形成した、ＮＰＮ型シリコンバ
イポーラトランジスタおよびその製造方法に関するもの
である。
ンチモンドープアモルファスシリコンを堆積したのち、
熱処理することによってエピタキシャル／ポリシリコン
界面をエミッタ層の中に形成した、ＮＰＮ型シリコンバ
イポーラトランジスタおよびその製造方法に関するもの
である。
【０００２】
【従来の技術】従来のバイポーラトランジスタのＰ−Ｎ
接合形成には、熱拡散法が広く用いられている。エミッ
タ形成工程ではノンドープポリシリコン成長のあと砒素
をイオン注入するか、砒素ドープポリシリコン（ＤＯＰ
ＯＳ）を成長するのが一般的である。そのあと熱処理に
よってイオン注入損傷をアニールするか、ＤＯＰＯＳ中
の砒素をベース層に熱拡散してエミッタ−ベース接合を
形成する。
接合形成には、熱拡散法が広く用いられている。エミッ
タ形成工程ではノンドープポリシリコン成長のあと砒素
をイオン注入するか、砒素ドープポリシリコン（ＤＯＰ
ＯＳ）を成長するのが一般的である。そのあと熱処理に
よってイオン注入損傷をアニールするか、ＤＯＰＯＳ中
の砒素をベース層に熱拡散してエミッタ−ベース接合を
形成する。
【０００３】従来の半導体集積回路用バイポーラトラン
ジスタについて、図６を参照して工程順に説明する。
ジスタについて、図６を参照して工程順に説明する。
【０００４】はじめにＰ型シリコン基板１ａの素子形成
予定領域にＮ+ 型埋込層１３を形成し、ＣＶＤ法により
Ｎ- 型エピタキシャル層２を成長したのち、ＬＯＣＯＳ
選択酸化法により周囲を二酸化シリコン膜３で絶縁分離
する。つぎにＮ+ 型埋込層１３に接続するコレクタ引上
層およびベース層となるＰ- 型拡散層１４を形成する。
予定領域にＮ+ 型埋込層１３を形成し、ＣＶＤ法により
Ｎ- 型エピタキシャル層２を成長したのち、ＬＯＣＯＳ
選択酸化法により周囲を二酸化シリコン膜３で絶縁分離
する。つぎにＮ+ 型埋込層１３に接続するコレクタ引上
層およびベース層となるＰ- 型拡散層１４を形成する。
【０００５】そのあと表面を二酸化シリコン膜３および
窒化シリコン膜８で覆ったのち、ベースコンタクトを開
口して熱拡散法またはイオン注入法によりＰ+ 型拡散層
１５を形成する。
窒化シリコン膜８で覆ったのち、ベースコンタクトを開
口して熱拡散法またはイオン注入法によりＰ+ 型拡散層
１５を形成する。
【０００６】つぎにエミッタ予定領域およびコレクタコ
ンタクトの二酸化シリコン膜３および窒化シリコン膜８
をエッチングしたのち、ＤＯＰＯＳまたはノンドープポ
リシリコンに砒素をイオン注入してＮ+ 型エミッタコン
タクト７を形成する。
ンタクトの二酸化シリコン膜３および窒化シリコン膜８
をエッチングしたのち、ＤＯＰＯＳまたはノンドープポ
リシリコンに砒素をイオン注入してＮ+ 型エミッタコン
タクト７を形成する。
【０００７】つぎに熱処理によりＮ+ 型拡散層１６を形
成したのち、Ｔｉ／Ｐｔ（チタン／白金）１１およびＡ
ｕ（金）１２を蒸着し、フォトレジスト（図示せず）を
マスクとして異方性エッチングを行なって、バイポーラ
トランジスタの素子部が完成する。
成したのち、Ｔｉ／Ｐｔ（チタン／白金）１１およびＡ
ｕ（金）１２を蒸着し、フォトレジスト（図示せず）を
マスクとして異方性エッチングを行なって、バイポーラ
トランジスタの素子部が完成する。
【０００８】一方、分子線エピタキシャル（ＭＢＥ）装
置を用いて、急峻な不純物分布やシリコンゲルマニウム
（ＳｉＧｅ）混晶が形成されている。低温成長手段とし
てバイポーラトランジスタ用の薄いベース層の形成に応
用され始めている。
置を用いて、急峻な不純物分布やシリコンゲルマニウム
（ＳｉＧｅ）混晶が形成されている。低温成長手段とし
てバイポーラトランジスタ用の薄いベース層の形成に応
用され始めている。
【０００９】ＭＢＥ装置を用いてＮ型層を形成する方法
について、図５（ａ）および（ｂ）を参照して説明す
る。
について、図５（ａ）および（ｂ）を参照して説明す
る。
【００１０】図５（ａ）に示すように、Ｐ型シリコン基
板１ａにシリコン（Ｓｉ）分子およびアンチモン（Ｓ
ｂ）分子を同時に蒸発させることにより、Ｎ型Ｓｂドー
プエピタキシャル層１８を形成することができる。
板１ａにシリコン（Ｓｉ）分子およびアンチモン（Ｓ
ｂ）分子を同時に蒸発させることにより、Ｎ型Ｓｂドー
プエピタキシャル層１８を形成することができる。
【００１１】しかし図５（ｂ）に示すように、シリコン
に対するアンチモンの固溶解度が低いので、Ｓｂ分子偏
析層１９が形成される。そのため高濃度ドーピングがで
きなかった。
に対するアンチモンの固溶解度が低いので、Ｓｂ分子偏
析層１９が形成される。そのため高濃度ドーピングがで
きなかった。
【００１２】
【発明が解決しようとする課題】ＭＢＥを用いて薄いベ
ース層を成長しても、そのあと熱処理によって砒素を活
性化しなければならない。この熱履歴のために不純物の
深さ方向分布（プロファイル）が変化する。急峻なＰ−
Ｎ接合が得られなくて特性が悪くなる。
ース層を成長しても、そのあと熱処理によって砒素を活
性化しなければならない。この熱履歴のために不純物の
深さ方向分布（プロファイル）が変化する。急峻なＰ−
Ｎ接合が得られなくて特性が悪くなる。
【００１３】ＭＢＥ装置を用いて成長した結晶欠陥がな
いＳｉＧｅ混晶をベース層としても、そのあとの工程で
成長温度以上の熱処理を行うと結晶欠陥が発生してしま
うという問題がある。
いＳｉＧｅ混晶をベース層としても、そのあとの工程で
成長温度以上の熱処理を行うと結晶欠陥が発生してしま
うという問題がある。
【００１４】ＭＢＥ装置でエミッタ層が低温成長できれ
ば、このような高温熱処理も不要になる。これらの問題
点も解決されるが、ＭＢＥ装置のＮ型ドーパントとして
用いられるアンチモンは固溶解度が低いので、エミッタ
に必要な高濃度ドーピングができないという問題があっ
た。
ば、このような高温熱処理も不要になる。これらの問題
点も解決されるが、ＭＢＥ装置のＮ型ドーパントとして
用いられるアンチモンは固溶解度が低いので、エミッタ
に必要な高濃度ドーピングができないという問題があっ
た。
【００１５】また、バイポーラトランジスタにおけるエ
ミッタ／ベース接合近傍のエピタキシャル／ポリシリコ
ン界面で結晶性が悪化して、リーク電流が増加するとい
う問題もあった。
ミッタ／ベース接合近傍のエピタキシャル／ポリシリコ
ン界面で結晶性が悪化して、リーク電流が増加するとい
う問題もあった。
【００１６】
【課題を解決するための手段】本発明の半導体装置は、
アンチモンドープエピタキシャル層の上にアンチモンド
ープアモルファスシリコン層が形成されたエミッタがベ
ース層の上に形成されたＮＰＮバイポーラトランジスタ
を含むものである。
アンチモンドープエピタキシャル層の上にアンチモンド
ープアモルファスシリコン層が形成されたエミッタがベ
ース層の上に形成されたＮＰＮバイポーラトランジスタ
を含むものである。
【００１７】本発明の半導体装置は、分子線エピタキシ
ャル装置において半導体基板の一主面上に室温でアンチ
モンをドープしたアモルファスシリコン層を堆積する工
程と、引き続いて前記分子線エピタキシャル装置におい
て熱処理して、前記アモルファスシリコン層をエピタキ
シャル層の上にポリシリコン層が重なる積層構造とする
工程とを含むものである。
ャル装置において半導体基板の一主面上に室温でアンチ
モンをドープしたアモルファスシリコン層を堆積する工
程と、引き続いて前記分子線エピタキシャル装置におい
て熱処理して、前記アモルファスシリコン層をエピタキ
シャル層の上にポリシリコン層が重なる積層構造とする
工程とを含むものである。
【００１８】
【作用】ＭＢＥ装置を用いてＳｂドープアモルファスシ
リコン層を堆積してから、熱処理して固相成長させる方
法について、図４（ａ）〜（ｃ）を参照して説明する。
リコン層を堆積してから、熱処理して固相成長させる方
法について、図４（ａ）〜（ｃ）を参照して説明する。
【００１９】はじめに図４（ａ）に示すように、ＭＢＥ
装置内でＰ型シリコン基板１ａ上に室温でシリコン（Ｓ
ｉ）およびアンチモン（Ｓｂ）を蒸着させてＳｂドープ
アモスシリコン層２０を形成する。
装置内でＰ型シリコン基板１ａ上に室温でシリコン（Ｓ
ｉ）およびアンチモン（Ｓｂ）を蒸着させてＳｂドープ
アモスシリコン層２０を形成する。
【００２０】つぎに図４（ｂ）に示すように、ＭＢＥ装
置内で熱処理を行うとＳｂドープアモルファスシリコン
層２０中で、基板側から結晶軸の方位に配向したエピタ
キシャル層２２が固相成長する。一方、対応する結晶軸
がない表面側ではポリシリコン２１が固相成長する。こ
のとき、アモルファスシリコン層の表面方向へのエピタ
キシャル成長２２の速度と、裏面方向へのポリシリコン
成長２１の速度とは異なる。これはエピタキシャル層２
２が一方向に成長するのに対し、ポリシリコン２１はあ
らゆる方向に成長し、その底面方向に対するベクトル和
が成長速度となるからである。このエピタキシャル層２
２およびポリシリコン２１の成長速度は熱処理温度に依
存する。
置内で熱処理を行うとＳｂドープアモルファスシリコン
層２０中で、基板側から結晶軸の方位に配向したエピタ
キシャル層２２が固相成長する。一方、対応する結晶軸
がない表面側ではポリシリコン２１が固相成長する。こ
のとき、アモルファスシリコン層の表面方向へのエピタ
キシャル成長２２の速度と、裏面方向へのポリシリコン
成長２１の速度とは異なる。これはエピタキシャル層２
２が一方向に成長するのに対し、ポリシリコン２１はあ
らゆる方向に成長し、その底面方向に対するベクトル和
が成長速度となるからである。このエピタキシャル層２
２およびポリシリコン２１の成長速度は熱処理温度に依
存する。
【００２１】こうして図４（ｃ）に示すように、エピタ
キシャル／ポリシリコン界面２３をもつＳｂドープアモ
ルファスシリコン２０の固相成長法によって形成するこ
とができる。
キシャル／ポリシリコン界面２３をもつＳｂドープアモ
ルファスシリコン２０の固相成長法によって形成するこ
とができる。
【００２２】
【実施例】つぎに本発明の第１の実施例について、図１
（ａ）〜（ｄ）を参照して説明する。
（ａ）〜（ｄ）を参照して説明する。
【００２３】図１（ｄ）に示すように、Ｎ型シリコン基
板１にＮ- 型エピタキシャル層２が形成されている。そ
の上に形成された二酸化シリコン膜３に囲まれて、ＭＢ
Ｅ装置で成長したＰ型エピタキシャル層４およびＰ- 型
エピタキシャル層５が形成されている。さらに二酸化シ
リコン膜６およびＣＶＤ法で成長した窒化シリコン膜８
のエミッタ開口にＭＢＥ装置を用いて固相成長したエピ
タキシャル／ポリシリコン界面を有するＮ+ 型層１０が
形成されている。その上にＴｉ／Ｐｔ層１１およびＡｕ
層１２からなる電極が形成されている。
板１にＮ- 型エピタキシャル層２が形成されている。そ
の上に形成された二酸化シリコン膜３に囲まれて、ＭＢ
Ｅ装置で成長したＰ型エピタキシャル層４およびＰ- 型
エピタキシャル層５が形成されている。さらに二酸化シ
リコン膜６およびＣＶＤ法で成長した窒化シリコン膜８
のエミッタ開口にＭＢＥ装置を用いて固相成長したエピ
タキシャル／ポリシリコン界面を有するＮ+ 型層１０が
形成されている。その上にＴｉ／Ｐｔ層１１およびＡｕ
層１２からなる電極が形成されている。
【００２４】つぎにこのバイポーラトランジスタの製造
方法について説明する。
方法について説明する。
【００２５】はじめに図１（ａ）に示すように、Ｎ型シ
リコン基板１に厚さ０．８〜１．３μｍ、比抵抗０．５
〜１．０μｍのＮ- 型エピタキシャル層２を成長させ
る。つぎに熱酸化により厚さ１００ｎｍの二酸化シリコ
ン膜３を形成してから、フォトレジスト（図示せず）を
マスクとして、異方性ドライエッチングしてベース予定
領域を開口する。つぎにＭＢＥ装置において６５０℃、
真空度１０-8Ｔｏｒｒで、シリコンおよび硼素を蒸発さ
せて、厚さ３０〜５０ｎｍ、キャリア濃度１〜９×１０
18ｃｍ-3のＰ型エピタキシャル層４を形成する。引き続
いて厚さ５〜２０ｎｍのＰ- 型エピタキシャル層５を形
成する。
リコン基板１に厚さ０．８〜１．３μｍ、比抵抗０．５
〜１．０μｍのＮ- 型エピタキシャル層２を成長させ
る。つぎに熱酸化により厚さ１００ｎｍの二酸化シリコ
ン膜３を形成してから、フォトレジスト（図示せず）を
マスクとして、異方性ドライエッチングしてベース予定
領域を開口する。つぎにＭＢＥ装置において６５０℃、
真空度１０-8Ｔｏｒｒで、シリコンおよび硼素を蒸発さ
せて、厚さ３０〜５０ｎｍ、キャリア濃度１〜９×１０
18ｃｍ-3のＰ型エピタキシャル層４を形成する。引き続
いて厚さ５〜２０ｎｍのＰ- 型エピタキシャル層５を形
成する。
【００２６】ここでＰ- 型エピタキシャル層５はエミッ
タとベース界面の結晶性およびＰ−Ｎ接合を良好に保つ
ためのバッファ層となっている。
タとベース界面の結晶性およびＰ−Ｎ接合を良好に保つ
ためのバッファ層となっている。
【００２７】そのあと二酸化シリコン膜３上に成長した
ポリシリコンをフォトレジスト（図示せず）をマスクと
してＣＦ4 系のガスを用いた異方性エッチングで除去す
る。
ポリシリコンをフォトレジスト（図示せず）をマスクと
してＣＦ4 系のガスを用いた異方性エッチングで除去す
る。
【００２８】つぎに図１（ｂ）に示すように、ＣＶＤ法
により厚さ１００ｎｍの二酸化シリコン膜６および厚さ
１００ｎｍの窒化リコン膜８を堆積したのち、フォトレ
ジスト９をマスクとして異方性エッチングしてエミッタ
予定領域を開口する。
により厚さ１００ｎｍの二酸化シリコン膜６および厚さ
１００ｎｍの窒化リコン膜８を堆積したのち、フォトレ
ジスト９をマスクとして異方性エッチングしてエミッタ
予定領域を開口する。
【００２９】つぎに図１（ｃ）に示すように、フォトレ
ジスト９を除去したのちＭＢＥ装置において常温でシリ
コンおよびアンチモンを蒸発させて、アンチモンを高濃
度にドープしたアモルファスシリコン層を成長する。つ
ぎに７３０℃に昇温してエピタキシャル／ポリシリコン
界面を有するＮ+ 型ＭＢＥ層１０を形成する。
ジスト９を除去したのちＭＢＥ装置において常温でシリ
コンおよびアンチモンを蒸発させて、アンチモンを高濃
度にドープしたアモルファスシリコン層を成長する。つ
ぎに７３０℃に昇温してエピタキシャル／ポリシリコン
界面を有するＮ+ 型ＭＢＥ層１０を形成する。
【００３０】つぎにフォトレジスト（図示せず）をマス
クとしてＣＦ4 ＋Ｏ2 ガスを用いて、Ｎ+ 型ＭＢＥ層１
０を異方性エッチングする。つぎにフォトレジスト９を
マスクとして異方性エッチングしてベースコンタクトを
開口する。
クとしてＣＦ4 ＋Ｏ2 ガスを用いて、Ｎ+ 型ＭＢＥ層１
０を異方性エッチングする。つぎにフォトレジスト９を
マスクとして異方性エッチングしてベースコンタクトを
開口する。
【００３１】つぎに図１（ｄ）に示すように、フォトレ
ジスト９を除去したのちＴｉ／Ｐｔ１１およびＡｕ１２
を真空蒸着してから、フォトレジスト（図示せず）をマ
スクとして異方性エッチングを行なってバイポーラトラ
ンジスタの素子部が完成する。
ジスト９を除去したのちＴｉ／Ｐｔ１１およびＡｕ１２
を真空蒸着してから、フォトレジスト（図示せず）をマ
スクとして異方性エッチングを行なってバイポーラトラ
ンジスタの素子部が完成する。
【００３２】本実施例におけるエピタキシャル／ポリシ
リコン界面を有するＮ+ 型ＭＢＥ層１０は十分に活性化
している。あとで８００〜１０００℃のアニールする、
従来のようなＭＢＥ成長温度以上の高温熱処理が不要と
なる。
リコン界面を有するＮ+ 型ＭＢＥ層１０は十分に活性化
している。あとで８００〜１０００℃のアニールする、
従来のようなＭＢＥ成長温度以上の高温熱処理が不要と
なる。
【００３３】また、高温熱処理をしないので不純物プロ
ファイルの変化もほとんどない。エミッタおよびベース
の厚さやキャリア濃度を制御することにより、設計した
通りの特性を得ることができる。
ファイルの変化もほとんどない。エミッタおよびベース
の厚さやキャリア濃度を制御することにより、設計した
通りの特性を得ることができる。
【００３４】ベースだけでなく、エミッタまでもＭＢＥ
装置で成長することが可能になった。あとの工程でＭＢ
Ｅ成長温度以上の高温熱処理が不要になり、特性の悪化
がなくなった。さらにこれまで不可能であった高濃度の
アンチモンドーピングが可能になった。また、本発明に
おいてＰ型エピタキシャル層４をＭＢＥ装置を用いて形
成する際に硼素と同時にゲルマニウムを適当な成長速度
で蒸発させればＳｉＧｅヘテロバイポーラトランジスタ
となる。
装置で成長することが可能になった。あとの工程でＭＢ
Ｅ成長温度以上の高温熱処理が不要になり、特性の悪化
がなくなった。さらにこれまで不可能であった高濃度の
アンチモンドーピングが可能になった。また、本発明に
おいてＰ型エピタキシャル層４をＭＢＥ装置を用いて形
成する際に硼素と同時にゲルマニウムを適当な成長速度
で蒸発させればＳｉＧｅヘテロバイポーラトランジスタ
となる。
【００３５】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｄ）を参照して説明する。
２（ａ）〜（ｄ）を参照して説明する。
【００３６】図２（ｄ）に示すように、Ｎ型シリコン基
板１にＮ- 型エピタキシャル層２が形成されている。そ
の上に形成された二酸化シリコン膜３に囲まれて、ＭＢ
Ｅ装置で成長したＰ型エピタキシャル層４が形成されて
いる。さらに二酸化シリコン膜６およびＣＶＤ法で成長
した窒化シリコン膜８のエミッタ開口にＭＢＥ装置を用
いて固相成長したエピタキシャル／ポリシリコン界面を
有するＮ+ 型層１０が形成されている。最後にＴｉ／Ｐ
ｔ層１１およびＡｕ層１２からなる電極が形成されてい
る。
板１にＮ- 型エピタキシャル層２が形成されている。そ
の上に形成された二酸化シリコン膜３に囲まれて、ＭＢ
Ｅ装置で成長したＰ型エピタキシャル層４が形成されて
いる。さらに二酸化シリコン膜６およびＣＶＤ法で成長
した窒化シリコン膜８のエミッタ開口にＭＢＥ装置を用
いて固相成長したエピタキシャル／ポリシリコン界面を
有するＮ+ 型層１０が形成されている。最後にＴｉ／Ｐ
ｔ層１１およびＡｕ層１２からなる電極が形成されてい
る。
【００３７】つぎにこのバイポーラトランジスタの製造
方法について説明する。
方法について説明する。
【００３８】はじめに図２（ａ）に示すように、Ｎ型シ
リコン基板１に厚さ０．８〜１．３μｍ、比抵抗０．５
〜１．０ΩｃｍのＮ- 型エピタキシャル層２を成長す
る。つぎに熱酸化により厚さ１００ｎｍの二酸化シリコ
ン膜３を形成したのち、異方性エッチングによりベース
予定領域に開口を形成する。
リコン基板１に厚さ０．８〜１．３μｍ、比抵抗０．５
〜１．０ΩｃｍのＮ- 型エピタキシャル層２を成長す
る。つぎに熱酸化により厚さ１００ｎｍの二酸化シリコ
ン膜３を形成したのち、異方性エッチングによりベース
予定領域に開口を形成する。
【００３９】つぎにＭＢＥ装置において、真空度１０-8
Ｔｏｒｒ、温度６５０℃でシリコンおよび硼素を蒸発さ
せて、厚さ３０〜５０ｎｍ、キャリア濃度１〜９×１０
18ｃｍ-3のＰ型エピタキシャル層４を成長する。つぎ
に、二酸化シリコン膜３上に成長したポリシリコンをフ
ォトレジスト（図示せず）をマスクとして、ＣＦ4 系の
ガスを用いた異方性エッチングによって除去する。
Ｔｏｒｒ、温度６５０℃でシリコンおよび硼素を蒸発さ
せて、厚さ３０〜５０ｎｍ、キャリア濃度１〜９×１０
18ｃｍ-3のＰ型エピタキシャル層４を成長する。つぎ
に、二酸化シリコン膜３上に成長したポリシリコンをフ
ォトレジスト（図示せず）をマスクとして、ＣＦ4 系の
ガスを用いた異方性エッチングによって除去する。
【００４０】つぎに図２（ｂ）に示すように、ＣＶＤ法
により厚さ１００ｎｍの二酸化シリコン膜６および厚さ
１００ｎｍの窒化シリコン膜８を形成し、フォトレジス
ト９をマスクとして異方性エッチングによりエミッタ予
定領域を開口する。
により厚さ１００ｎｍの二酸化シリコン膜６および厚さ
１００ｎｍの窒化シリコン膜８を形成し、フォトレジス
ト９をマスクとして異方性エッチングによりエミッタ予
定領域を開口する。
【００４１】つぎに図２（ｃ）に示すように、フォトレ
ジスト９を除去してからＭＢＥ装置で低濃度不純物層１
７（Ｐ型でもＮ型でも可）を形成する。この低濃度不純
物層１７はエミッタとベース界面の結晶性およびＰ−Ｎ
接合を良好に保つためのバッファ層として必要である。
ジスト９を除去してからＭＢＥ装置で低濃度不純物層１
７（Ｐ型でもＮ型でも可）を形成する。この低濃度不純
物層１７はエミッタとベース界面の結晶性およびＰ−Ｎ
接合を良好に保つためのバッファ層として必要である。
【００４２】つぎに常温でシリコンとアンチモンを蒸発
させて、アモルファスシリコンを堆積したのち、７３０
℃の固相成長法によりエピタキシャル／ポリシリコン界
面を有する厚さ１００〜２００ｎｍのＮ+ 型層１０を形
成する。
させて、アモルファスシリコンを堆積したのち、７３０
℃の固相成長法によりエピタキシャル／ポリシリコン界
面を有する厚さ１００〜２００ｎｍのＮ+ 型層１０を形
成する。
【００４３】つぎにフォトレジスト（図示せず）をマス
クとしてＣＦ4 ＋Ｏ2 ガスを用いた異方性エッチングに
よりＮ+ 型ＭＢＥ層１０からなるエミッタコンタクトを
形成する。つぎにフォトレジスト９をマスクとして、異
方性エッチングを行なってベースコンタクトを開口す
る。
クとしてＣＦ4 ＋Ｏ2 ガスを用いた異方性エッチングに
よりＮ+ 型ＭＢＥ層１０からなるエミッタコンタクトを
形成する。つぎにフォトレジスト９をマスクとして、異
方性エッチングを行なってベースコンタクトを開口す
る。
【００４４】つぎに図２（ｄ）に示すように、フォオレ
ジスト９を除去して真空蒸着法によりＴｉ／Ｐｔ１１お
よびＡｕ１２を堆積したのち、フォトレジスト（図示せ
ず）をマスクとして異方性エッチングすることにより、
バイポーラトランジスタの素子部が完成する。
ジスト９を除去して真空蒸着法によりＴｉ／Ｐｔ１１お
よびＡｕ１２を堆積したのち、フォトレジスト（図示せ
ず）をマスクとして異方性エッチングすることにより、
バイポーラトランジスタの素子部が完成する。
【００４５】本実施例におけるシリコン／ポリシリコン
界面を有するＮ+ 型ＭＢＥ層１０は十分に活性化してい
る。あとで８００〜１０００℃のアニールする、従来の
ようなＭＢＥ成長温度以上の高温熱処理が不要となる。
界面を有するＮ+ 型ＭＢＥ層１０は十分に活性化してい
る。あとで８００〜１０００℃のアニールする、従来の
ようなＭＢＥ成長温度以上の高温熱処理が不要となる。
【００４６】また、高温熱処理をしないので不純物プロ
ファイルの変化もほとんどない。エミッタおよびベース
の厚さやキャリア濃度を制御することにより、設計した
とおりの特性を得ることができる。
ファイルの変化もほとんどない。エミッタおよびベース
の厚さやキャリア濃度を制御することにより、設計した
とおりの特性を得ることができる。
【００４７】ベースだけでなく、エミッタまでもＭＢＥ
装置で成長することが可能になった。あとの工程でＭＢ
Ｅ成長温度以上の高温熱処理が不要になり、特性の悪化
がなくなった。さらにこれまで不可能であった高濃度の
アンチモンドーピングが可能になった。また、本発明に
おいてＰ型エピタキシャル層４をＭＢＥ装置を用いて形
成する際に硼素と同時にゲルマニウムを適当な成長速度
で蒸発させればＳｉＧｅヘテロバイポーラトランジスタ
となる。
装置で成長することが可能になった。あとの工程でＭＢ
Ｅ成長温度以上の高温熱処理が不要になり、特性の悪化
がなくなった。さらにこれまで不可能であった高濃度の
アンチモンドーピングが可能になった。また、本発明に
おいてＰ型エピタキシャル層４をＭＢＥ装置を用いて形
成する際に硼素と同時にゲルマニウムを適当な成長速度
で蒸発させればＳｉＧｅヘテロバイポーラトランジスタ
となる。
【００４８】つぎに本発明の第３の実施例について、図
３を参照して説明する。
３を参照して説明する。
【００４９】Ｐ型シリコン基板１ａに砒素またはアンチ
モンをドープしたＮ+ 型埋込層１３をはさんで比抵抗
０．５〜１．０Ωｃｍ、厚さ０．８〜１．３μｍのＮ-
型エピタキシャル層２が形成されている。さらにＬＯＣ
ＯＳ選択酸化によるフィールド酸化膜となる二酸化シリ
コン膜３によって素子間分離が行なわれている。ここで
ＬＯＣＯＳ選択酸化の代りにトレンチ構造を用いて素子
間分離を行なうこともできる。
モンをドープしたＮ+ 型埋込層１３をはさんで比抵抗
０．５〜１．０Ωｃｍ、厚さ０．８〜１．３μｍのＮ-
型エピタキシャル層２が形成されている。さらにＬＯＣ
ＯＳ選択酸化によるフィールド酸化膜となる二酸化シリ
コン膜３によって素子間分離が行なわれている。ここで
ＬＯＣＯＳ選択酸化の代りにトレンチ構造を用いて素子
間分離を行なうこともできる。
【００５０】このＮ- 型エピタキシャル層２にＮ+ 型埋
込層１３に接続するコレクタプラグを形成してから、第
１の実施例と同様のバイポーラトランジスタを形成す
る。さらにエミッタ開口形成と同時にコレクタコンタク
トを開口し、アンチモンドープアモルファスシリコンを
堆積してから、固相成長法によりＮ+ 型層１０を形成す
る。
込層１３に接続するコレクタプラグを形成してから、第
１の実施例と同様のバイポーラトランジスタを形成す
る。さらにエミッタ開口形成と同時にコレクタコンタク
トを開口し、アンチモンドープアモルファスシリコンを
堆積してから、固相成長法によりＮ+ 型層１０を形成す
る。
【００５１】本実施例により半導体集積回路用のバイポ
ーラトランジスタが形成される。さらにこのバイポーラ
トランジスタをＢｉ−ＣＭＯＳ集積回路に適用すること
ができる。
ーラトランジスタが形成される。さらにこのバイポーラ
トランジスタをＢｉ−ＣＭＯＳ集積回路に適用すること
ができる。
【００５２】
【発明の効果】ＮＰＮバイポーラトランジスタにおい
て、ベース領域だけでなくエミッタ領域までもＭＢＥ装
置で低温成長することができる。ベース層を形成したあ
との高温熱処理が不要になり、結晶性の悪化や不純物プ
ロファイルの変化を考慮する必要がなくなった。
て、ベース領域だけでなくエミッタ領域までもＭＢＥ装
置で低温成長することができる。ベース層を形成したあ
との高温熱処理が不要になり、結晶性の悪化や不純物プ
ロファイルの変化を考慮する必要がなくなった。
【００５３】従来、約１５ＧＨｚであったバイポーラト
ランジスタの遮断周波数が、本発明のバイポーラトタン
ジスタでは１８〜２０ＧＨｚに向上した。
ランジスタの遮断周波数が、本発明のバイポーラトタン
ジスタでは１８〜２０ＧＨｚに向上した。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を示す断面図である。
【図４】本発明のアンチモンをドープしたアモルファス
シリコンの固相成長法を説明する断面図である。
シリコンの固相成長法を説明する断面図である。
【図５】従来のＭＢＥ装置によるアンチモンドープエピ
タキシャル層の形成方法を示す断面図である。
タキシャル層の形成方法を示す断面図である。
【図６】従来のバイポーラトランジスタを示す断面図で
ある。
ある。
１ Ｎ型シリコン基板 １ａ Ｐ型シリコン基板 ２ Ｎ- 型エピタキシャル層 ３ 二酸化シリコン膜 ４ Ｐ型ＭＢＥ層 ５ Ｐ- 型ＭＢＥ層 ６ 二酸化シリコン膜 ７ Ｎ+ 型エミッタコンタクト ８ ＣＶＤ窒化シリコン膜 ９ フォトレジスト １０ Ｎ+ 型ＭＢＥ層 １１ Ｔｉ／Ｐｔ層 １２ Ａｕ層 １３ Ｎ+ 型埋込層 １４ Ｐ- 型拡散層 １５ Ｐ+ 型拡散層 １６ Ｎ+ 型拡散層 １７ 低濃度不純物層 １８ Ｓｂドープエピタキシャル層 １９ Ｓｂ分子偏析層 ２０ Ｓｂドープアモルファスシリコン層 ２１ ポリシリコン成長 ２２ エピタキシャル成長 ２３ エピタキシャル／ポリシリコン界面
Claims (2)
- 【請求項１】 アンチモンドープエピタキシャル層の上
にアンチモンドープアモルファスシリコン層が形成され
たエミッタがベース層の上に形成されたＮＰＮバイポー
ラトランジスタを含む半導体装置。 - 【請求項２】 分子線エピタキシャル装置において半導
体基板の一主面上に室温でアンチモンをドープしたアモ
ルファスシリコン層を堆積する工程と、引き続いて前記
分子線エピタキシャル装置において熱処理して、前記ア
モルファスシリコン層をエピタキシャル層の上にポリシ
リコン層が重なる積層構造とする工程とを含む半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04007189A JP3077841B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04007189A JP3077841B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000074517A Division JP2000306921A (ja) | 2000-01-01 | 2000-03-16 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211158A true JPH05211158A (ja) | 1993-08-20 |
| JP3077841B2 JP3077841B2 (ja) | 2000-08-21 |
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ID=11659101
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04007189A Expired - Fee Related JP3077841B2 (ja) | 1992-01-20 | 1992-01-20 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP3077841B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0769810A2 (en) * | 1995-10-20 | 1997-04-23 | Nec Corporation | Bipolar transistor and method of fabricating it |
| US6660623B2 (en) | 2000-05-26 | 2003-12-09 | Mitsubishi Heavy Industries, Ltd. | Semiconductor device and method of manufacturing the same |
| JP2004520711A (ja) * | 2001-01-30 | 2004-07-08 | インターナショナル・ビジネス・マシーンズ・コーポレーション | シリコン・ゲルマニウム・バイポーラ・トランジスタ |
| JP2013131656A (ja) * | 2011-12-22 | 2013-07-04 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS59186367A (ja) * | 1983-04-06 | 1984-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6189667A (ja) * | 1984-10-09 | 1986-05-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH01187864A (ja) * | 1988-01-22 | 1989-07-27 | Hitachi Ltd | バイポーラトランジスタおよびその製造方法 |
| JPH0236526A (ja) * | 1988-07-27 | 1990-02-06 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
-
1992
- 1992-01-20 JP JP04007189A patent/JP3077841B2/ja not_active Expired - Fee Related
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| JPH09115922A (ja) * | 1995-10-20 | 1997-05-02 | Nec Corp | 半導体装置の製造方法 |
| EP0769810A3 (en) * | 1995-10-20 | 1999-05-06 | Nec Corporation | Bipolar transistor and method of fabricating it |
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| JP2013131656A (ja) * | 2011-12-22 | 2013-07-04 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US9153661B2 (en) | 2011-12-22 | 2015-10-06 | Sumitomo Electric Industries, Ltd. | Semiconductor device and method for manufacturing same |
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| JP3077841B2 (ja) | 2000-08-21 |
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