JPH09115922A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09115922A JPH09115922A JP7272161A JP27216195A JPH09115922A JP H09115922 A JPH09115922 A JP H09115922A JP 7272161 A JP7272161 A JP 7272161A JP 27216195 A JP27216195 A JP 27216195A JP H09115922 A JPH09115922 A JP H09115922A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
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- H01L29/66287—Silicon vertical transistors with a single crystalline emitter, collector or base including extrinsic, link or graft base formed on the silicon substrate, e.g. by epitaxy, recrystallisation, after insulating device isolation
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Abstract
(57)【要約】
【課題】 バイポーラトランジスタ等の素子のＤＣ特性
の向上ならびに高周波特性の向上を図る。 【解決手段】 ＮＰＮ型シリコンバイポーラトランジス
タにおいてＭＢＥ装置を用いてベース層（４）を形成
後、同装置でアンチモンをベース層内に導入してエミッ
タ領域（１２）を形成するプロセスとＭＢＥ装置を用い
て形成したアンチモンを含むアモルファスシリコンから
の固相成長法によってエミッタ（コンタクト層（９）を
形成し、同時に不純物を活性化することでバイポーラト
ランジスタを製造する。
の向上ならびに高周波特性の向上を図る。 【解決手段】 ＮＰＮ型シリコンバイポーラトランジス
タにおいてＭＢＥ装置を用いてベース層（４）を形成
後、同装置でアンチモンをベース層内に導入してエミッ
タ領域（１２）を形成するプロセスとＭＢＥ装置を用い
て形成したアンチモンを含むアモルファスシリコンから
の固相成長法によってエミッタ（コンタクト層（９）を
形成し、同時に不純物を活性化することでバイポーラト
ランジスタを製造する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に分子線結晶成長装置（以下ＭＢＥ装置と
言う）を用いた半導体装置の製造方法に関する。
法に関し、特に分子線結晶成長装置（以下ＭＢＥ装置と
言う）を用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置の製造工程別部分断面
図を図４に示す（特開平５−２１１１５８号公報）。ま
ず、図４（ａ）のように０．８〜１．３μｍの厚さで比
抵抗が０．５〜１．０ΩｃｍのＮ- エピタキシャル層２
を持つＮ型シリコン基板１上の、熱酸化によって得られ
た厚さ約１００ｎｍの二酸化シリコン膜３のベース領域
をフォトリソグラフ法と異方性エッチングにより開口す
る。そして成長時の真空度が約１０-8ＴｏｒｒであるＭ
ＢＥ装置でシリコンとほう素を蒸発させて成長温度６５
０℃で厚さ３０〜５０ｎｍでキャリア濃度１０18ｃｍ-3
台のＰ型のＭＢＥ装置により形成された層（以下、ＭＢ
Ｅ層という。）４を形成する。続いて同様にＭＢＥ装置
でシリコンとほう素を蒸発させて成長温度６５０℃で５
〜２０ｎｍのＰ- ＭＢＥ層５を形成する。このＰ- ＭＢ
Ｅ層５はエミッタとベース界面の結晶性及びｐ−ｎジャ
ンクションを良好に保つためのバッファ層として用いて
いる。その後、二酸化シリコン膜３上に成長したポリシ
リコンをフォトリソグラフ法及びＣＦ4 などのガスエッ
チングによる異方性エッチングで除去する。
図を図４に示す（特開平５−２１１１５８号公報）。ま
ず、図４（ａ）のように０．８〜１．３μｍの厚さで比
抵抗が０．５〜１．０ΩｃｍのＮ- エピタキシャル層２
を持つＮ型シリコン基板１上の、熱酸化によって得られ
た厚さ約１００ｎｍの二酸化シリコン膜３のベース領域
をフォトリソグラフ法と異方性エッチングにより開口す
る。そして成長時の真空度が約１０-8ＴｏｒｒであるＭ
ＢＥ装置でシリコンとほう素を蒸発させて成長温度６５
０℃で厚さ３０〜５０ｎｍでキャリア濃度１０18ｃｍ-3
台のＰ型のＭＢＥ装置により形成された層（以下、ＭＢ
Ｅ層という。）４を形成する。続いて同様にＭＢＥ装置
でシリコンとほう素を蒸発させて成長温度６５０℃で５
〜２０ｎｍのＰ- ＭＢＥ層５を形成する。このＰ- ＭＢ
Ｅ層５はエミッタとベース界面の結晶性及びｐ−ｎジャ
ンクションを良好に保つためのバッファ層として用いて
いる。その後、二酸化シリコン膜３上に成長したポリシ
リコンをフォトリソグラフ法及びＣＦ4 などのガスエッ
チングによる異方性エッチングで除去する。
【０００３】次に図４（ｂ）に示すようにＣＶＤ法によ
り二酸化シリコン膜６及び窒化シリコン膜７を形成し、
フォトリソグラフ法及び異方性エッチングによりエミッ
タ部を開口する。なお、二酸化シリコン膜６及び窒化シ
リコン膜７はおおむね１００ｎｍ程度の厚さを有する。
り二酸化シリコン膜６及び窒化シリコン膜７を形成し、
フォトリソグラフ法及び異方性エッチングによりエミッ
タ部を開口する。なお、二酸化シリコン膜６及び窒化シ
リコン膜７はおおむね１００ｎｍ程度の厚さを有する。
【０００４】次に図４（ｃ）に示すように前述のＭＢＥ
装置でシリコンとアンチモンを蒸発させることで高濃度
ドーピングしたアモルファスシリコンを常温で基板上に
堆積し、成長温度７３０℃での固相成長法により１００
〜２００ｎｍの厚さのＮ+ 型ＭＢＥ層９を形成する。そ
の後フォトリソグラフ法及びＣＦ4 ＋Ｏ2 などのガスエ
ッチングによる異方性エッチングでエミッタコンタクト
を形成する。このときに得られたＮ+ ＭＢＥ層９のエミ
ッタコンタクトは十分に活性化しており、成長温度以上
の高温熱処理が不要となるため、不純物プロファイルの
変化もほとんど無く、特性はベース及びエミッタの厚さ
やキャリア濃度を操作することにより任意に得られる。
その後フォトリソグラフ法及び異方性エッチングにより
ベースコンタクトを開口する。
装置でシリコンとアンチモンを蒸発させることで高濃度
ドーピングしたアモルファスシリコンを常温で基板上に
堆積し、成長温度７３０℃での固相成長法により１００
〜２００ｎｍの厚さのＮ+ 型ＭＢＥ層９を形成する。そ
の後フォトリソグラフ法及びＣＦ4 ＋Ｏ2 などのガスエ
ッチングによる異方性エッチングでエミッタコンタクト
を形成する。このときに得られたＮ+ ＭＢＥ層９のエミ
ッタコンタクトは十分に活性化しており、成長温度以上
の高温熱処理が不要となるため、不純物プロファイルの
変化もほとんど無く、特性はベース及びエミッタの厚さ
やキャリア濃度を操作することにより任意に得られる。
その後フォトリソグラフ法及び異方性エッチングにより
ベースコンタクトを開口する。
【０００５】次に図４（ｄ）に示すように全面にチタン
／白金層１０を真空蒸着法により形成し、その上にフォ
トリソグラフ法により金層１１を形成したあとこの金層
１１をマスクにして異方性エッチングを行いシリコンバ
イポーラトランジスタのベース及びエミッタの電極部を
形成していた。
／白金層１０を真空蒸着法により形成し、その上にフォ
トリソグラフ法により金層１１を形成したあとこの金層
１１をマスクにして異方性エッチングを行いシリコンバ
イポーラトランジスタのベース及びエミッタの電極部を
形成していた。
【０００６】
【発明が解決しようとする課題】従来の技術では、薄い
ベースをＭＢＥ成長し、さらに固相成長法によりＭＢＥ
装置でＮ+ ＭＢＥ層を形成するため、活性化のための高
温熱処理を行わなくても欠陥の少ないエミッタ領域が形
成できるという利点がある。しかし、エミッタ形成が固
相成長時のアニールによってのみ行われるためエミッタ
領域が浅く不十分であったり、エミッタ中のアンチモン
の拡散係数に比較して、ベース中のボロンの拡散係数が
大きい為、エミッタ−ベース間のｐ−ｎ接合界面が固相
成長によって形成されたエピ−ポリ接合界面にほぼ等し
くなってしまい、良好な結晶性が得られず、ベースリー
ク電流が多くなり低電流側でのＤＣ特性が悪化してしま
う恐れがあった。その一例として従来例の方法により形
成したトランジスタのガンメルプロットを図５に示し
た。図より低電流側でベース電流が大きく、ひいては電
流増幅率のリニアリティが悪くなっていることがわか
る。また、浅いエミッタ領域を形成するためにランプア
ニール装置（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ：ＲＴＡ装置）を用いて押込みを行うこともあ
るが短時間アニールであるためにウェハ面内での温度均
一性が悪く、その結果特性バラツキが大きくなり製品歩
留が低下してしまうという欠点もあった。
ベースをＭＢＥ成長し、さらに固相成長法によりＭＢＥ
装置でＮ+ ＭＢＥ層を形成するため、活性化のための高
温熱処理を行わなくても欠陥の少ないエミッタ領域が形
成できるという利点がある。しかし、エミッタ形成が固
相成長時のアニールによってのみ行われるためエミッタ
領域が浅く不十分であったり、エミッタ中のアンチモン
の拡散係数に比較して、ベース中のボロンの拡散係数が
大きい為、エミッタ−ベース間のｐ−ｎ接合界面が固相
成長によって形成されたエピ−ポリ接合界面にほぼ等し
くなってしまい、良好な結晶性が得られず、ベースリー
ク電流が多くなり低電流側でのＤＣ特性が悪化してしま
う恐れがあった。その一例として従来例の方法により形
成したトランジスタのガンメルプロットを図５に示し
た。図より低電流側でベース電流が大きく、ひいては電
流増幅率のリニアリティが悪くなっていることがわか
る。また、浅いエミッタ領域を形成するためにランプア
ニール装置（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａ
ｌｉｎｇ：ＲＴＡ装置）を用いて押込みを行うこともあ
るが短時間アニールであるためにウェハ面内での温度均
一性が悪く、その結果特性バラツキが大きくなり製品歩
留が低下してしまうという欠点もあった。
【０００７】更に通常のイオン注入法や熱拡散法では注
入深さが深くなり、結晶欠陥が増えるために活性化のた
めの高温処理が必要になるという欠点があった。そし
て、これら従来技術においては、イオン注入の際、一度
ＭＢＥ装置からＳｉウェハを取り出さねばならないとい
う欠点があった。
入深さが深くなり、結晶欠陥が増えるために活性化のた
めの高温処理が必要になるという欠点があった。そし
て、これら従来技術においては、イオン注入の際、一度
ＭＢＥ装置からＳｉウェハを取り出さねばならないとい
う欠点があった。
【０００８】
【課題を解決するための手段】本発明は、ＮＰＮ型シリ
コンバイポーラトランジスタに関し、特にＭＢＥ装置を
用いてアンチモンをベース層内に導入してエミッタ領域
を形成するプロセスとＭＢＥ装置を用いて形成したアン
チモンを含むアモルファスシリコンからの固相成長法に
よってエミッタを形成し、同時に不純物を活性化するこ
とを特徴とする。
コンバイポーラトランジスタに関し、特にＭＢＥ装置を
用いてアンチモンをベース層内に導入してエミッタ領域
を形成するプロセスとＭＢＥ装置を用いて形成したアン
チモンを含むアモルファスシリコンからの固相成長法に
よってエミッタを形成し、同時に不純物を活性化するこ
とを特徴とする。
【０００９】
【発明の実施の形態】次に本発明における実施例１につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１０】図１は本発明の製造方法の実施例１により
製造された半導体装置の部分断面図である。この実施例
１の製造方法を以下に説明する。
製造された半導体装置の部分断面図である。この実施例
１の製造方法を以下に説明する。
【００１１】図２は本発明の実施例１の製造工程別部分
断面図である。まず、図２（ａ）のように０．８〜１．
３μｍの厚さで比抵抗が０．５〜１．０ΩｃｍのＮ- エ
ピタキシャル層２を持つＮ型シリコン基板１上の、熱酸
化によって得られた厚さ約１００ｎｍの二酸化シリコン
膜３のベース領域をフォトリソグラフ法と異方性エッチ
ングにより開口する。そして成長時の真空度が約１０-8
ＴｏｒｒであるＭＢＥ装置でシリコンとほう素を蒸発さ
せて成長温度６５０℃で厚さ３０〜５０ｎｍでキャリア
濃度１０18ｃｍ-3台のＰ型ＭＢＥ層４を形成する。この
時引き続き同様にＭＢＥ装置でシリコンとほう素を蒸発
させて成長温度６５０℃で５〜２０ｎｍのＰ- ＭＢＥ層
を形成してもよい。成長温度は基板の面方位によっても
異なるが、６２０℃〜７００℃位で数分間行う。その
後、二酸化シリコン膜３上に成長したポリシリコンをフ
ォトリソグラフ法及びＣＦ4 などのガスエッチングによ
る異方性エッチングで除去する。
断面図である。まず、図２（ａ）のように０．８〜１．
３μｍの厚さで比抵抗が０．５〜１．０ΩｃｍのＮ- エ
ピタキシャル層２を持つＮ型シリコン基板１上の、熱酸
化によって得られた厚さ約１００ｎｍの二酸化シリコン
膜３のベース領域をフォトリソグラフ法と異方性エッチ
ングにより開口する。そして成長時の真空度が約１０-8
ＴｏｒｒであるＭＢＥ装置でシリコンとほう素を蒸発さ
せて成長温度６５０℃で厚さ３０〜５０ｎｍでキャリア
濃度１０18ｃｍ-3台のＰ型ＭＢＥ層４を形成する。この
時引き続き同様にＭＢＥ装置でシリコンとほう素を蒸発
させて成長温度６５０℃で５〜２０ｎｍのＰ- ＭＢＥ層
を形成してもよい。成長温度は基板の面方位によっても
異なるが、６２０℃〜７００℃位で数分間行う。その
後、二酸化シリコン膜３上に成長したポリシリコンをフ
ォトリソグラフ法及びＣＦ4 などのガスエッチングによ
る異方性エッチングで除去する。
【００１２】次に図２（ｂ）に示すようにＣＶＤ法によ
り二酸化シリコン膜６及び窒化シリコン膜７を形成し、
フォトリソグラフ法及び異方性エッチングによりエミッ
タ部を開口する。なお、二酸化シリコン膜６及び窒化シ
リコン膜７はおおむね１００ｎｍ程度の厚さを有する。
り二酸化シリコン膜６及び窒化シリコン膜７を形成し、
フォトリソグラフ法及び異方性エッチングによりエミッ
タ部を開口する。なお、二酸化シリコン膜６及び窒化シ
リコン膜７はおおむね１００ｎｍ程度の厚さを有する。
【００１３】次に図２（ｃ）に示すようにアンチモンを
ＭＢＥ装置内クヌーセンセルから照射するが、このとき
ＭＢＥ装置内で基板に−１〜−３ｋＶのバイアスをかけ
ることによりイオン化されたアンチモン原子が基板に注
入され、ベース層内に浅いＮ+ のＳｂ注入層１２を形成
する。この時アンチモン原子は、１×１０19〜１０20at
oms ｃｍ-3で、５〜２０ｎｍ程度に注入する。注入原子
は、リンやヒ素等他の原子でも構わないが、リンは大気
中で燃えやすく、ヒ素は装置内を汚染しやすい。また原
子量の大きいものは深く入りやすいという欠点がある。
モンチモンは原子が小さいので、注入深さを浅くするこ
とが出来、最も好ましい。この注入深さは深くても数十
ｎｍ程度であり、通常のイオン注入法で（５０〜６０ｎ
ｍ）では達成できない。
ＭＢＥ装置内クヌーセンセルから照射するが、このとき
ＭＢＥ装置内で基板に−１〜−３ｋＶのバイアスをかけ
ることによりイオン化されたアンチモン原子が基板に注
入され、ベース層内に浅いＮ+ のＳｂ注入層１２を形成
する。この時アンチモン原子は、１×１０19〜１０20at
oms ｃｍ-3で、５〜２０ｎｍ程度に注入する。注入原子
は、リンやヒ素等他の原子でも構わないが、リンは大気
中で燃えやすく、ヒ素は装置内を汚染しやすい。また原
子量の大きいものは深く入りやすいという欠点がある。
モンチモンは原子が小さいので、注入深さを浅くするこ
とが出来、最も好ましい。この注入深さは深くても数十
ｎｍ程度であり、通常のイオン注入法で（５０〜６０ｎ
ｍ）では達成できない。
【００１４】尚、ここで言うＭＢＥ装置とは、エピタキ
シャル成長のうち、気相エピタキシャル法の中でも物理
堆積法により薄膜形成装置である。超高真空中で構成元
素を分子流としてビーム化し、基板上に照射してエピタ
キシを行う。成長速度が非常に遅く、より薄い膜を形成
し易い。また、低温処理で結晶性の良いエピタキシャル
層を形成することができる。
シャル成長のうち、気相エピタキシャル法の中でも物理
堆積法により薄膜形成装置である。超高真空中で構成元
素を分子流としてビーム化し、基板上に照射してエピタ
キシを行う。成長速度が非常に遅く、より薄い膜を形成
し易い。また、低温処理で結晶性の良いエピタキシャル
層を形成することができる。
【００１５】ＭＢＥ装置中の分子流の中には、イオン化
されたものも多く存在するが、ＭＢＥ装置内で基板にマ
イナスバイアスを印加することにより、これらのイオン
は基板中にごく浅く注入される。基板へのダメージが少
なく、低温熱処理でも十分に活性化される。
されたものも多く存在するが、ＭＢＥ装置内で基板にマ
イナスバイアスを印加することにより、これらのイオン
は基板中にごく浅く注入される。基板へのダメージが少
なく、低温熱処理でも十分に活性化される。
【００１６】次に図２（ｄ）に示すように前述のＭＢＥ
装置でシリコンとアンチモンを蒸発させることで高濃度
ドーピングしたアモルファスシリコンを常温で基板上に
堆積し、成長温度７３０℃での固相成長法により１００
〜２００ｎｍの厚さのＮ+ 型ＭＢＥ層９を形成する。こ
の時、前述のＳｂ注入層１２は同時に活性化され、エミ
ッタ領域となる。成長条件としては、７２０℃〜７５０
℃で、３〜５分に設定する。固相成長法により形成され
た層は、他の方法によって形成された層より結晶欠陥が
少なく、また、通常のイオン注入では結晶に欠陥が増え
るので活性化のための高温熱処理が必要となるが、ＭＢ
Ｅ装置内に逆バイアスをかけたことによるイオン注入
は、通常のイオン注入に比べ注入のエネルギーが小さ
く、基板の受けるダメージは少ないので低温でも十分に
活性化が可能となり、活性化のための高温処理は不要と
なる。さらに、ＭＢＥ装置内で一連の製造工程を行うこ
とができるので、製造時間及び製造コストを大幅に削減
することができる。
装置でシリコンとアンチモンを蒸発させることで高濃度
ドーピングしたアモルファスシリコンを常温で基板上に
堆積し、成長温度７３０℃での固相成長法により１００
〜２００ｎｍの厚さのＮ+ 型ＭＢＥ層９を形成する。こ
の時、前述のＳｂ注入層１２は同時に活性化され、エミ
ッタ領域となる。成長条件としては、７２０℃〜７５０
℃で、３〜５分に設定する。固相成長法により形成され
た層は、他の方法によって形成された層より結晶欠陥が
少なく、また、通常のイオン注入では結晶に欠陥が増え
るので活性化のための高温熱処理が必要となるが、ＭＢ
Ｅ装置内に逆バイアスをかけたことによるイオン注入
は、通常のイオン注入に比べ注入のエネルギーが小さ
く、基板の受けるダメージは少ないので低温でも十分に
活性化が可能となり、活性化のための高温処理は不要と
なる。さらに、ＭＢＥ装置内で一連の製造工程を行うこ
とができるので、製造時間及び製造コストを大幅に削減
することができる。
【００１７】その後図２（ｅ）に示すようにフォトリソ
グラフ法及びＣＦ4 ＋Ｏ2 などのガスエッチングによる
異方性エッチングでエミッタコンタクトを形成する。こ
のときに得られたＮ+ ＭＢＥ層９のエミッタコンタクト
は十分に活性化している。
グラフ法及びＣＦ4 ＋Ｏ2 などのガスエッチングによる
異方性エッチングでエミッタコンタクトを形成する。こ
のときに得られたＮ+ ＭＢＥ層９のエミッタコンタクト
は十分に活性化している。
【００１８】次に図２（ｆ）に示すようにフォトリソグ
ラフ法及び異方性エッチングによりベースコンタクトを
開口する。
ラフ法及び異方性エッチングによりベースコンタクトを
開口する。
【００１９】次に図２（ｇ）に示すように全面にチタン
／白金層１０を真空蒸着法により形成し、その上にフォ
トリソグラフ法により金属１１を形成したあとこの金属
１１をマスクにして異方性エッチングを行いシリコンバ
イポーラトランジスタのベース及びエミッタの電極部を
形成する。
／白金層１０を真空蒸着法により形成し、その上にフォ
トリソグラフ法により金属１１を形成したあとこの金属
１１をマスクにして異方性エッチングを行いシリコンバ
イポーラトランジスタのベース及びエミッタの電極部を
形成する。
【００２０】以上のことから、ベースのみならずエミッ
タをもＭＢＥ装置で成長することに加えＭＢＥ装置内で
基板にマイナスバイアスをかけてアンチモンを浅く注入
することで従来の製法と異なり、ｐ−ｎ接合界面がベー
スエピ中に形成されるため浅くかつ充分な濃度を持つエ
ミッタ領域が形成でき、特性の悪化がなくなる。なぜな
らエミッタ側は固相拡散によりエピタキシャル相とポリ
シリコン相とがそれら界面近傍では不均一であるが、ベ
ースエピ中では均一なｐ−ｎ接合界面が得られるためで
ある。このようにして製造したトランジスタのガンメル
プロットを図６に示した。図より図５で示した従来例に
おけるガンメルプロットに比較して低電流側でのベース
電流が小さいことがわかり、その結果、電流増幅率のリ
ニアリティが改善されていることがわかる。
タをもＭＢＥ装置で成長することに加えＭＢＥ装置内で
基板にマイナスバイアスをかけてアンチモンを浅く注入
することで従来の製法と異なり、ｐ−ｎ接合界面がベー
スエピ中に形成されるため浅くかつ充分な濃度を持つエ
ミッタ領域が形成でき、特性の悪化がなくなる。なぜな
らエミッタ側は固相拡散によりエピタキシャル相とポリ
シリコン相とがそれら界面近傍では不均一であるが、ベ
ースエピ中では均一なｐ−ｎ接合界面が得られるためで
ある。このようにして製造したトランジスタのガンメル
プロットを図６に示した。図より図５で示した従来例に
おけるガンメルプロットに比較して低電流側でのベース
電流が小さいことがわかり、その結果、電流増幅率のリ
ニアリティが改善されていることがわかる。
【００２１】また、本発明においてＰ+ ＭＢＥ層４を形
成する際にシリコンおよびほう素と同時にゲルマニウム
をＭＢＥ装置内の別のクヌーセンセルから適当な成長速
度で蒸発させればＳｉＧｅヘテロバイポーラトランジス
タとなる。
成する際にシリコンおよびほう素と同時にゲルマニウム
をＭＢＥ装置内の別のクヌーセンセルから適当な成長速
度で蒸発させればＳｉＧｅヘテロバイポーラトランジス
タとなる。
【００２２】次に本発明における実施例２について図面
を参照して説明する。
を参照して説明する。
【００２３】図３は本発明の実施例２の製造方法により
製造したシリコンバイポーラトランジスタを用いた集積
回路の部分断面図である。
製造したシリコンバイポーラトランジスタを用いた集積
回路の部分断面図である。
【００２４】図において２１はＰ型シリコン基板、２２
は砒素もしくはアンチモンを用いたＮ+ 埋込層、２は
０．８〜１．３μｍで比抵抗が０．５〜１．０Ωｃｍの
Ｎ- 型エピタキシャル層である。
は砒素もしくはアンチモンを用いたＮ+ 埋込層、２は
０．８〜１．３μｍで比抵抗が０．５〜１．０Ωｃｍの
Ｎ- 型エピタキシャル層である。
【００２５】この図に示されるように基板をＰ型のシリ
コン基板２１とし、Ｎ+ 埋込層２２及びＮ- 型エピタキ
シャル層２を用いることにより、ベース及びエミッタ部
の構造を実施例１のままでコレクタコンタクトを基板上
面から取ることのできる集積回路を製造することができ
る。ただしこの場合には素子間分離のためにＬＯＣＯＳ
もしくはトレンチ構造が必要になる。またこの場合、エ
ミッタコンタクトを開口するときにコレクタコンタクト
も同時に開口すればコレクタコンタクトもエミッタコン
タクト同様、ＭＢＥ装置を用いてアンチモンの注入およ
び高濃度ドーピングしたアモルファスシリコンからの、
成長温度７３０℃での固体成長法により得ることができ
る。
コン基板２１とし、Ｎ+ 埋込層２２及びＮ- 型エピタキ
シャル層２を用いることにより、ベース及びエミッタ部
の構造を実施例１のままでコレクタコンタクトを基板上
面から取ることのできる集積回路を製造することができ
る。ただしこの場合には素子間分離のためにＬＯＣＯＳ
もしくはトレンチ構造が必要になる。またこの場合、エ
ミッタコンタクトを開口するときにコレクタコンタクト
も同時に開口すればコレクタコンタクトもエミッタコン
タクト同様、ＭＢＥ装置を用いてアンチモンの注入およ
び高濃度ドーピングしたアモルファスシリコンからの、
成長温度７３０℃での固体成長法により得ることができ
る。
【００２６】以上実施例２で述べたようにベース、エミ
ッタ、コレクタのコンタクトが全て基板上面から取れれ
ば本発明によるシリコンバイポーラトランジスタを用い
た様々な集積回路、例えばＢｉ−ＣＭＯＳにも応用でき
る。
ッタ、コレクタのコンタクトが全て基板上面から取れれ
ば本発明によるシリコンバイポーラトランジスタを用い
た様々な集積回路、例えばＢｉ−ＣＭＯＳにも応用でき
る。
【００２７】また、本発明においてＰ+ ＭＢＥ層４をＭ
ＢＥ装置を用いて形成する際にシリコンおよびほう素と
同時にゲルマニウムを適当な成長速度で蒸発させればＳ
ｉＧｅヘテロバイポーラトランジスタを用いた集積回路
を製造することもできる。
ＢＥ装置を用いて形成する際にシリコンおよびほう素と
同時にゲルマニウムを適当な成長速度で蒸発させればＳ
ｉＧｅヘテロバイポーラトランジスタを用いた集積回路
を製造することもできる。
【００２８】本発明はバイポーラトランジスタに限られ
るものではなく、サイリスタやその他の半導体デバイス
に用いることができる。更に、Ｓｉ以外の半導体基板に
用いることもできる。またｐ型ｎ型を変えて用いること
もできる。
るものではなく、サイリスタやその他の半導体デバイス
に用いることができる。更に、Ｓｉ以外の半導体基板に
用いることもできる。またｐ型ｎ型を変えて用いること
もできる。
【００２９】
【発明の効果】以上詳しく説明したように本発明によれ
ばＮＰＮ型シリコンバイポーラトランジスタにおいてベ
ース領域のみならずエミッタ領域をもＭＢＥ装置で低温
成長により製造し、かつＭＢＥ装置内で基板にマイナス
バイアスを掛けてアンチモンをエミッタ形成部に注入す
ることで浅く濃度の充分で均一なエミッタ領域を製造す
ることができるためにベース層形成後の工程で高温熱処
理が不要になり、結晶性の悪化や不純物プロファイルの
変化を考慮する必要がなくなるという効果を有し、さら
にｐ−ｎ接合界面がベースエピ中に形成されるため、よ
り良好な結晶性が得られ、ＤＣ特性の改善も図ることが
できた。
ばＮＰＮ型シリコンバイポーラトランジスタにおいてベ
ース領域のみならずエミッタ領域をもＭＢＥ装置で低温
成長により製造し、かつＭＢＥ装置内で基板にマイナス
バイアスを掛けてアンチモンをエミッタ形成部に注入す
ることで浅く濃度の充分で均一なエミッタ領域を製造す
ることができるためにベース層形成後の工程で高温熱処
理が不要になり、結晶性の悪化や不純物プロファイルの
変化を考慮する必要がなくなるという効果を有し、さら
にｐ−ｎ接合界面がベースエピ中に形成されるため、よ
り良好な結晶性が得られ、ＤＣ特性の改善も図ることが
できた。
【図１】本発明の実施例１におけるシリコンバイポーラ
トランジスタの部分断面図
トランジスタの部分断面図
【図２】本発明の実施例１におけるシリコンバイポーラ
トランジスタの製造工程別部分断面図
トランジスタの製造工程別部分断面図
【図３】本発明におけるシリコンバイポーラトランジス
タを用いた集積回路の部分断面図
タを用いた集積回路の部分断面図
【図４】従来のシリコンバイポーラトランジスタの製造
工程別部分断面図
工程別部分断面図
【図５】従来のシリコンバイポーラトランジスタのガン
メルプロット
メルプロット
【図６】本発明の実施例１におけるシリコンバイポーラ
トランジスタのガンメルプロット
トランジスタのガンメルプロット
１ Ｎ型シリコン基板 ２ Ｎ- 型エピタキシャル層 ３ 二酸化シリコン膜 ４ Ｐ型ＭＢＥ層 ５ Ｐ- 型ＭＢＥ層 ６ 二酸化シリコン膜 ７ ＣＶＤ窒化シリコン膜 ８ フォトレジスト ９ Ｎ+ 型ＭＢＥ層 １０ チタン／白金層 １１ 金層 １２ Ｓｂ注入層 ２１ Ｐ型シリコン基板 ２２ Ｎ+ 型埋込層 ２３ Ｎ+ 型引出し層
Claims (5)
- 【請求項１】 分子線結晶成長（以下ＭＢＥと略す）装
置により半導体基板上に第１のＭＢＥ層を形成する工程
と、前記第１のＭＢＥ層に前記ＭＢＥ装置内で不純物注
入を行う工程と、前記第１のＭＢＥ層上に第２のＭＢＥ
層を形成する工程とを含むことを特徴とする半導体装置
の製造方法。 - 【請求項２】 前記第１のＭＢＥ層は第１のエピタキシ
ャル層からなり、前記第２のＭＢＥ層はアモルファス層
からなり、前記第２のＭＢＥ層を第２のエピタキシャル
層及び多結晶層に固相成長する工程を更に含むことを特
徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 一導電型の半導体基板上にＭＢＥ装置に
より他の導電型のエピタキシャル層を形成する工程と、
前記エピタキシャル層の一部にＭＢＥ装置内で一導電型
の第１の不純物を注入する工程と、前記第１のエピタキ
シャル層上で前記第１の不純物を注入した部分上に他の
導電型のアモルファス層を形成する工程と、前記アモル
ファス層を固相成長する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項４】 一導電型のコレクタ領域上にＭＢＥ装置
により他の導電型のベース領域を形成する工程と、前記
ベース領域にＭＢＥ装置により一導電型の不純物を注入
してエミッタ領域を形成する工程と、前記エミッタ領域
上にＭＢＥ装置により一導電型のアモルファス層を形成
する工程と、前記アモルファス層を固相成長してエミッ
タコンタクト領域を形成する工程とを含むことを特徴と
する半導体装置の製造方法。 - 【請求項５】 前記ベース領域はエピタキシャルシリコ
ンからなり、前記不純物はアンチモンであることを特徴
とする請求項４記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7272161A JP3062065B2 (ja) | 1995-10-20 | 1995-10-20 | 半導体装置の製造方法 |
| EP96116180A EP0769810A3 (en) | 1995-10-20 | 1996-10-09 | Bipolar transistor and method of fabricating it |
| US09/448,761 US6521504B1 (en) | 1995-10-20 | 1999-11-24 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7272161A JP3062065B2 (ja) | 1995-10-20 | 1995-10-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09115922A true JPH09115922A (ja) | 1997-05-02 |
| JP3062065B2 JP3062065B2 (ja) | 2000-07-10 |
Family
ID=17509944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7272161A Expired - Fee Related JP3062065B2 (ja) | 1995-10-20 | 1995-10-20 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6521504B1 (ja) |
| EP (1) | EP0769810A3 (ja) |
| JP (1) | JP3062065B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2786608B1 (fr) | 1998-11-30 | 2001-02-09 | St Microelectronics Sa | Procede de fabrication de circuits integres bicmos sur un substrat cmos classique |
| DE19940278A1 (de) * | 1999-08-26 | 2001-03-08 | Inst Halbleiterphysik Gmbh | Schichtstruktur für bipolare Transistoren und Verfahren zu deren Herstellung |
| US10115810B2 (en) * | 2017-02-20 | 2018-10-30 | Globalfoundries Inc. | Heterojunction bipolar transistor with a thickened extrinsic base |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186367A (ja) * | 1983-04-06 | 1984-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH05211158A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | 半導体装置およびその製造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4898775A (ja) | 1972-03-28 | 1973-12-14 | ||
| US4458158A (en) * | 1979-03-12 | 1984-07-03 | Sprague Electric Company | IC Including small signal and power devices |
| JPS6445166A (en) * | 1987-08-14 | 1989-02-17 | Toshiba Corp | Manufacture of semiconductor device |
| JP2876073B2 (ja) | 1988-11-01 | 1999-03-31 | キヤノン株式会社 | 画像ファイル装置の画像格納方法 |
| JP2507888B2 (ja) * | 1988-11-19 | 1996-06-19 | 工業技術院長 | ヘテロ構造体の製造方法 |
| EP0377281B1 (en) * | 1988-11-28 | 1995-01-25 | Fujitsu Limited | Method of growing epitaxial layers |
| US5051570A (en) * | 1989-01-20 | 1991-09-24 | Nec Corporation | Liquid crystal light valve showing an improved display contrast |
| JP3033155B2 (ja) * | 1990-08-22 | 2000-04-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5134454A (en) * | 1990-09-26 | 1992-07-28 | Purdue Research Foundation | Self-aligned integrated circuit bipolar transistor having monocrystalline contacts |
| EP0632503B1 (en) * | 1993-07-01 | 2001-10-31 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated edge structure for high voltage semiconductor devices and related manufacturing process |
| US5863831A (en) * | 1995-08-14 | 1999-01-26 | Advanced Materials Engineering Research, Inc. | Process for fabricating semiconductor device with shallow p-type regions using dopant compounds containing elements of high solid solubility |
-
1995
- 1995-10-20 JP JP7272161A patent/JP3062065B2/ja not_active Expired - Fee Related
-
1996
- 1996-10-09 EP EP96116180A patent/EP0769810A3/en not_active Withdrawn
-
1999
- 1999-11-24 US US09/448,761 patent/US6521504B1/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186367A (ja) * | 1983-04-06 | 1984-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH05211158A (ja) * | 1992-01-20 | 1993-08-20 | Nec Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0769810A3 (en) | 1999-05-06 |
| EP0769810A2 (en) | 1997-04-23 |
| JP3062065B2 (ja) | 2000-07-10 |
| US6521504B1 (en) | 2003-02-18 |
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