JPH04102334A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＮＰＮ型ンリソリバイポーラトランジスタに関
し、特にベースおよびエミッタを分子線エピタキシャル
成長装置で成長したＮＰＮシリコンバイポーラトランジ
スタおよびその複合素子に関するものである。
し、特にベースおよびエミッタを分子線エピタキシャル
成長装置で成長したＮＰＮシリコンバイポーラトランジ
スタおよびその複合素子に関するものである。
従来技術によるソリコンバイポーラトランジスタの製造
方法について、第６図（ａ）〜（ｆ）を参照して説明す
る。
方法について、第６図（ａ）〜（ｆ）を参照して説明す
る。
はじめに第６図（ａ）に示すように、Ｐ型シリコン基板
１１の上に厚さ１．３〜１．６μｍ１比抵抗１．３〜１
．０ΩｃｍのＮ−型エピタキシャル層１３を成長し、ス
ポットＬＯＣＯ８法で厚さ５００〜６００人の酸化ソリ
コン膜６を形成する。
１１の上に厚さ１．３〜１．６μｍ１比抵抗１．３〜１
．０ΩｃｍのＮ−型エピタキシャル層１３を成長し、ス
ポットＬＯＣＯ８法で厚さ５００〜６００人の酸化ソリ
コン膜６を形成する。
つぎに第６図（ｂ）に示すように、フォトレジストをマ
スクとして燐をイオン注入して、Ｎ＋型コレクタ引き出
し部２３を形成したのち、フォトレジストをマスクとし
て硼素をイオン注入してベース１４を形成する。
スクとして燐をイオン注入して、Ｎ＋型コレクタ引き出
し部２３を形成したのち、フォトレジストをマスクとし
て硼素をイオン注入してベース１４を形成する。
つぎに第６図（Ｃ）に示すように、ＣＶＤ法により厚さ
１０００−１５００人の窒化シリコン膜７を堆積したの
ち、ＣＦ４などのガスを用いたＲＩＥ法によりエミッタ
とコレクタコンタクトとの酸化シリコン膜６およびエミ
ッタ、コレクタコンタクト、ベースコンタクトの窒化シ
リコン膜７をエツチングする。そのあとＣＶＤ法により
厚さ１５００人のポリシリコンエフを成長し、砒素をイ
オン注入してＮ２型エミッタ１６を形成する。
１０００−１５００人の窒化シリコン膜７を堆積したの
ち、ＣＦ４などのガスを用いたＲＩＥ法によりエミッタ
とコレクタコンタクトとの酸化シリコン膜６およびエミ
ッタ、コレクタコンタクト、ベースコンタクトの窒化シ
リコン膜７をエツチングする。そのあとＣＶＤ法により
厚さ１５００人のポリシリコンエフを成長し、砒素をイ
オン注入してＮ２型エミッタ１６を形成する。
つぎに第６図（ｄ）に示すように、フォトレジストをマ
スクとしてＣＦ４などのガスを用いたドライエツチング
により、不要のポリシリコンを除去する。
スクとしてＣＦ４などのガスを用いたドライエツチング
により、不要のポリシリコンを除去する。
つぎに第６図（ｅ）に示すように、フォトレジストをマ
スクとしてベースコンタクト部の酸化シリコン膜６をエ
ツチングし、硼素を熱拡散することにより、Ｐ＋型外部
ベース１５を形成する。
スクとしてベースコンタクト部の酸化シリコン膜６をエ
ツチングし、硼素を熱拡散することにより、Ｐ＋型外部
ベース１５を形成する。
つぎに第６図（ｆ）に示すように、ベース電極９、エミ
ッタ電極１０１コレクタ電極２２を形成することにより
素子部が完成する。
ッタ電極１０１コレクタ電極２２を形成することにより
素子部が完成する。
このようにシリコンバイポーラトランジスタのエミッタ
は、ポリシリコン成長および砒素イオン注入法もしくは
ＤＯＰＯ８法が用いられる。
は、ポリシリコン成長および砒素イオン注入法もしくは
ＤＯＰＯ８法が用いられる。
そのあと高温熱処理により砒素の活性化およびエミッタ
接合形成を行っている。
接合形成を行っている。
一方ＭＢＥ装置は急峻な不純物分布やシリコンゲルマニ
ウム混晶（以下５ｉＧｅ混晶と略す）が得られる低温成
長手段としてシリコンバイポーラトランジスタの薄いベ
ース層形成に応用され始めている。
ウム混晶（以下５ｉＧｅ混晶と略す）が得られる低温成
長手段としてシリコンバイポーラトランジスタの薄いベ
ース層形成に応用され始めている。
せっかく薄いベースをＭＢＥ装置で成長しても、そのあ
とエミッタ中の砒素を活性化するため高温熱処理すると
、不純物プロファイルか変化し特性が劣化してしまう。
とエミッタ中の砒素を活性化するため高温熱処理すると
、不純物プロファイルか変化し特性が劣化してしまう。
ＭＢＥ装置で成長した結晶欠陥がない５ｉＧｅ混晶をベ
ースとしても、そのあと成長温度以上で熱処理を行うと
ミスフィツトやディスロケーションが発生してリーク電
流が増大するなとの問題があった。
ースとしても、そのあと成長温度以上で熱処理を行うと
ミスフィツトやディスロケーションが発生してリーク電
流が増大するなとの問題があった。
ＭＢＥ装置を用いてエミッタを低温で形成しようとしよ
うとしても、通常ＭＢＥのＮ型不純物源として用いられ
ているアンチモンは固溶度が低いためにエミッタとして
必要な高４度ドーピングができないという問題もあった
。
うとしても、通常ＭＢＥのＮ型不純物源として用いられ
ているアンチモンは固溶度が低いためにエミッタとして
必要な高４度ドーピングができないという問題もあった
。
本発明の半導体装置の製造方法は、Ｎ型エピタキンヤル
層の上にＭＢＥ装置で成長したＰ型エピタキシャル層を
ベースとし、その上にＭＢＥａｆｆでアンチモンドープ
アモルファスシリコン層を成長したのち、熱処理により
固相成長させてエピタキシャル層に変換し、エミッタと
するものである。
層の上にＭＢＥ装置で成長したＰ型エピタキシャル層を
ベースとし、その上にＭＢＥａｆｆでアンチモンドープ
アモルファスシリコン層を成長したのち、熱処理により
固相成長させてエピタキシャル層に変換し、エミッタと
するものである。
ＭＢＥ装置でアンチモンドープシリコン層を成長する過
程を第４図（ａ）〜（ｄ）を参照して説明する。
程を第４図（ａ）〜（ｄ）を参照して説明する。
通常は第４図（ａ）に示すようにＰ型シリコン基板１１
を約６５０ ’Ｃに加熱し、ノリフン分子およびアンチ
モン分子をクヌーセンセルがら同時に蒸発させてアンチ
モンドープエピタキシャル層１９を成長させる。
を約６５０ ’Ｃに加熱し、ノリフン分子およびアンチ
モン分子をクヌーセンセルがら同時に蒸発させてアンチ
モンドープエピタキシャル層１９を成長させる。
低濃度ドーピングの場合はこの方法で問題はないが、エ
ミッタ形成のような高濃度ドーピングの際は第４図（ｂ
）に示すように、固溶度以上のアンチモン分子がエピタ
キシャル層の表面に偏析してアンチモン偏析層２０を形
成してしまう。
ミッタ形成のような高濃度ドーピングの際は第４図（ｂ
）に示すように、固溶度以上のアンチモン分子がエピタ
キシャル層の表面に偏析してアンチモン偏析層２０を形
成してしまう。
そこで本発明ではつぎのようなアモルファスシリコンの
固相成長法を用いる。
固相成長法を用いる。
はじめに第４図（Ｃ）に示すように、常温のＰ型シリコ
ン基板１にノリフン分子およびアンチモン分子をクヌー
センセルから同時に蒸発させてアモルファスシリコン層
２１を成長させる。このアモルファスシリコン層２１に
は蒸発させたアンチモン分子がすへて含まれている。
ン基板１にノリフン分子およびアンチモン分子をクヌー
センセルから同時に蒸発させてアモルファスシリコン層
２１を成長させる。このアモルファスシリコン層２１に
は蒸発させたアンチモン分子がすへて含まれている。
つぎに第４図（ｄ）に示すように、６００〜６５０°Ｃ
でアニールすると固相成長により、アンチモンドープエ
ピタキシャル層１９に変換される。
でアニールすると固相成長により、アンチモンドープエ
ピタキシャル層１９に変換される。
この方法ではアンチモンの表面偏析が生じないので、固
溶度以上のアンチモンの高濃度ドーピングが可能になる
。
溶度以上のアンチモンの高濃度ドーピングが可能になる
。
つぎに第５図（ａ）に理想的なヘテロバイポーラトラジ
スタの不純物プロファイルを示す。ここではＰ−Ｎ接合
の位置とへテロ界面の位置とが同一であるためへテロ効
果が現われ、電流利得が上がる。
スタの不純物プロファイルを示す。ここではＰ−Ｎ接合
の位置とへテロ界面の位置とが同一であるためへテロ効
果が現われ、電流利得が上がる。
これに対し高温熱処理を行なうと内部拡散により第５図
（ｂ）に示すように不純物プロファイルが変化する。す
なわちエミッタ中の砒素がベース内にベース中の硼素が
エミッタおよびコレクタ内に拡散されてしまう。その結
果へテロ界面の位置とＰ−Ｎ接合の位置とがずれてしま
い、十分なヘテロ効果が得られないばがりが、Ｉ−■特
性の劣化やＶＲの低下を招いている。
（ｂ）に示すように不純物プロファイルが変化する。す
なわちエミッタ中の砒素がベース内にベース中の硼素が
エミッタおよびコレクタ内に拡散されてしまう。その結
果へテロ界面の位置とＰ−Ｎ接合の位置とがずれてしま
い、十分なヘテロ効果が得られないばがりが、Ｉ−■特
性の劣化やＶＲの低下を招いている。
そこで１００〜２００人の厚さのノンドープシリコン層
をエミッタとベースとの間に入れると、ベース中の硼素
およびエミッタ中の砒素（あるいはアンチモン）の拡散
がこのバッファ層内で行なわれて、ヘテロ界面とＰ−Ｎ
接合との位置するが緩和され、ヘテロ効果が得られる。
をエミッタとベースとの間に入れると、ベース中の硼素
およびエミッタ中の砒素（あるいはアンチモン）の拡散
がこのバッファ層内で行なわれて、ヘテロ界面とＰ−Ｎ
接合との位置するが緩和され、ヘテロ効果が得られる。
本発明の第１の実施例について第１図（ａ）〜（ｅ）を
参照して説明する。
参照して説明する。
はじめに第１図（ａ）に示すように、Ｎ型シリコン基板
１に比抵抗０．５〜１．００ｃｍ、厚さ０．８〜１．０
μｍのＮ−型エピタキシャル層２を成長し、熱酸化によ
り厚さ１００λの二酸化シリコン膜３を形成し、フォト
レジストをマスクとしてベース予定領域を開口する。
１に比抵抗０．５〜１．００ｃｍ、厚さ０．８〜１．０
μｍのＮ−型エピタキシャル層２を成長し、熱酸化によ
り厚さ１００λの二酸化シリコン膜３を形成し、フォト
レジストをマスクとしてベース予定領域を開口する。
つぎにＭＢＥ装置を用いて８５０″Ｃて成長時の真空度
を約１Ｏ−８Ｔｏｒｒに保ってシリコンおよび硼素を同
時に蒸発させて厚さ３００〜５００人、キャリア濃度１
０１８ｃ ｍ−３のＰ型エピタキシャル層４を成長する
。
を約１Ｏ−８Ｔｏｒｒに保ってシリコンおよび硼素を同
時に蒸発させて厚さ３００〜５００人、キャリア濃度１
０１８ｃ ｍ−３のＰ型エピタキシャル層４を成長する
。
さらにＭＢＥ装置を用いて６５０°Ｃで／リコンおよび
硼素を同時に蒸発させて厚さ５０〜２００人のＰ−型エ
ピタキシャル層５を形成する。このＰ−型エピタキシャ
ル層５はエミッタトベースノ界面の結晶性およびＰ−Ｎ
接合を良好に保つためのバッファ層となる。またここで
硼素と同時にゲルマニウムを蒸発させることにより、５
ｉ−Ｇｅヘテロバイポーラトランジスタとなる。
硼素を同時に蒸発させて厚さ５０〜２００人のＰ−型エ
ピタキシャル層５を形成する。このＰ−型エピタキシャ
ル層５はエミッタトベースノ界面の結晶性およびＰ−Ｎ
接合を良好に保つためのバッファ層となる。またここで
硼素と同時にゲルマニウムを蒸発させることにより、５
ｉ−Ｇｅヘテロバイポーラトランジスタとなる。
そのあと二酸化シリコン膜３上に成長したポリシリコン
を、フォトレジストをマスクとしてＣＦ４などのガスを
用いた異方性エツチングにより除去する。
を、フォトレジストをマスクとしてＣＦ４などのガスを
用いた異方性エツチングにより除去する。
つぎに第１図（ｂ）に示すように、ＣＶＤ法により厚さ
１０００人の二酸化シリコン膜６および厚さ１０００ス
の窒化シリコン膜７を形成し、フォトレジストをマスク
として異方性エツチングによりエミッタ予定領域を開口
する。
１０００人の二酸化シリコン膜６および厚さ１０００ス
の窒化シリコン膜７を形成し、フォトレジストをマスク
として異方性エツチングによりエミッタ予定領域を開口
する。
つぎに第１図（Ｃ）に示すようにＭＢＥ装置を用いて常
温で７リフンおよびアンチモンを同ＩＩに蒸発させて高
濃度にドーピングしたアモルファスシリコンを堆積する
。
温で７リフンおよびアンチモンを同ＩＩに蒸発させて高
濃度にドーピングしたアモルファスシリコンを堆積する
。
つぎに６５０°Ｃに加熱して固相成長させ、アモルファ
スシリコンを厚さ１０００〜２００ＯＡのＮ”型エピタ
キシャル層８に変換する。
スシリコンを厚さ１０００〜２００ＯＡのＮ”型エピタ
キシャル層８に変換する。
つぎに第１図（ｄ）に示すように、フォトレジストをマ
スクとしてＣＦＪ十０２などのガスを用いた異方性エツ
チングにより不要のＮ３型エピタキシャル層８を除去す
る。
スクとしてＣＦＪ十０２などのガスを用いた異方性エツ
チングにより不要のＮ３型エピタキシャル層８を除去す
る。
つぎにフォトレノストをマスクとして異方性エツチング
によりベースコンタクトを開口する。
によりベースコンタクトを開口する。
つぎに第１図（ｅ）に示すように、ベース電極９および
エミッタ電極１０を形成して素子部が完成する。
エミッタ電極１０を形成して素子部が完成する。
つぎに本発明の第２の実施例について第２図を参照して
説明する。
説明する。
ＭＢＥ装置でＰ型エピタキシャル層４を成長したのち、
Ｐ−型エピタキシャル層５を成長しないで、バッファ層
となる低濃度不純物層（Ｐ型でもＮ型でも良い）１８を
成長してから、第１の実施例と同様の方法でＮ゛型エピ
タキ／ヤル層８を成長する。
Ｐ−型エピタキシャル層５を成長しないで、バッファ層
となる低濃度不純物層（Ｐ型でもＮ型でも良い）１８を
成長してから、第１の実施例と同様の方法でＮ゛型エピ
タキ／ヤル層８を成長する。
このあとベース電極９およびエミッタ電極１゜を形成し
て素子部が完成する。
て素子部が完成する。
つぎに本発明の第３の実施例としてバイポーラ集積回路
について、第３図を参照して説明する。
について、第３図を参照して説明する。
こんどはＰ型シリコン基板１１を用いて Ｎ ＋型埋込
層１２を形成してから比抵抗０．５〜１゜０オーム、厚
さ０．８〜１．０μｍのＮ−型エピタキシャル層１３を
成長する。
層１２を形成してから比抵抗０．５〜１゜０オーム、厚
さ０．８〜１．０μｍのＮ−型エピタキシャル層１３を
成長する。
このあとＰ型エピタキシャル層４およびＰ−型エピタキ
シャル層５を成長し、二酸化シリコン膜６および窒化シ
リコン膜７を形成し、エミッタとなるアモルファスシリ
コンを成長してから熱処理してＮ”型エピタキシャル層
８に変換してから、ベース電極９、エミッタ電極１０、
コレクタ電極２２を形成することにより素子部が完成す
る。
シャル層５を成長し、二酸化シリコン膜６および窒化シ
リコン膜７を形成し、エミッタとなるアモルファスシリ
コンを成長してから熱処理してＮ”型エピタキシャル層
８に変換してから、ベース電極９、エミッタ電極１０、
コレクタ電極２２を形成することにより素子部が完成す
る。
このほかＭＢＥ装置を用いたアンチモンを含んだ固相成
長によって得られるＮ＋エピタキシャル層はシリコンダ
イオードにおけるカソードとしても応用できる。
長によって得られるＮ＋エピタキシャル層はシリコンダ
イオードにおけるカソードとしても応用できる。
ＮＰＮ型シリコンバイポーラトランジスタのベースたけ
でなくエミッタもＭＢＥ装置を用いた低温成長により製
造することができる。
でなくエミッタもＭＢＥ装置を用いた低温成長により製
造することができる。
そのためＭＢＥ成長後の工程で高温熱処理が不要になり
、不純物プロファイルの変化がなく、特性の悪化がなく
なるという効果がある。
、不純物プロファイルの変化がなく、特性の悪化がなく
なるという効果がある。
またアンチモンを高濃度に含むアモルファスシリコンの
固相成長を行なうことにより、これまで不可能だったア
ンチモンの高濃度ドーピングが可能になった。
固相成長を行なうことにより、これまで不可能だったア
ンチモンの高濃度ドーピングが可能になった。
第１図（ａ）〜（ｅ）は本発明の第１の実施例を工程順
に示す断面図、第２図は本発明の第２の実施例を示す断
面図、第３図は本発明の第３の実施例を示す断面図、第
４図（ａ）〜（ｄ）はＭＢＥ装置による結晶成長を示す
断面図、第５図（ａ）、（ｂ）はへテロバイポーラトラ
ンジスタの不純物プロファイルを示すグラフ、第６図（
ａ）〜（ｆ）は従来技術によるＭＢＥ装置を用いたバイ
ポーラトランジスタの製造方法を工程順に示す断面図で
ある。 １・・・Ｎ型シリコン基板、２・・・Ｎ−型エピタキシ
ャル層、３・・・二酸化シリコン膜、４・・・Ｐ型エピ
タキシャル層、５・・・Ｐ−型エピタキシャル層、６・
・・二酸化シリコン膜、７・・・窒化シリコン膜、８・
・・Ｎ“型エピタキシャル層、９・・・ベースｉ４極、
１０・・・エミッタ電極、１１・・・Ｐ型ソリコン基板
、１２・・・Ｎ＋型埋込層、１３・・・Ｎ−型エピタキ
シャル層、１４・・・Ｐ−型ベース、１５・・・Ｐｌ！
％部ベース、１６・・・Ｎ＋型エミッタ、１７・・・Ｎ
“型ポリソリコン、１８・・・低１度不純物層、１９・
・・アンチモンドープエピタキシャル層、２０・・・ア
ンチモン偏析層、２１・・・アンチモンドープアモルフ
ァス７９３７層、２２コレクタ電極、２３・・・Ｎ１型
コレクタ引き出し部。
に示す断面図、第２図は本発明の第２の実施例を示す断
面図、第３図は本発明の第３の実施例を示す断面図、第
４図（ａ）〜（ｄ）はＭＢＥ装置による結晶成長を示す
断面図、第５図（ａ）、（ｂ）はへテロバイポーラトラ
ンジスタの不純物プロファイルを示すグラフ、第６図（
ａ）〜（ｆ）は従来技術によるＭＢＥ装置を用いたバイ
ポーラトランジスタの製造方法を工程順に示す断面図で
ある。 １・・・Ｎ型シリコン基板、２・・・Ｎ−型エピタキシ
ャル層、３・・・二酸化シリコン膜、４・・・Ｐ型エピ
タキシャル層、５・・・Ｐ−型エピタキシャル層、６・
・・二酸化シリコン膜、７・・・窒化シリコン膜、８・
・・Ｎ“型エピタキシャル層、９・・・ベースｉ４極、
１０・・・エミッタ電極、１１・・・Ｐ型ソリコン基板
、１２・・・Ｎ＋型埋込層、１３・・・Ｎ−型エピタキ
シャル層、１４・・・Ｐ−型ベース、１５・・・Ｐｌ！
％部ベース、１６・・・Ｎ＋型エミッタ、１７・・・Ｎ
“型ポリソリコン、１８・・・低１度不純物層、１９・
・・アンチモンドープエピタキシャル層、２０・・・ア
ンチモン偏析層、２１・・・アンチモンドープアモルフ
ァス７９３７層、２２コレクタ電極、２３・・・Ｎ１型
コレクタ引き出し部。
Claims (1)
- コレクタとなるＮ型シリコンエピタキシャル層の上に分
子線エピタキシャル成長装置でベースとなるＰ型シリコ
ンエピタキシャル層を成長する工程と、該Ｐ型シリコン
エピタキシャル層の上に分子線エピタキシャル成長装置
でエミッタとなるアンチモンドープＮ型シリコンアモル
ファス層を成長する工程と、アニール熱処理による固相
成長法で前記Ｎ型シリコンアモルファス層をＮ型シリコ
ンエピタキシャル層に変換する工程とを含むことを特徴
とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220215A JP3033155B2 (ja) | 1990-08-22 | 1990-08-22 | 半導体装置の製造方法 |
| US07/748,694 US5219767A (en) | 1990-08-22 | 1991-08-22 | Process for preparing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2220215A JP3033155B2 (ja) | 1990-08-22 | 1990-08-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04102334A true JPH04102334A (ja) | 1992-04-03 |
| JP3033155B2 JP3033155B2 (ja) | 2000-04-17 |
Family
ID=16747690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2220215A Expired - Lifetime JP3033155B2 (ja) | 1990-08-22 | 1990-08-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5219767A (ja) |
| JP (1) | JP3033155B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5350700A (en) * | 1993-12-02 | 1994-09-27 | United Micro Electronics Corporation | Method of fabricating bipolar transistors with buried collector region |
| US6271093B1 (en) * | 1994-06-30 | 2001-08-07 | Siemens Aktiengesellschaft | Methods for reducing anomalous narrow channel effect in trench-bounded buried-channel p-MOSFETs |
| JP3062065B2 (ja) * | 1995-10-20 | 2000-07-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| FR2779572B1 (fr) * | 1998-06-05 | 2003-10-17 | St Microelectronics Sa | Transistor bipolaire vertical a faible bruit et procede de fabrication correspondant |
| US7029995B2 (en) * | 2003-06-13 | 2006-04-18 | Asm America, Inc. | Methods for depositing amorphous materials and using them as templates for epitaxial films by solid phase epitaxy |
| KR20060056331A (ko) * | 2003-07-23 | 2006-05-24 | 에이에스엠 아메리카, 인코포레이티드 | 절연체-상-실리콘 구조 및 벌크 기판 상의 ＳｉＧｅ 증착 |
| KR20220033596A (ko) * | 2020-09-08 | 2022-03-17 | 삼성디스플레이 주식회사 | 다결정 실리콘층의 제조 방법, 표시 장치 및 이의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59186367A (ja) * | 1983-04-06 | 1984-10-23 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPS6445166A (en) * | 1987-08-14 | 1989-02-17 | Toshiba Corp | Manufacture of semiconductor device |
| JPS6476760A (en) * | 1987-09-18 | 1989-03-22 | Toshiba Corp | Manufacture of semiconductor device |
-
1990
- 1990-08-22 JP JP2220215A patent/JP3033155B2/ja not_active Expired - Lifetime
-
1991
- 1991-08-22 US US07/748,694 patent/US5219767A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5219767A (en) | 1993-06-15 |
| JP3033155B2 (ja) | 2000-04-17 |
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