KR20000067002A

KR20000067002A - 커패시터 제조방법

Info

Publication number: KR20000067002A
Application number: KR1019990014456A
Authority: KR
Inventors: 정연우
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1999-04-22
Filing date: 1999-04-22
Publication date: 2000-11-15

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 종래 커패시터 제조방법은 반도체 장치의 고집적화가 심화되면서 정전용량의 증가에 한계가 있는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 질화막과 산화막을 교번하여 다층으로 증착하고, 그 질화막과 산화막 적층구조의 일부를 식각하고, 그 식각영역의 측면부를 상기 질화막과 산화막의 식각비를 이용하여 습식식각함으로써 측면단차를 갖도록 형성한 다음, 그 식각영역의 측면에 커패시터의 하부전극을 형성하여 상기 측면단차의 영향으로 커패시터 하부전극의 수직인 영역이 굴곡지게 형성되도록 함으로써, 커패시터 하부전극의 표면적을 증가시켜 정전용량을 증가시키는 효과가 있다.

Description

커패시터 제조방법{MANUFACTURING METHOD FOR CAPACITOR}

본 발명은 커패시터 제조방법에 관한 것으로, 특히 식각비가 다른 이종의 절연막을 교번하여 적층하고, 그 적층구조의 일부분을 식각하여 그 식각부의 측면에 단차를 형성한 후, 그 단차의 굴곡과 동일한 형태의 하부전극을 형성함으로써, 표면적을 상대적으로 넓혀 정전용량을 증가시키는데 적당하도록 한 커패시터 제조방법에 관한 것이다.

도1a 내지 도1e는 종래 커패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체소자가 형성된 기판(1)의 상부전면에 절연막(2)을 증착하고, 그 절연막(2)에 형성한 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 플러그(3)를 형성한 후, 상기 플러그(3)와 절연막(2)의 상부에 질화막(4), 산화막(5)을 순차적으로 증착한 다음, 상기 산화막(5)의 상부에 포토레지스트(6) 패턴을 형성하여 그 산화막(5)의 일부를 노출시킨 다음, 그 노출된 산화막(5)과 그 하부의 질화막(4)을 식각하여 상기 플러그(3)와 그 주변부의 절연막(2)을 노출시키는 단계(도1a)와; 상기 포토레지스트(6) 패턴을 제거한 후, 비정질실리콘(7)과 스핀온글래스(SOG,8)를 증착한 후, 그 스핀온글래스(8)를 평탄화하여 상기 산화막(5)의 상부에 위치하는 비정질실리콘(7)을 노출시키는 단계(도1b)와; 상기 노출되어 있는 비정질실리콘(7)을 식각하여 상기 산화막(5)의 전면을 노출시키는 단계(도1c)와; 상기 노출된 산화막(5)과 스핀온 글래스(8)를 모두 제거하여, 상기 비정질실리콘(7)과 질화막(4)의 전면을 노출시킨 후, 상기 비정질실리콘(7)의 상부에 반구형 그레인(HSG,9)을 형성하는 단계(도1d)와; 상기 반구형 그레인(9)이 형성된 비정질실리콘(7)의 상부에 유전막(10)과 다결정실리콘(11)을 순차적으로 증착하는 단계(도1e)로 구성된다.

이하, 상기와 같이 구성된 종래 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도1a에 도시한 바와 같이 기판(1)의 상부에 모스 트랜지스터 등의 반도체 소자를 형성한 후, 그 반도체 소자가 형성된 기판(1)의 상부전면에 절연막(2)을 두껍게 증착한다.

그 다음, 사진식각공정을 통해 상기 절연막(2)에 콘택홀을 형성하여 커패시터의 일측단이 접속될 반도체 소자의 특정영역을 노출시킨다. 디램의 경우에는 모스 트랜지스터를 형성하고, 상기 콘택홀 형성을 통해 상기 모스트랜지스터의 소스 또는 드레인을 노출시킨다.

그 다음, 절연막(2)의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 콘택홀을 통해 노출된 반도체 소자의 특정영역에 접속되는 플러그(3)를 형성한다.

그 다음, 상기 플러그(3)와 절연막(2)의 상부전면에 질화막(4)을 증착하고, 그 질화막(4)의 상부에 산화막(5)을 두껍게 증착한다. 이때, 산화막(5)은 커패시터의 용량결정에 중요한 요소이며, 그 두께가 두꺼울 수록 커패시터의 정전용량을 증가시킬 수 있으나 어느 두께 이상인 경우 정확한 패턴 형성이 어려워 그 용량의 증가에는 한계가 있다.

그 다음, 상기 산화막(5)의 상부전면에 포토레지스트(6)를 도포하고, 노광 및 현상하여 상기 산화막(5)의 일부영역을 노출시키는 포토레지스트(6) 패턴을 형성한 후, 그 포토레지스트(6) 패턴을 식각마스크로 사용하는 식각공정으로 노출된 산화막(5)을 제거하고, 그 산화막(5)의 식각으로 노출되는 질화막(4)을 식각하여 상기 형성한 플러그(3)와 그 플러그(3) 주변의 소정면적의 절연막(2)을 노출시킨다.

그 다음, 도1b에 도시한 바와 같이 상기 포토레지스트(6) 패턴을 제거하고, 상기 산화막(5)의 상부, 산화막(5) 및 질화막(4)의 측면과, 상기 노출된 플러그(3) 및 절연막(2)의 상부에 커패시터의 하부전극으로 사용될 비정질실리콘(7)을 증착하고, 그 비정질실리콘(7)의 상부전면에 산화막인 스핀온글래스(8)를 도포하여 상기 산화막(5)과 질화막(4)의 식각영역에 스핀온글래스(8) 패턴을 형성한다.

그 다음, 도1c에 도시한 바와 같이 상기 산화막(5)의 상부에 증착되어 있는 비정질실리콘(7)을 식각하여 상기 산화막(5)의 상부전면을 노출시킨다. 이때, 잔존하는 비정질실리콘(7)은 커패시터의 하부전극으로 사용된다.

그 다음, 도1d에 도시한 바와 같이 상기 노출된 산화막(5)과 실질적으로 산화막인 스핀온글래스(8)를 제거하여 상기 비정질실리콘(7) 커패시터 하부전극과 그 주변부의 질화막(4)을 노출시킨다.

그 다음, 상기 비정질실리콘(7)의 상부전면에 반구형그레인(9)을 형성하여, 상기 커패시터 하부전극의 표면적을 증가시킨다.

그 다음, 도1e에 도시한 바와 같이 상기 반구형그레인(9)이 형성된 비정질실리콘(7)의 상부전면에 질화막과 산화막을 순차적으로 증착하여 유전막(10)을 형성하며, 그 유전막(10)의 상부전면에 커패시터의 상부전극인 다결정실리콘(11)을 증착한다.

그러나, 상기와 같은 종래 커패시터 제조방법은 반도체 장치의 고집적화가 심화됨에 따라 정전용량의 확보에 한계가 있어, 디램등에 사용할 경우 디램의 리프레시 특성이 저하되는 등의 정전용량부족의 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 종래와 동일한 면적 내에서 상대적으로 큰 정전용량을 갖는 커패시터를 제조할 수 있는 커패시터 제조방법을 제공함에 그 목적이 있다.

도1a 내지 도1e는 종래 커패시터의 제조공정 수순단면도.

도2a 내지 도2f는 본 발명 커패시터의 제조공정 수순단면도.

***도면의 주요 부분에 대한 부호의 설명***

1:기판 2:절연막

3:플러그 4:질화막

5:산화막 6:포토레지스트

7:비정질실리콘 8:스핀온글래스

9:반구형그레인 10:유전막

11:다결정실리콘

상기와 같은 목적은 커패시터 하부전극의 수직영역을 결정하는 절연층을 식각비가 다른 두 절연층을 교번하여 적층하고, 그 적층구조의 일부를 습식식각하여 상기 적층구조의 식각영역 측면부에 단차를 갖도록 하고, 그 단차의 영향으로 상기 커패시터 하부전극의 수직영역이 다수의 절곡부를 갖도록 형성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2a 내지 도2f는 본 발명 커패시터의 제조공정 수순단면도로서, 이에 도시한 바와 같이 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착하고, 그 절연막(2)에 형성한 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 플러그(3)를 형성한 후, 상기 플러그(3)와 절연막(2)의 상부에 질화막(4)과 산화막(5)을 교번하여 순차적으로 증착하여, 최상층이 질화막(4)인 절연막 적층구조를 형성한 후, 상기 최상층인 질화막(4)의 일부를 노출시키는 포토레지스트(6) 패턴을 형성하는 단계(도2a)와; 상기 포토레지스트(6) 패턴을 식각마스크로 하는 식각공정으로, 상기 질화막(4)과 산화막(5) 적층구조를 식각하여 그 하부의 플러그(3)와 그 플러그(3) 주변부의 절연막(2)의 일부를 노출시키는 단계(도2b)와; 상기 산화막(5)과 질화막(4)의 식각된 영역의 측면부 산화막(5)을 습식식각을 통해 일부식각하여 상기 산화막(5)과 질화막(4)의 식각영역 측면부에 단차를 형성하는 단계(도2c)와; 상기 최상층의 질화막(4) 상부, 상기 단차가 형성된 질화막(4)과 산화막(5) 적층구조의 식각영역 측면, 상기 노출된 플러그(3)와 절연막(2)의 상부에 비정질실리콘(7)을 증착한 후, 상기 질화막(4)과 산화막(5)의 식각영역에 스핀온글래스(8)를 채우는 단계(도2d)와; 상기 최상층의 질화막(4) 상부에 증착된 비정질실리콘(7)을 선택적으로 제거하는 단계(도2e)와; 상기 스핀온글래스(8), 적층된 질화막(4)과 산화막(5)을 모두 식각하여, 상기 질화막(4)과 산화막(5)의 측면단차이 영향으로 굴곡지게 형성된 비정질실리콘(7)을 모두 노출시킨 후, 상기 노출된 비정질실리콘(7)의 상부에 반구형그레인(9)을 형성하고, 그 반구형그레인(9)이 형성된 비정질실리콘(7)의 상부전면에 유전막(10)과 다결정실리콘(11)을 순차적으로 증착하는 단계(도2f)로 구성된다.

이하, 상기와 같이 구성된 본 발명 커패시터 제조방법을 좀 더 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 기판(1)의 상부에 반도체 소자를 형성하고, 그 반도체 소자가 형성된 기판(1)의 상부에 절연막(2)을 증착한 후, 사진식각공정을 통해 상기 절연막(2)에 콘택홀을 형성한 다음, 상기 절연막(2)의 상부전면에 다결정실리콘을 증착하고, 평탄화하여 상기 절연막(2)에 형성한 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 플러그(3)를 형성한다.

그 다음, 상기 플러그(3)와 절연막(2)의 상부전면에 질화막(4)과 산화막(5)을 교번하여 다층으로 적층한다. 이때, 질화막(4)과 산화막(5)의 적층구조의 최상층은 질화막(4)이 되도록 적층한다.

그 다음, 상기 최상층인 질화막(4)의 상부전면에 포토레지스트(6)를 도포하고, 노광 및 현상하여 상기 최상층인 질화막(4)의 일부를 노출시키는 포토레지스트(6) 패턴을 형성한다.

그 다음, 도2b에 도시한 바와 같이 상기 포토레지스트(6) 패턴을 식각마스크로 사용하는 식각공정으로, 상기 노출된 질화막(4)을 식각하고, 연속적으로 식각에 의해 노출되는 산화막(5), 질화막(4) 적층구조를 식각하여 상기 플러그(3)와 그 플러그(3)의 주변부 절연막(2)의 일부영역을 노출시키고, 포토레지스트(6) 패턴을 제거한다.

그 다음, 도2c에 도시한 바와 같이 습식식각공정을 통해 식각비가 다른 상기 질화막(4)과 산화막(5)의 적층구조 측면을 식각한다. 이때, 상기 질화막(4)은 거의 식각되지 않으며, 산화막(5)이 내측으로 식각되어 상기 포토레지스트(6)를 식각마스크로 사용하는 식각공정에 의한 식각영역의 측면부에 질화막(4)과 산화막(5)간에 단차를 형성한다.

그 다음, 도2d에 도시한 바와 같이 상기 최상층의 질화막(4), 절연막(2) 및 플러그(3)의 상부와 상기 습식식각공정으로 측면단차가 발생한 질화막(4)과 산화막(5)의 측면부 전면에 비정질실리콘(7)을 증착한다. 이때 비정질실리콘(7)은 상기 절연막(4)과 산화막(5) 적층구조의 측면단차의 영향으로 수직으로 증착되는 영역이 굴곡지게 형성된다.

그 다음, 상기 질화막(4), 산화막(5) 적층구조의 식각영역에 산화막인 스핀온글래스(8)를 도포하여, 그 식각영역을 채우게 된다.

그 다음, 도2e에 도시한 바와 같이 상기 질화막(4)과 산화막(5)의 적층구조의 최상층인 질화막(4) 상부에 위치하는 비정질실리콘(7)을 제거하여 그 최상층인 질화막(4)의 상부전면을 노출시킨다.

그 다음, 도2f에 도시한 바와 같이 상기 노출되어 있는 스핀온글래스(8)를 식각함과 아울러 상기 질화막(4)과 산화막(5) 적층구조를 모두 식각하여 상기 수직인 부분이 굴곡지게 형성된 비정질실리콘(7)의 전면을 노출시킨다. 이때 노출되는 비정질실리콘(7)은 커패시터의 하부전극이며, 그 수직인 부분이 상기 산화막(5)과 질화막(4)의 측면 단차에 의해 굴곡지게 형성되어 실질적으로 표면적이 동일한 높이에서 확장된다.

그 다음, 상기 노출된 비정질실리콘(7)의 전면에 반구형 그레인(9)을 형성하고, 그 반구형 그레인(9)이 형성된 비정질실리콘(7)의 상부전면에 질화막과 산화막을 순차적으로 증착하여 유전막(10)을 형성한 다음, 그 유전막(10)의 상부전면에 커패시터의 상부전극인 다결정실리콘(11)을 증착하여 커패시터를 제조하게 된다.

상기한 바와 같이 본 발명은 커패시터의 하부전극이 형성되는 영역의 설정을, 식각비가 다른 두 절연막을 순차적으로 교번하여 증착하여 절연층을 형성하고, 그 절연층의 일부를 식각하여 절연층의 식각영역 측면에 단차를 형성하고, 그 단차에 의한 절곡부를 갖도록 커패시터의 하부전극을 형성하여 커패시터 하부전극의 표면적을 증가시킴으로써, 동일 면적을 차지하는 커패시터의 정전용량을 증가시키는 효과가 있다.

Claims

반도체 소자가 형성된 기판의 상부에 절연막을 증착하고, 그 절연막에 형성한 콘택홀을 통해 상기 반도체 소자의 특정영역에 접속되는 플러그를 형성하는 플러그 형성단계와; 상기 플러그가 형성된 절연막의 상부전면에 절연층을 증착하고, 그 절연층의 일부를 식각하여 상기 플러그와 그 플러그의 주변부의 절연막의 일부영역을 노출시키는 하부전극 위치설정단계와; 상기 절연층의 상부 및 측면과 상기 노출된 플러그와 절연막의 상부에 비정질실리콘을 증착하고, 상기 절연층의 식각영역상에 증착된 비정질실리콘의 상부에 산화막을 증착하여 상기 절연층의 식각영역을 채우는 하부전극 마스킹단계와; 상기 절연층의 상부에 증착된 비정질실리콘을 식각하여 상기 산화막과 절연층을 모두 노출시키고, 노출된 산화막과 절연층을 식각하여 상기 비정질실리콘을 노출시키는 하부전극형성단계를 포함하는 커패시터 제조방법에 있어서, 상기 하부전극 위치설정단계는 플러그가 형성된 절연막의 상부전면에 식각비가 다른 두 절연층을 순차적으로 교번하여 증착하여 다층구조의 절연층을 형성하는 증착단계와; 상기 다층구조의 절연층의 일부를 습식식각하여 그 식각영역의 측면부가 두 절연층의 식각비에 의해 단차가 형성되도록 하는 절연층 식각단계로 이루어지는 것을 특징으로 하는 커패시터 제조방법.
제 1항에 있어서, 상기 하부전극 위치설정단계의 증착단계는 식각비가 서로다른 질화막과 산화막을 교번하여 증착하여 다층구조의 절연층을 형성하는 것을 특징으로 하는 커패시터 제조방법.
제 2항에 있어서, 다층구조의 절연층은 그 최상층과 최하층이 질화막인 것을 특징으로 하는 커패시터 제조방법.